KR0185871B1 - 디지탈 전전자교환기의 디지탈 프로세서 위상동기장치 - Google Patents

디지탈 전전자교환기의 디지탈 프로세서 위상동기장치 Download PDF

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Abstract

본 발명에 따른 위상동기장치는, 상위극으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신장치(21): 망동기 기준클럭 본주장치(22): 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기(23): 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기의 편차가 심할 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(34): 디지탈-아날로그 변환기(25): 동기클럭 발진기(26):및 시스템 동기 기준클럭 분주기(27)로 구성되어 망동기 클럭을 발생한다.

Description

디지탈 전전자교환기의 디지탈 프로세서 위상동기장치
제1도는 종래의 디지탈 프로세서 위상동기장치를도시한 블럭도,
제2도의 (a) 및 (b)는 제1도의 동작을 설명하기 위한 타이밍도,
제3도는 본 발명에 따른 디지탈 프로세서 위상동기장치를도시한 블럭도,
제4도는 제3도에도시된 주파수 및 위상동기자치의 세부블럭도,
제5도의 (a) 내지 (e)는 본 발명에 따른 동작 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 망동기 기준클럭 수신기 12 : 망동기 기준클럭 분주기
13 : 주파수 비교기 14 : 디지탈 프로세서 제어기
15 : 디지탈-아날로그 변환기 16 : 동기클럭 발진기
17 : 시스템 동기 기준클럭 분주기
본 발명은 디지탈 전(全)전자교환기에서 상위국으로부터 수신되는 망동기 기준클럭에 교환시스템에서 발진된 시스템 동기 기준클럭을 동기시키기 위한 디지탈 프로세서 위상동기장치(DP-PLL)에 관한 것이다.
일반적으로 디지탈 통신시스템은 양자화과정을 통해 디지탈 부호화된 음성신호를 비롯한 디지탈 신호정보를 시간축상에 일정 주기로 배열한 후 상대측에 전달하게 되는 데, 이에 수반되는 내외부의 모든 절차는 하나의 클럭(clock)에서 제공되는 타이밍(timing) 신호에 의해 제어된다.
그러나 정보를 전달할 때, 비동기식 전송방식을 사용하거나 송신노드와 수신노드의 클럭주파수가 일치하지 않으면 슬립(slip)이 발생하여 정보가 변질되어 전달된 정보의 신뢰성이 저하되거나 동일 정보를 반복적으로 재전송해야 하므로 전송효율이 저하된다. 따라서 디지탈 신호의 확실한 전달을 위해 송수신클럭의 타이밍과 위치를 일치시키는 동기화과정이 필수적이고, 이러한 동기화과정에서 위상고정회로(PLL:Phase Lock Loop)가 필수적으로 사용된다. 이러한 위상고정회로는 아날로그방식(A-PLL)과 디지탈 방식(D-PLL)으로 구분되고, 디지탈 방식중에서 프로세서를 이용하는 디지탈 프로세서 위상고정회로(DP-PLL:Digital Processor-PLL, 이하 위상동기장치라 한다)가 널리 사용되고 있다.
제1도는 전전자교환기의 동기장치로 사용되는 종래의 위상동기장치를도시한 블럭도로서, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기(11); 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기(12); 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하는 주파수 비교기(13); 상기 주파수 비교기(13)의 카운트값을 입력받아 망동기 기준주파수와 시스템 동기 기준주파수의 주파수 편차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(14); 상기 디지탈 프로세서 제어기(14)의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기(15); 상기 디지탈 -아날로그 변환기(15)의 출력을 입력받아 소정 주파수의 시스템 동기 클럭을 발진하는 동기 클럭 발진기(16); 및 상기 동기클럭 발진기(16)의 출력을 분주하는 시스템 동기 기준클럭 분주기(17)로 구성되어 있다.
즉, 망동기 기준클럭 수신기(11)는 상위국으로부터 1.544Mbps나 2.048Mbps의 비트스트림을 트렁크측으로 입력받아 클럭을 재생하여 망동기 기준클럭을 추출하고, 추출된 기준클럭은 망동기 기준클럭 분주기에서 약 4KHz의 망동기 클럭으로 분주되어 주파수 비교기(13)로 입력된다.
동기클럭 발진기(16)는 자체에서 약 32MHz의 시스템 동기클럭을 발진하고, 이 발진된 시스템 동기클럭은 시스템 동기 기준클럭 분주기(17)에서 분주되어 주파수 비교기(13)로 입력된다.
주파수 비교기(13)는 제2도의 (a) 및 (b)에도시된 바와 같이, 망동기 기준클럭(제2도의 a)의 한 주기동안에 약 16MHz의 시스템 동기클럭을 카운트하여 카운트값을 출력하고, 디지탈 프로세서 제어기(14)는 이 카운트값에 따라 소정의 디지탈 제어신호를 출력한다. 이 디지탈 제어신호는 아날로그신호로 변화되어 동기클럭 발진기(16)에서 발진되는 시스템 동기 주파수를 변경시키므로써 망동기 클럭과 시스템 동기클럭을 동기시킨다.
그런데 이와 같이 작동되는 종래의 동기장치는 망동기 클럭과 시스템 동기클럭의 주파수를 비교하여 주파수만을 동기시켰기 때문에 동기가 안정되지 못하는 문제점이 있다.
이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로, 망동기 클럭과 시스템 동기클럭의 주파수는 물론 위상까지도 동기시키도록 된 디지탈 전전자교환기의 디지탈 프로세서 위상동기장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기; 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기; 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기; 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기의 편차가 심할 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가 이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기; 상기 디지탈 프로세서 제어기의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기; 이 디지탈-아날로그 변환기의 출력을 입력받아 소정 주파수의 시스템 동기클럭을 발진하는 동기클럭 발진기; 및 상기 동기클럭 발진기의 출력을 분주하는 시스템 동기 기준클럭 분주기로 구성된 것을 특징으로 한다.
즉, 본 발명은 수신된 망동기 기준클럭에 주파수는 물론 위상까지 동기시키므로써 동기능력을 향상시키도록 된 것이다.
이하, 첨부된도면을 참조하여 본 발명을 자세히 설명하기로 한다.
본 발명에 따른 위상동기장치는 제3도에도시된 바와 같이, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기(21); 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기(22); 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기(23); 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기편차가 소정치 이상일 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가 이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(24); 상기 디지탈 프로세서 제어기(24)의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기(25); 상기 디지탈-아날로그 변환기(25)의 출력을 입력받아 소정 주파수의 시스템 동기클럭을 발진하는 동기클럭 발진기(26); 및 상기 동기클럭 발진기 26의 출력을 분주하는 시스템 동기 기준클럭 분주기(27)로 구성되어 있다. 여기서, 분주된 망동기 기준클럭은 4KHz 이고, 시스템에서 발진되는 시스템 동기 기준 클럭은 32MHz 이며, 분주된 시스템 동기 기준클럭은 16Hz 및 4KHz이다.
또한 상기 주파수 및 위상 비교기(23)는 제4도에 도시된 바와 같이, 망동기 기준클럭의 일주기동안에 시스템 동기 기준클럭 주파수(16MHz)를 카운트하는 주파수 카운터부(31); 망동기 기준클럭과 분주된 시스템 동기 기준클럭의 위상을 비교하여 위상차를 검출하는 위상비교 및 검출부(32); 및 상기 위상 비교 및 검출부(32)의 위상차 기간 동안 시스템 동기 기준클럭(16MHz)을 카운트하는 위상차 카운터부(33)로 구성되어 있다.
이어서, 상기와 같이 구성되는 본 발명의 장치가 동작하는 것을 제5도의 (a) 내지 (e)를 참조하여 설명한다.
제3도에 있어서, 망동기 기준클럭 수신기(21)는 상위국으로부터 1.544Mbps나 2.048Mbps의 비트스트림을 트렁크측으로 입력받아 클럭을 재생하여 망동기 기준클럭을 추출하고, 추출된 기준클럭은 망동기 기준 클럭 분주기(22)에서 약 4KHz의 망동기 기준클럭으로 분주되어 주파수 및 위상 비교기(23)로 입력된다.
동기클럭 발진기(26)는 자체에서 약 32MHz의 시스템 동기클럭을 발진하고, 이 발진된 시스템 동기 기준클럭 분주기(27)에서 분주되어 주파수 및 위상 비교기(23)로 입력된다.
주파수 및 위상 비교기(23)는 제4도에도시된 바와 같이, 주파수 카운터부(31)와, 위상비교 및 검출부(32), 및 위상차 카운터부(33)로 구성되는데, 주파수 카운터부(31)는 종래와 같이, 망동기 기준클럭(제2도의 a)의 한 주기동안에 약 16MHz의 시스템 동기 기준클럭을 카운트하여 카운트값을 출력하고, 위비교 및 검출부(32)는 제5도의 (a) 및 (b), (c) 및 (d)와 같이 입력된 두 클럭(4KHz의 분주된 망동기 기준 클럭과 4KHz의 분주된 시스템 동기 기준클럭)의 위상차를 검출하고, 위상차 카운터부(33)는 위상비교 및 검출부(32)가 검출한 위상차의 시간 동안에 약 16MHz의 시스템 동기 기준클럭을 카운트하여 카운트값을 출력한다.
즉, 제5도에서 (a)와 (c)는 분주된 망동기 기준클럭(4KHz)이고, (b)와 (d)는 분주된 시스템 동기 기준클럭(4KHz)인데, (a)와 (b)의 위상차 시간 t2를 위상차 카운터(33)가 16MHz 시스템 동기 기준클럭으로 카운트하고, (c)와 (d)의 위상차 시간 t3를 위상차 카운터(33)가 16MHz 시스템 동기 기준클럭으로 카운트한다.
디지탈 프로세서 제어기(24)는 상기 주파수 및 위상 비교기(23)의 주파수 카운트값과 위상차 카운트값을 입력받아 동기편차가 심할 경우에는 주파수 비교출력을 선택한 후 이에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 발진된 시스템 동기 주파수가 소정의 범위안으로 망동기 기준주파수와 동기가 이루어지면 위상차 카운트값을 선택한 후 이에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력한다. 이 때 주파수 카운트값 혹은 위상차 카운트값을 선택하기 위한 동기편차의 기준은 실험적으로 구한다. 디지탈 프로세서 제어기(24)의 제어신호는 디지탈-아날로그 변환기(25)에서 아날로그신호로 변환되어 동기클럭 발진기(26)에서 발진되는 시스템 동기 주파수를 변경시키므로써 망동기 클럭과 시스템 동기클럭을 동기시킨다.
이상에서 살펴본 바와 같이, 본 발명에 따라 동기클럭을 발생함에 있어서, 동기정도에 따라 동기가 많이 틀어진 초기에는 주파수동기방식으로 동기시키고, 어느 정도 동기가 이루어진 상태에서는 위상을 동기시키므로써 보다 정확한 동기를 가능하게 하고, 이에 따라 시스템을 안정시킬 수 있는 효과가 있다.

Claims (1)

  1. 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기(21); 상기 수신된 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기(22); 상기 분주된 망동기 기준클럭을, 분주된 시스템 동기 기준클럭과 비교하여 소정 주파수의 클럭으로 카운트하여 주파수 및 위상을 비교하는 주파수 및 위상 비교기(23); 상기 주파수 및 위상 비교기의 카카운트값을 입력받아 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(24); 상기 디지탈 프로세서 제어기(24)의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기(25); 상기 디지탈-아날로그 변환기(25)의 출력을 입력받아 소정 주파수의 시스템 동기클럭을 발진하는 동기클럭 발진기(26); 및 상기 동기클럭 발진기(26)의 출력을 분주하는 시스템 동기 기준클럭 분주기(27)가 구비된 디지탈 전전자교환기의 디지탈 프로세서 위상동기장치에 있어서, 상기 주파수 및 위상 비교기(23)가 분주된 망동기 기준클럭(4KHz)의 일주기를 시스템 동기 기준클럭(16MHz)으로 카운트하는 주파수 카운터부(31); 분주된 망동기 기준클럭(4KHz)과 분주된 시스템 동기 기준클럭(4KHz)의 위상을 비교하여 위상차를 검출하는 위상 비교 및 검출부(32); 및 상기 위상 비교 및 검출부(32)의 위상차를 시스템 동기 기준클럭(16MHz)으로 카운트하는 위상차 카운터부(33)로 구성되어 동기편차가 소정치 이상일 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수를 동기시키고, 주파수 동기가 소정 범위안으로 이루어지면 위상 비교출력에 따라 위상차를 동기시키는 것을 특징으로 하는 디지탈 전전자교환기의 디지탈 프로세서 위상동기장치.
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