KR0183483B1

KR0183483B1 - 전계 방출 냉음극 및 그 제조 방법

Info

Publication number: KR0183483B1
Application number: KR1019950020273A
Authority: KR
Inventors: 다꾸야 요시하라
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1994-07-12
Filing date: 1995-07-11
Publication date: 1999-03-20
Also published as: KR960005662A; US5635081A; JPH0831308A

Abstract

본 발명의 전계 방출 냉음극의 제조 방법에 따르면, 에미터의 도전 물질은 Si 기판(11)상에 먼저 퇴적된 다음, 코운형 에미터(2)를 형성하기 위해 건식 에칭된다. 절연층(3 또는 7) 및 게이트 전극(4)는 에미터(2)상을 덮도록 동일 방식으로 퇴적되고, 에미터의 표면은 레지스터(5)로 평탄하게 된다. 그 다음, 절연층(3) 및 게이트 전극(4)는 코운 에미터(2)의 단부를 노출하기 위해 에칭 백으로 개구된다. Ta는 Si 기판(11)상에 퇴적되도록 도전 물질로서 사용될 수 있다. 한편, 에미터 상에 퇴적되는 절연층(7)은 애노드 산화에 의해 형성될 수있다. 또, Si 기판(11)의 표면으로부터 게이트 전극(4)의 표면의 높이는 에미터(2)의 높이와 동일하게 설정되어 최종 에칭 백 단계에서 단부점의 검출은 쉽게 된다.

Description

전계 방출 냉음극 및 그 제조방법

제1도는 종래 기술에 따른 스핀트형의 냉음극의 구성을 도시하는 개략도.

제2도는 종래 기술에 따른 실리콘 냉음극의 예의 구성을 도시하는 개략도.

제3도는 본 발명의 제1실시예의 제조 프로세스를 도시하는 개략도.

제4도는 본 발명의 제2실시예의 제조 프로세스를 도시하는 개략도.

제5도는 본 발명에 따라 제조된 냉음극의 예의 구성을 도시하는 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : Ta막 2 : 에미터

3 : 절연층 4 : 게이트 전극

5 : 레지스터 11 : Si 기판

12 : 레지스트 패턴

본 발명은 소형 진공 전계 효과 디바이스(miniature vacuum field-effect device), 즉 진공 마이크로일렉트로닉스 디바이스의 전계 방출 냉음극의 개선된 제조 방법에 관한 것이다.

종래에, 진공 마이크로일렉트로닉스 디바이스의 전계 방출 냉음극의 구조 및 그 제조 방법이 다양하게 제안되어 있다.

씨.에이. 스핀트(C.A.Spindt)에 의해 설명된 스핀트형의 전계 방출 냉음극은 제1도에 도시된 바와 같은 구조를 갖고 있는데, 다수의 홀이 실리콘 베이스(31) 상에 배치된 절연층(32) 및 게이트 전극(33)을 통해 관통되고, 진공 퇴적으로 형성된 몰리브덴(Mo)막으로 덮힌 코운형 전계 방출 음극(34)가 홀의 각각에 제공되어 있다(IEEE Transaction on Electron Device. pp. 2,355-2,363, Vol. 38, No. 10, 1991).

제1도의 스핀트형 냉음극은 다음 절차에 의해 형성된다.

먼저, 실리콘 이산화물(SiO₂)의 산화막은 절연층(32)를 형성하도록 높은 특정 컨덕턴스의 실리콘(Si) 기판(31)상에 약 1㎛의 두께로 퇴적되고, 게이트 전극(33)을 형성하는 Mo는 절연층(32)상에 0.25㎛의 두께로 퇴적된다. 그 다음, 약 1㎛ 직경의 홈 패턴은 eb 노출(electrom-beam exposure)에 의해 게이트 전극(33) 상의 어레이에 형성된다. 그 후, 절연층(32)의 산화막 및 게이트 전극(33)의 Mo 막은 이 패턴을 이용하여 에치된다. 또, 알루미늄(Al)의 희생층은 게이트 전극 상에 경사지게 진공 퇴적되고, Mo는 Mo의 코운 라인 금속 팁(cone line metal tips)을 형성하기 위해 홀 내에서 진공 퇴적된다. 마지막으로, Al의 희생층은 에칭으로 제거되어, 냉음극을 형성한다.

한편, 우라야마(Urayama)등에 의해 공개된 제2도에 도시된 다른 구조의 냉음극은 다른 방법으로 제조될 수 있는데, Si 기판(41)의 표면은 동방성 에칭에 의해 사다리 형태로 된 다음, Si 기판(41)은 열적 산화되어 냉음극 코운을 형성하고, 그 후에 절연층(42) 및 게이트 전극(43)은 냉음극 코운상에 연속적으로 퇴적된다. 특히, 약 2㎛의 SiO2의 원형 패턴의 캡은 Si 기판(41)상에서 Si의 습식 에칭 마스크로서 형성된다. 그 다음, Si 기판(41)은 KOH의 알칼리 에칭제를 사용하여 코운 형태로 에칭된다. 그 후, Si 기판(41)의 표면은 산화로를 이용하여 열적으로 산화되고, 캡은 Si 기판(41)상에 남겨져 약 0.3㎛ 두께의 SiO2의 절연층(42)를 형성한다. 또 Mo의 게이트 전극(43)은 EB 진공 퇴적 장치를 사용하여 약 0.3㎛두께로 경사지게 진공 퇴적된다. 마지막으로 SiO2막은 완충된 하이드로플루오르산(buffered hydrofluoric acid)을 이용하여 에칭되어, 에미터의 전자 방출점을 형성한다(M. Urayma, Y. maruo, Y. Akagi 및 T. Ise, 코운형 전계 방출기의 제조(Fabrication of Cone-like Field Emitter), A Collection of Lecture Drafts for the 53rd Science Lecture Meeting of Applied Physics, 19a-ZM-6, pp. 553, The Society of Applied Physics of Japan, Sep. 22, 1992).

상술한 스핀트형 냉음극의 제조 방법은 기판에 대해 진공 퇴적된 입자의 막 형성 온도 또는 지향성 등 막을 형성하는 조건이 제한되므로, Mo의 에미터가 절연층 및 게이트 전극이 형성된 후 리프트 오프법으로 진공 퇴적으로 형성되기 때문에 양질의 결정 코운을 얻기 어렵다. 또 제거될 층인 Al 층이 경사지게 진공 퇴적으로 형성되기 때문에, 기판이 회전되고 공전되면, Al의 진공 퇴적 상태는 기판내에서 변화되고, 결과적으로 플랜(plane)에 형성된 다수의 에미터는 불균일 형태를 나타낼 수 있다. 또, 코운의 단부가 양 제조방법의 최종 단계에서 형성되기 때문에, 코운 재료의 질을 향상시키고 코운을 다른 재료로 덮는 것이 어렵다는 문제가 발생한다.

본 발명에 따른 전계 방출 냉음극의 제조 방법은 상술한 문제점을 해결하기 위해 발명되었다.

본 발명에서는, 반도체 기판 상에 제1도전 물질층을 퇴적하는 단계; 사다리꼴 에미터를 형성하기 위해 제1도전 물질의 퇴적층을 에칭하는 단계, 에미터 위를 덮는 방식으로 반도체 기판 상에 절연막 및 제2 도전층을 교대로 퇴적하는 단계, 및 에미터의 단부를 노출시키기 위해 에치 백으로 에미터 상에 절연막 및 제2도전 물질의 막을 개구하여 제2도전 물질의 개구된 층이 게이트 전극으로서 작용하도록 하는 단계를 포함하는 전계 방출 냉음극의 제조 방법이 제공된다.

탄탈륨은 반도체 기판 상에 퇴적되는 제1도전 물질로서 사용될 수 있다.

양호하게, 에미터 상의 절연막은 플라즈마 산화 시스템으로 형성된다.

양호하게, 반도체 기판의 표면으로부터 게이트 전극의 표면의 높이는 에미터의 높이와 동일하다.

본 발명에 따르면, 에미터를 형성하는 코운이 먼저 형성된 다음, 절연층 및 게이트 전극은 퇴적된 후, 코운의 단부는 마지막으로 노출된다. 결과적으로, 양질의 코운 재료는 코운의 단부 상에 막을 형성하게 위해 사용될 수 있다. 또, 게이트 전극의 개구 직경이 절연막의 두께에 따라 다르기 때문에, 재현성 및 균일성이 높은 개구 직경이 얻어질 수 있고, 또 감소된 개구 직경이 쉽게 얻어질 수 있다.

본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 도시하는 기재에 의해 충분히 알 수있다. 또, 본 발명의 이익은 첨부 도면을 참조한 다음의 설명에서 명백하게 된다.

제3도에 도시된 제1실시예에 있어서, (a) 제1도전 물질의 Ta막(1)은 스퍼터링에 의해 Si 기판(11)상에 0.5㎛의 두께로 먼저 퇴적되고, 레지스트 패턴(12)는 Ta막(1)상에 형성된다. Ta막(1)의 퇴적에 대한 Si 기판의 가열 온도가 270℃로 설정되고, 스퍼터링 가스인 크세논(Xe)의 압력이 0.45㎩로 설정되는 경우, 낮은 내부 압력을 갖고 있는 정확한 구조의 Ta 막이 형성된다.

(b) 그 다음, 동방성 에칭은 코운 형태의 에미터(2)를 형성하기 위해 에칭제로서 SF6 가스를 사용하여 반응성 이온 에칭(RIE)에 의해 Ta막(1)에 행해진다.

(c) 그후, 단계(b)후에 남아있는 레지스터(12)가 에싱에 의해 제거된 다음 절연층으로서 작용하는 산화막(3)은 에미터(2)로 이루어지는 Ta 코운 상에 LPCVD(Low Pressure Chemical Vapor Deposition)로 0.2㎛의 두께로 퇴적된다. 이 경우에, 성장률이 높은 경우, 캐비티는 코운의 단부 위치에 형성될 수 있으므로, 가스의 유속은 성장률을 제어하기 위해 감소되어야 한다.

(d) 절연층(3)이 퇴적된 후, 제2도전 물질인 Ta는 스퍼티링에 의해 절연층(3)상에 게이트 전극(4)로서 0.2 내지 0.3㎛ 두께로 퇴적된다. 여기에서 Si 기판(11)의 표면으로부터 게이트 전극(4)의 표면의 높이가 에미터의 높이와 동일하게 제조될 경우, 단부점은 최종 에칭 백 단계에서 쉽게 검출될 수 있다.

(e) 그 다음, 레지스터(5)는 단계(d)에서 산화막(3)상에 퇴적된 Ta층(4)에 스핀 인가되어 Ta층(4)상을 평탄하게 한다.

(f) 그후, 레지스터(5)는 에칭 백을 행하기 위해 에칭제로서 SF6 가스를 사용하여 반응성 이온 에치된다. 이 경우에, 에칭 가스의 압력이 약 10.7㎩(80mtorr)로 설정된 경우, 레지스터(5)와 게이트 전극(4)의 Ta 막 사이의 선택비는 낮게 되고, 게이트 전극(4)의 Ta막과 산화막(3)사이의 선택비는 높게 되어, 결과적으로 제3도의 (f)에서 본 것과 같은 프로파일이 얻어질 수 있다.

(g) 그후, 레지스터(5)는 애싱에 의해 제거되고, 에미터(2)를 형성하는 코운의 단부 위치 상을 덮고 있는 산화막(3)은 완충되거나 희석된 하이드로플루오르산을 사용하여 제거된다. 결과적으로 ,제3도의 (h)에 도시된 바와 같은 전계 방출 냉음극이 얻어진다.

제4도에 도시된 제2실시예에서, (a) 먼저, 제1실시예와 유사하게, Ta는 스퍼터링에 의해 Si 기판(11) 상에 0.5㎛ 두께로 퇴적되고, 레지스터층(12)는 Ta막상에 형성된다. (b) 그 다음, 동방성 에칭이 행해진다. 그러나, 여기에서 건식 에칭하는 시간은 Ta막이 사다리꼴(6)으로 될 수 있도록 제1실시예보다 짧게 설정된다. 더욱이 Ta막은 Ta 사다리꼴(6)이 형성되는 위치와 다른 Si 기판(11)의 플랫 위치 상에 얇게 남도록, 에칭이 행해진다. Ta막은 Ta 산화물의 절연층을 형성하기 위해 최종 단계에서 산화된다.

(c) 그 후, 레지스터(12)는 애싱에 의해 제거되고, 사다리꼴 형태의 Ta막(6)은 에노드 산화로 산화된다. 결과적으로 형성된 Ta 산화물은 절연층(7)로 전환되고, 에미터(2)를 형성하는 Ta의 코운은 절연층(7)의 내측에 형성된다. (d) 그다음, 제2도전 물질은 Ta는 게이트 전극(7)을 형성하기 위해 스퍼터링에 의해 Ta 산화물의 절연층(7)상에 0.2㎛두께로 퇴적된다.

연속하는 (e) 레지스터(5)에 의해 평탄화되는 단계, (f) 에칭 백 단계, (g) 레지스터를 제거하는 단계 및 (h) 에미터의 단부 위치에서의 Ta 산화물의 에칭 단계는 제1실시예와 유사하게 행해진다.

제5도는 상술한 방법으로 제조된 전계 냉음극의 예를 도시한다. 제5도를 참조하여, 0.5㎛높이의 코운 형태의 Ta 에미터(2) 및 약 0.2㎛두께의 Ta의 게이트 전극(4)는 에미터(2)의 단부가 노출됨으로써 남게 되는 개구가 Si 기판(11)상에 제공된다.

상술한 바와 같이, 본 발명에 따르면, Ta가 스퍼터링을 이용하여 퇴적되고, 기판의 온도 및 스퍼터링 가스의 압력이 절연층 및 게이트 전극이 코운 상에 퇴적되기 전에 최적화되기 때문에 평활면을 갖고 있는 미세한 구조의 에미터가 얻어질 수있다. 또 코운이 형성된 후, 코팅이 코운 상에 제공될 수 있기 때문에, 코팅 및 재료의 개선은 활용될 수 있다. 또, 건식 에칭이 코운의 형성에 적용될 수 있기 때문에, 높은 정도의 재현성 및 균일성은 코운의 형태로 얻어질 수 있다.

발명의 상세한 설명의 항에서 없는 구체적인 실시 상태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명백하게 하는 것으로, 그와 같은 구체 예에서만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러 가지로 변경하여 실시할 수 있는 것이다.

Claims

반도체 기판 상에 제1도전 물질층을 퇴적하는 단계; 사다리꼴 에미터를 형성하기 위해 상기 제1도전 물질의 퇴적층을 에칭하는 단계; 상기 에미터 위를 덮는 방식으로 상기 반도체 기판 상에 절연막 및 제2 도전층을 교대로 퇴적하는 단계; 및 상기 에미터의 단부를 노출시키기 위해 에칭 백에 의해 상기 에미터 상에 상기 절연막 및 상기 제2도전 물질층을 개구하여 상기 제2도전 물질의 개구된 층이 게이트 전극으로서 작용하도록 하는 단계를 포함하는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제1항에 있어서, 상기 에미터 상의 상기 절연막은 애노드 산화 시스템으로 형성된 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제1항에 있어서, 상기 반도체 기판 상에 퇴적될 상기 제1 도전 물질로서는 탄탈륨이 사용되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제3항에 있어서, 상기 에미터 상의 상기 절연막은 애노드 산화 시스템으로 형성된 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제1항에 있어서, 상기 반도체 기판 상에 퇴적된 상기 제1 도전 물질은 건식 에칭에 의해 코운 형태로 형성되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제5항에 있어서, 산화막의 절연층은 저압 화학 진공 퇴적에 의해 에미터를 형성하는 탄탈륨막 상에 형성되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
제5항에 있어서, 상기 반도체 기판의 표면으로부터 상기 게이트 전극의 표면의 높이는 상기 에미터의 높이와 동일한 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
반도체 기판; 상기 반도체 기판 상에 형성된 탄탈륨의 코운형 에미터; 상기 에미터의 단부단이 노출되고 상기 반도체 기판 및 상기 코운형 에미터 위를 덮고 있는 절연층; 및 상기 에미터의 단부가 노출되고 상기 절연층 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 전계 방출 냉음극.
제8항에 있어서, 상기 에미터 상에 형성된 상기 절연층은 상기 에미터의 애노드 산화막인 것을 특징으로 하는 전계 방출 냉음극.