KR0182020B1 - Vertical synchronizing signal decision circuit - Google Patents
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Abstract
본 발명은 수직 동기 신호 판별 회로에 관한 것으로, 컬러 버스트 신호(Color Burst Signal)의 주파수를 클럭 입력으로 받고 수직 동기 신호를 입력받아, 입력된 클럭의 반주기되는 시점에서 리세트 신호를 발생시키도록 설계된 리세트 신호 발생 수단과, 상기 리세트 신호 발생 수단을 통해서 리세트 신호가 발생하면 그 시점부터 입력된 수직 동기 신호 한 주기 동안의 클럭을 카운트함으로써 수직 동기 신호에 따른 각 비디오 그래픽 모드를 판별하는 동기 신호 판별 수단으로 구성되었으며, 입력되는 각 비디오 그래픽 모드를 판별할 수 있고 판별된 모드에 따라서 동기 신호 처리 회로를 제어할 수 있도록 함으로써 각 모드에 따른 자동 조정이 가능하게 하고, 디지탈 카운터를 사용함으로써 전압과 온도의 변동 등에도 안정되게 동작하며 집적 회로 내부에 내장되어 전체 보드 크기를 줄일 수 있도록 한 수직 동기 신호 판별 회로에 관한 것이다.The present invention relates to a vertical synchronization signal discrimination circuit, which is designed to receive a frequency of a color burst signal as a clock input, receive a vertical synchronization signal, and generate a reset signal at a time point at which the input clock is half-cycled. A synchronization signal for discriminating each video graphic mode according to the vertical synchronization signal by counting a clock for one period of the vertical synchronization signal inputted from that point in time when the reset signal is generated through the reset signal generation means and the reset signal generation means; It is composed of signal discrimination means, and it is possible to discriminate each video graphic mode to be input, and to control the synchronous signal processing circuit according to the discriminated mode to enable automatic adjustment according to each mode, and to use voltage by using digital counter. It operates stably even when the temperature and temperature fluctuate. Chapter is related to a vertical synchronizing signal determination circuit to reduce the overall board size.
Description
제1도는 종래의 수직 동기 신호 판별 회로를 적용한 블럭도이고,1 is a block diagram to which a conventional vertical synchronization signal discrimination circuit is applied.
제2도는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로를 적용한 블럭도이고,2 is a block diagram to which a vertical synchronization signal discrimination circuit according to an embodiment of the present invention is applied.
제3도는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로의 상세 회로도이고,3 is a detailed circuit diagram of a vertical synchronization signal determination circuit according to an embodiment of the present invention.
제4도는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로에서 리세트 신호 발생기의 타이밍도이다.4 is a timing diagram of a reset signal generator in a vertical synchronization signal discrimination circuit according to an embodiment of the present invention.
본 발명은 수직 동기 신호 판별 회로에 관한 것으로서, 더 상세히 말하자면 디지탈 카운터를 이용하여 입력되는 각 비디오 그래픽 모드를 판별할 수 있고 판별된 모드에 따라서 동기 신호 처리 회로를 제어할 수 있도록 함으로써 각 모드에 따른 자동 조정이 가능하게 하고, 전압과 온도의 변동 등에도 안정되게 동작하는 수직 동기 신호 판별 회로에 관한 것이다.The present invention relates to a vertical synchronizing signal discrimination circuit, and more specifically, it is possible to determine each video graphic mode input using a digital counter and to control the synchronizing signal processing circuit according to the determined mode. The present invention relates to a vertical synchronizing signal discrimination circuit which enables automatic adjustment and operates stably even when the voltage and the temperature fluctuate.
현재 사용되고 있는 개인용 컴퓨터(Personal Computer)의 모니터나 컬러 텔레비젼 등은 동기 신호의 유무에 의해 판별되는 입력 신호의 유무에 따라 채널 검색(Channel Search) 기능, 화이트-노이즈(White-Noise) 제거를 위한 온-스크린(On-Screen) 기능(입력 신호가 없을 때 화면에 블루(Blue), 그린(Green) 등의 특정 색을 디스플레이시키는 기능) 등을 수행할 수 있도록 설계되어 있다.Personal computer monitors, color televisions, etc., are currently used for channel search and white-noise removal depending on the presence or absence of input signals. -It is designed to perform the On-Screen function (the function of displaying a specific color such as Blue or Green on the screen when there is no input signal).
그러므로, 개인용 컴퓨터의 모니터나 컬러 텔레비젼 등에서는 상기 기능을 수행하기 위하여 수직 동기 신호의 유무를 판별하는 외부의 응용회로를 사용하여 왔다.Therefore, monitors, color televisions, and the like of personal computers have used external application circuits for determining the presence or absence of vertical synchronization signals to perform the above functions.
이하, 첨부된 도면을 참조로 하여 종래의 수직 동기 신호 판별 회로에 대하여 설명하기로 한다.Hereinafter, a conventional vertical synchronization signal determination circuit will be described with reference to the accompanying drawings.
제1도는 종래의 수직 동기 신호 판별 회로를 적용한 블럭도이다.1 is a block diagram to which a conventional vertical synchronization signal discrimination circuit is applied.
제1도에 도시되어 있듯이, 종래의 수직 동기 신호 판별 회로의 구성은, 수직 동기 신호의 입력시, 신호의 듀티 사이클(Duty Cycle) 동안 신호를 충, 방전시킴으로써 동기 신호의 극성(Polarity)을 판별하고, 동기 신호의 극성을 정극성(Positive Polarity)으로 변환시켜 출력하는 동기 신호 극성 판별 및 정극성 변환 회로(1)와; 상기 동기 신호 극성 판별 및 정극성 변환 회로(1)로부터 출력되는 정극성 동기 신호를 통해서 수직 동기 신호의 입력 유무를 판별하는 저역 통과 필터(2)로 이루어져 있으며, 상기 저역 통과 필터(2) 대신에 마이컴이 사용되는 경우도 동일한 기능을 수행하도록 구성되어 있다.As shown in FIG. 1, the conventional vertical synchronization signal discrimination circuit is configured to determine the polarity of the synchronization signal by charging and discharging the signal during a duty cycle of the signal when the vertical synchronization signal is input. A synchronization signal polarity discrimination and positive conversion circuit 1 for converting the polarity of the synchronization signal into positive polarity and outputting it; It consists of a low pass filter (2) for judging the presence or absence of the vertical synchronization signal through the positive signal and the positive signal output from the positive signal conversion circuit 1, and instead of the low pass filter (2) If micom is used, it is configured to perform the same function.
상기와 같이 구성되어 있는 종래 수직 동기 신호 판별 회로는, 동기 신호 처리 회로로부터 동기 분리된 신호 및 플라이 백(Fly Back) 신호와 합성된 신호를 입력받아, 입력된 신호를 마이컴에 보내어 '하이' 또는 '로우' 상태의 신호를 얻으며, 마이컴이 없는 저가일 경우에는 저역 통과 필터(Low Pass Filter)를 사용하여 '하이' 또는 '로우' 상태의 신호를 얻음으로써 동기 신호의 입력 유무를 판별할 수 있다.The conventional vertical synchronizing signal determination circuit configured as described above receives a signal synthesized from a synchronizing signal and a fly back signal from the synchronizing signal processing circuit, and sends the input signal to the microcomputer to 'high' or In case of low price without microcomputer, low pass signal can be used to determine whether the synchronization signal is input by using low pass filter to obtain high or low signal. .
그러나, 종래의 수직 동기 신호 판별 회로에서는 각 모드에 따라서 모니터의 화면 조정 및 동기 신호 출력 주파수를 외부에서 조정해야 하는 불편함이 있다.However, in the conventional vertical synchronizing signal determination circuit, it is inconvenient to externally adjust the screen adjustment and the synchronizing signal output frequency of the monitor according to each mode.
또, 집적 회로(Integrated Circuit) 외부에 구성되어 있기 때문에 즉, 새시 응용 회로(Chassis Application)에 동기 신호 판별 전용 보드를 제작하여 사용하기 때문에 제조 원가의 상승 및 생산성이 떨어지게 되고, 전체 보드의 크기가 커지게 되는 문제점이 있다.In addition, since it is configured outside of an integrated circuit, that is, a dedicated board for synchronizing signals is manufactured and used in a chassis application, the cost of manufacturing and productivity are reduced, and the size of the entire board is reduced. There is a problem that becomes large.
특히, 기술적인 측면으로 볼 때는 아날로그 방식으로 동기 신호를 판별함에 따라 주변 환경의 변화 예를 들면 전압과 온도 변동에 의해 동기 신호의 판별이 부정확해지고 제어가 어렵다는 문제점도 있다.In particular, from a technical point of view, as the synchronization signal is determined by an analog method, there is a problem that the determination of the synchronization signal is inaccurate and difficult to control due to changes in the surrounding environment, for example, voltage and temperature variations.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 디지탈 카운터를 이용하여 입력되는 각 비디오 그래픽 모드를 판별할 수 있고 판별된 모드에 따라서 동기 신호 처리 회로를 제어할 수 있도록 함으로써 각 모드에 따른 자동 조정이 가능하게 하고, 전압과 온도의 변동 등에도 안정되게 동작하며 집적 회로 내부에 내장되어 전체보드 크기를 줄일 수 있도록 설계된 수직 동기 신호 판별 회로를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the conventional problems as described above, and by using a digital counter, it is possible to determine each video graphic mode input and to control the synchronization signal processing circuit according to the determined mode. It is to provide a vertical synchronization signal discrimination circuit designed to enable automatic adjustment according to modes, to operate stably against voltage and temperature variations, and to be designed inside the integrated circuit to reduce the overall board size.
상기의 목적을 달성하기 위한 본 발명의 구성은, 컬러 버스트 신호(Color Burst Signal)의 주파수를 클럭 입력으로 받고 수직 동기 신호를 입력받아, 입력된 클럭의 반주기되는 시점에서 리세트 신호를 발생시키도록 설계된 리세트 신호 발생 수단과; 상기 리세트 신호 발생 수단을 통해서 리세트 신호가 발생하면 그 시점부터 입력된 수직 동기 신호 한 주기 동안의 클럭을 카운트함으로써 수직 동기 신호에 따른 각 비디오 그래픽 모드를 판별하는 동기 신호 판별 수단으로 이루어져 있다.The configuration of the present invention for achieving the above object, to receive the frequency of the color burst signal (Color Burst Signal) as a clock input and to receive a vertical synchronization signal, to generate a reset signal at a time point of half cycle of the input clock Designed reset signal generating means; When the reset signal is generated through the reset signal generating means, a synchronization signal discrimination means for discriminating each video graphic mode according to the vertical synchronization signal is counted by counting a clock for one period of the vertical synchronization signal inputted from that point in time.
상기 동기 신호 판별 수단의 구성은, 수직 동기 신호 결손 검출 신호를 클럭 입력으로 받아, 동기 신호 입력 유무와 각 비디오 모드별 주파수를 판별하기 위해 입력되는 클럭을 카운트하는 카운팅 수단과; 상기 카운팅 수단을 통해 카운트한 값을 래치(Latoh)하고 출력단에 내보내는 래치 수단과; 수직 동기 신호 입력 지연 신호를 클럭 입력으로 받아, 수직 동기 신호가 입력되지 않다가 새롭게 입력될 때 일정 시간을 지연시킨 후 새로운 수직 동기 신호를 입력받을 수 있도록 지연 기능을 수행하는 제1지연 수단과; 수직 동기 신호 무입력 지연 신호를 클럭 입력으로 받아, 수직 동기 신호가 입력되지 않았을 때 일정 시간을 지연시켜 수직 동기 신호의 무입력 여부를 판정할 수 있도록 하는 제2지연 수단으로 이루어져 있다.The synchronizing signal discriminating means may include: counting means for receiving a vertical synchronizing signal missing detection signal as a clock input and counting an input clock for discriminating whether there is a synchronizing signal input and a frequency for each video mode; Latch means for latching a value counted by said counting means and outputting it to an output terminal; First delay means for receiving a vertical synchronization signal input delay signal as a clock input and performing a delay function so as to receive a new vertical synchronization signal after delaying a predetermined time when the vertical synchronization signal is not input and newly inputted; And a second delay means for receiving a vertical synchronization signal no input delay signal as a clock input and determining whether or not to input the vertical synchronization signal by delaying a predetermined time when the vertical synchronization signal is not input.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention in detail.
제2도는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로를 적용한 블럭도이고, 제3도는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로의 상세 회로도이다.2 is a block diagram to which the vertical synchronizing signal discrimination circuit according to an exemplary embodiment of the present invention is applied, and FIG. 3 is a detailed circuit diagram of the vertical synchronizing signal discriminating circuit according to an exemplary embodiment of the present invention.
제2도에 도시되어 있듯이, 본 발명의 실시예에 따른 수직 동기 신호 판별 회로의 구성은, 컬러 버스트 신호(Color Burst Signal)의 주파수(3.58MHz)를 클럭(Clock) 입력으로 받고 수직 동기 신호를 입력받아, 입력된 클럭의 반주기(약 120nsec) 되는 시점에서 리세트 신호를 발생시키도록 설계된 리세트 신호 발생 회로(10)와; 상기 리세트 신호 발생 회로(10)를 통해서 리세트 신호가 발생하면 그 시점부터 입력된 수직 동기 신호 한 주기 동안의 클럭을 카운트함으로써 수직 동기 신호에 따른 각 비디오 그래픽 모드를 판별하는 카운터 회로(20)로 이루어져 있다.As shown in FIG. 2, the configuration of the vertical synchronization signal discrimination circuit according to the embodiment of the present invention receives a frequency (3.58 MHz) of a color burst signal as a clock input and receives a vertical synchronization signal. A reset signal generation circuit 10 designed to receive the input signal and generate the reset signal at a time point of about half an cycle (about 120 nsec) of the input clock; When the reset signal is generated through the reset signal generation circuit 10, the counter circuit 20 for determining each video graphics mode according to the vertical synchronization signal by counting a clock for one period of the vertical synchronization signal inputted from that point in time. Consists of
제3도에 도시되어 있듯이, 상기 리세트 신호 발생 회로(10)의 구성은, 수직 동기 신호(VSYNC)와 파워-온(Power-On)시 발생하는 리세트 신호(RSTB)를 논리곱하는 AND 게이트(AND0)와; 3.58MHz의 주파수를 갖는 컬러 버스트 신호(Color Burst Signal)와 인버터(INV0)를 통해 위상 반전된 컬러 버스트 신호를 각각 클럭 입력(CK)으로 받고, '하이' 레벨의 논리 신호(VDD)를 각각 데이타 입력(D)으로 받으며, 상기 AND 게이트(AND0)의 출력 신호를 각각 리세트 입력(RB)으로 받아 상기 클럭 신호에 동기시켜 데이타 입력 신호를 출력하는 디 플립플롭(DFR_0,DFR_1)과; 상기 디 플립플롭(DFR_0,DFR_1)의 출력 단자(QQ) 신호를 배타-부정 논리합하여 입력된 클럭의 반주기(약 120nsec) 되는 시점에서 리세트 신호(Reset_Pulse1)를 발생시키는 EX-NOR 게이트(ENOR0)로 이루어져 있다.As shown in FIG. 3, the configuration of the reset signal generation circuit 10 includes an AND gate that logically multiplies the vertical synchronization signal VSYNC and the reset signal RSTB generated at power-on. (AND0); The color burst signal having a frequency of 3.58 MHz and the phase inverted color burst signal through the inverter INV0 are respectively received at the clock input CK, and the 'high' level logic signal VDD is respectively received. A de-flip (DFR_0, DFR_1) which receives an input D, receives an output signal of the AND gate AND0 as a reset input RB, and outputs a data input signal in synchronization with the clock signal; EX-NOR gate (ENOR0) for generating a reset signal (Reset_Pulse1) when the output terminal (QQ) of the flip-flop (DFR_0, DFR_1) is exclusive-negative-OR and generates a half cycle (about 120 nsec) of the input clock Consists of
상기 카운터 회로(20)의 구성은, 수직 동기 신호 결손 검출 신호(Q13)를 클럭 입력으로 받아, 동기 신호 입력 유무와 각 비디오 모드별 주파수를 판별하기 위해 입력되는 클럭을 카운트하는 카운터부(21)와; 상기 카운터부(21)가 카운트한 값을 래치(Latch)하고 출력단에 내부내는 래치부(22)와; 수직 동기 신호 입력 지연 신호(Q16)를 클럭 입력으로 받아, 수직 동기 신호가 입력되지 않다가 새롭게 입력될 때 일정 시간을 지연시킨 후 새로운 수직 동기 신호를 입력받을 수 있도록 지연 기능을 수행하는 제1지연부(23)와; 수직 동기 신호 무입력 지연 신호(Q20)를 클럽 입력으로 받아, 수직 동기 신호가 입력되지 않았을 때 일정 시간을 지연시켜 수직 동기 신호의 무입력 여부를 판정할 수 있도록 하는 제2지연부(24)로 이루어져 있다.The counter circuit 20 includes a counter 21 for receiving a vertical synchronization signal loss detection signal Q13 as a clock input and counting a clock input for discriminating the presence or absence of a synchronization signal and a frequency for each video mode. Wow; A latch unit 22 for latching a value counted by the counter unit 21 and inserting it into an output terminal; A first delay that receives the vertical synchronization signal input delay signal Q16 as a clock input and performs a delay function so that a new vertical synchronization signal can be input after delaying a predetermined time when the vertical synchronization signal is not input and newly inputted. Section 23; The second delay unit 24 receives the vertical synchronization signal no input delay signal Q20 as a club input and delays a predetermined time when the vertical synchronization signal is not input to determine whether or not the vertical synchronization signal is input. consist of.
상기 카운터부(21)의 구성은, 상기 EX-NOR 게이트(ENOR0)의 출력 신호와 상기 리세트 신호(RSTB)를 부정 논리곱하는 NAND 게이트(NAND0)와; 상기 NAND 게이트(NAND0)의 출력 신호를 반전시키는 인버터(INV1)와; 상기 인버터(INV1)의 출력 신호를 리세트 단자(RB) 입력으로 받고, 클럭 단자(CLK)로 입력되는 신호를 카운트하는 4-비트 카운터(CNT4R_0)와; 상기 4-비트 카운터(CNT4R_0)의 출력 단자(Q4) 신호를 반전시키는 인버터(INV2)와; 상기 인버터(INV2)의 출력 신호와 수직 동기 신호 결손 검출 신호(주파수 : 3.58Mhz/8192, 주기 : 2.29ms)를 부정 논리곱하여 상기 4-비트 카운터(CNT4R_0)의 클럭 단자(CLK)로 출력하는 NAND 게이트(NAND1)와; 상기 4-비트 카운터(CNT4R_0)의 출력 단자(Q4)에 직렬로 연결되어 있는 구조로서, 앞단의 출력 단자(QQ) 신호를 데이타 입력(D)으로 받고 상기 인버터(INV1)의 출력 신호를 각각 리세트 입력(RB)으로 받으며 상기 수직 동기 신호 결손 검출 신호(주파수 : 3.58Mhz/8192,주기 : 2.29ms)를 클럭 입력(CK)으로 받아 입력되는 클럭 신호에 따라 카운팅 기능을 수행하는 디 플립플롭(DFR_2∼DFR_7)으로 이루어져 있다.The counter unit 21 includes a NAND gate NAND0 that performs an AND logic on the output signal of the EX-NOR gate ENOR0 and the reset signal RSTB; An inverter INV1 for inverting an output signal of the NAND gate NAND0; A 4-bit counter CNT4R_0 which receives the output signal of the inverter INV1 as a reset terminal RB input and counts a signal input to the clock terminal CLK; An inverter INV2 for inverting the output terminal Q4 signal of the 4-bit counter CNT4R_0; NAND which negatively multiplies the output signal of the inverter INV2 and the vertical synchronization signal missing detection signal (frequency: 3.58Mhz / 8192, period: 2.29ms) to a clock terminal CLK of the 4-bit counter CNT4R_0. A gate NAND1; It is a structure connected in series with the output terminal Q4 of the 4-bit counter CNT4R_0, and receives the output terminal QQ signal of the front end as the data input D and receives the output signal of the inverter INV1, respectively. A de-flop that receives a set input (RB) and performs a counting function according to a clock signal inputted by receiving the vertical synchronization signal missing detection signal (frequency: 3.58Mhz / 8192, period: 2.29ms) as a clock input (CK) DFR_2 to DFR_7).
상기 제1지연부(23)의 구성은, 상기 디 플립플롭(DFR_6)의 반전 출력 단자(QB) 신호와 상기 리세트 신호(RSTB)를 논리곱하는 AND 게이트(AND1)와; 상기 AND 게이트(AND1)의 출력 신호와 테스트 벡터 인에이블 단자(TE) 신호를 논리합하는 OR 게이트(OR0)와; 상기 OR 게이트(OR0)의 출력 신호를 리세트 입력(RB)으로 받고 상기 3.58MHz의 주파수 신호를 테스트 벡터 클럭 단자(TCK) 입력으로 받으며, 테스트 벡터 인에이블 단자(TE)와 테스트 벡터 데이타 단자(TD) 및 클럭 단자(CLK)로 각각 인에이블 신호와 데이타 및 클럭 신호를 입력받아, 입력된 테스트 벡터 인에이블 단자(TE) 신호에 따라 클럭 단자(CLK), 테스트 벡터 클럭 단자(TCK)의 선택 및 테스트 벡터 데이타 단자(TD)를 선택하고, 선택된 클럭 단자의 신호를 카운트하는 4-비트 카운터(CNT4_0)와; 상기 4-비트 카운터(CNT4_0)의 출력 단자(Q4, Q3) 신호를 부정 논리곱하는 NAND 게이트(NAND2)와; 상기 NAND 게이트(NAND2)의 출력 신호와 수직 동기 신호 입력 지연 신호(주파수 : 3.58MHz/65536, 주기 : 18.3ms)를 논리곱하여 상기 4-비트 카운터(CNT4_0)의 클럭 단자(CLK)로 출력하는 AND 게이트(AND2)와; 상기 NAND 게이트(NAND2)의 출력 신호와 상기 리세트 신호(RSTB)를 논리곱하는 AND 게이트(AND3)로 이루어져 있다.The first delay unit 23 includes an AND gate AND1 for performing an AND operation on the inverted output terminal QB signal of the de flip-flop DFR_6 and the reset signal RSTB; An OR gate OR0 for ORing the output signal of the AND gate AND1 and the test vector enable terminal TE signal; The output signal of the OR gate OR0 is received as a reset input RB and the frequency signal of 3.58 MHz is received as a test vector clock terminal TCK input, and a test vector enable terminal TE and a test vector data terminal ( TD) and the clock terminal CLK respectively receive the enable signal, the data and the clock signal, and select the clock terminal CLK and the test vector clock terminal TCK according to the input test vector enable terminal TE signal. And a 4-bit counter CNT4_0 for selecting the test vector data terminal TD and counting the signal of the selected clock terminal. A NAND gate (NAND2) that performs negative AND on the output terminals (Q4, Q3) signals of the 4-bit counter (CNT4_0); AND for outputting the output signal of the NAND gate NAND2 and the vertical synchronization signal input delay signal (frequency: 3.58 MHz / 65536, period: 18.3 ms) to the clock terminal CLK of the 4-bit counter CNT4_0. A gate AND2; The AND gate AND3 performs an AND operation on the output signal of the NAND gate NAND2 and the reset signal RSTB.
상기 래치부(22)의 구성은, 상기 디 플립플롭(DFR_7)의 출력 단자(QQ) 신호를 클럭 입력(CK)으로 받고 '하이' 레벨의 논리 신호(VDD)를 데이타 입력(D)으로 받으며 상기 3.58MHz의 주파수 신호를 테스트 벡터 클럭 단자(TCK) 입력으로 받고 테스트 벡터 인에이블 단자(TE)와 테스트 벡터 데이타 단자(TD)로 각각 인에이블 신호와 데이타 신호를 입력받아, 입력된 테스트 벡터 인에이블 단자(TE) 신호에 따라 클럭 단자(CK), 테스트 벡터 클럭 단자(TCK)의 선택 및 데이타 단자(D), 테스트 벡터 데이타 단자(TD)를 선택하고, 선택된 클럭 단자 신호에 의해 선택된 데이타 단자로 입력되는 신호를 래치(Latch)하는 래치(TSN_0)와; 상기 테스트 벡터 인에이블 단자(TE)로 입력되는 인에이블 신호와 상기 AND 게이트(AND3)의 출력 신호를 논리합하는 OR 게이트(OR2)와; 상기 래치(TSN_0)의 데이타 출력 단자(DX)와 클럭 출력 단자(CKO) 신호를 각각 데이타 입력 단자(D)와 클럭 입력 단자(CK)로 입력받고 상기 OR 게이트(OR2)의 출력 신호를 리세트 입력 단자(RB)로 입력받아, 수직 동기 신호 판별 신호(VSUS1)를 출력하는 디 플립플롭(DFR_8)으로 이루어져 있다.The latch unit 22 is configured to receive the output terminal QQ signal of the de-flop flop DFR_7 as a clock input CK, and receive a logic signal VDD having a 'high' level as a data input D. The 3.58 MHz frequency signal is received as a test vector clock terminal (TCK) input, and an enable signal and a data signal are input to a test vector enable terminal (TE) and a test vector data terminal (TD), respectively. The clock terminal CK, the test vector clock terminal TCK, the data terminal D, and the test vector data terminal TD are selected according to the enable terminal TE signal, and the data terminal selected by the selected clock terminal signal. A latch (TSN_0) for latching a signal inputted into; An OR gate OR2 for ORing the enable signal input to the test vector enable terminal TE and the output signal of the AND gate AND3; The data output terminal DX and the clock output terminal CKO of the latch TSN_0 are input to the data input terminal D and the clock input terminal CK, respectively, and the output signals of the OR gate OR2 are reset. It is composed of a de-flop (DFR_8) which is input to the input terminal (RB), and outputs the vertical synchronization signal determination signal (VSUS1).
상기 제2지연부(24)의 구성은, 인버터(INV3)에 의한 상기 래치(TSN_0)의 테스트 벡터 데이타 단자(TD)로 입력되는 신호의 반전된 신호와 수직 동기 신호 무입력 지연 신호(주파수 : 3.58MHz/1048576,주기 : 293.6ms)를 논리곱하는 AND 게이트(AND4)와; 상기 디 플립플롭(DFR_8)의 출력 단자(QQ) 신호와 상기 리세트 신호(RSTB)를 논리곱하는 AND 게이트(AND5)와; 상기 AND 게이트(AND5)의 출력 신호와 상기 테스트 벡터 인에이블 단자(TE)로 입력되는 인에이블 신호를 논리합하는 OR 게이트(OR1)와; 상기 OR 게이트(OR1)의 출력 신호를 리세트 단자(RB) 입력으로 받고 상기 AND 게이트(AND4)의 출력 신호를 클럭 단자(CK) 입력으로 받으며 자체 반전 출력 단자(QB) 신호를 데이타 단자(D) 입력으로 받는 디 플립플롭(DFR_9)과; 상기 OR 게이트(OR1)의 출력 신호를 리세트 단자(RB) 입력으로 받고 상기 디 플립플롭(DFR_9)의 반전 출력 단자(QB) 신호를 클럭 단자(CLK) 입력으로 받으며 상기 4-비트 카운터(CNT4_0)의 출력 단자(Q4) 신호를 테스트 벡터 데이타 단자(TD) 입력으로 받고 상기 3.58MHz의 주파수 신호를 테스트 벡터 클럭 단자(TCK) 입력으로 받으며 테스트 벡터 인에이블 단자(TE)로 인에이블 신호를 입력받아, 입력된 테스트 벡터 인에이블 단자(TE) 신호에 따라 클럭 단자(CLK), 테스트 벡터 클럭 단자(TCK)의 선택 및 테스트 벡터 데이타 단자(TD)를 선택하고, 선택된 클럭 단자의 신호를 카운트하는 4-비트 카운터(CNT4_1)로 이루어져 있다.The configuration of the second delay unit 24 includes an inverted signal of the signal input to the test vector data terminal TD of the latch TSN_0 by the inverter INV3 and a vertical synchronization signal no input delay signal (frequency: An AND gate AND4 that ANDs 3.58 MHz / 1048576, period: 293.6 ms); An AND gate AND5 for ANDing the output terminal QQ signal of the de flip-flop DFR_8 and the reset signal RSTB; An OR gate OR1 for ORing the output signal of the AND gate AND5 and the enable signal input to the test vector enable terminal TE; The output signal of the OR gate OR1 is received as a reset terminal RB, the output signal of the AND gate AND4 is received as a clock terminal CK, and the self inverting output terminal QB signal is received as a data terminal D. ) A de-flop (DFR_9) received as an input; The 4-bit counter CNT4_0 receives the output signal of the OR gate OR1 as the reset terminal RB input and receives the inverted output terminal QB signal of the de-flop flop DFR_9 as the clock terminal CLK input. Receives the output terminal Q4 signal from the test vector data terminal (TD) input, receives the 3.58 MHz frequency signal from the test vector clock terminal (TCK) input, and inputs the enable signal to the test vector enable terminal (TE). Selects a clock terminal CLK, a test vector clock terminal TCK and a test vector data terminal TD according to the input test vector enable terminal TE signal, and counts a signal of the selected clock terminal. It consists of a 4-bit counter (CNT4_1).
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로의 동작은 다음과 같다.The operation of the vertical synchronization signal discrimination circuit according to the embodiment of the present invention made as described above is as follows.
본 발명의 실시예에 따른 수직 동기 신호 판별 회로는, 컬러 버스트 신호의 주파수(3.58MHz)를 갖는 클럭과 디지탈 카운터 회로(20)를 사용하여 입력되는 각 비디오 그래픽 모드를 정확하고 안정되게 판별할 수 있게 하였다.The vertical synchronizing signal determination circuit according to an embodiment of the present invention can accurately and stably determine each video graphic mode input by using a clock having a frequency (3.58 MHz) of a color burst signal and a digital counter circuit 20. It was.
상기 수직 동기 신호 판별 회로는 수직 동기 신호 한 주기 동안의 클럭을 카운트하여 먼저 수직 동기 신호의 유무를 판별한다. 즉, 상기 리세트 신호 발생 회로(10)는 입력되는 클럭의 반 주기(약 120nsec)되는 시점에서 리세트 신호(Reset_Pulse1)를 발생시켜 다음 수직 동기 신호가 입력될 때까지 상기 카운터 회로(20)가 카운트할 수 있게 한다. 상기 과정의 타이밍도가 제4도에 도시되어 있다.The vertical synchronizing signal determination circuit counts a clock for one period of the vertical synchronizing signal and firstly determines whether the vertical synchronizing signal is present. That is, the reset signal generation circuit 10 generates a reset signal Reset_Pulse1 at a time point at which half an interval (about 120 nsec) of the input clock is input, and the counter circuit 20 generates the reset signal until the next vertical synchronization signal is input. Enable counting A timing diagram of the process is shown in FIG.
다음에, 현재 가장 일반적으로 사용하고 있는 비디오 그래픽 모드별 주파수를 표 1에 나타내었다.Next, Table 1 shows the frequencies of the most commonly used video graphics modes.
본 발명의 실시예에 따른 수직 동기 신호 판별 회로는, VESA(Video Electronics Standard Association)의 DPMS(Display Power Management Signaling) 제안의 근거로 설계하였으며, 텔레비젼, 모니터 등에서 동기 신호 판정 회로로 사용할 수 있도록 되어 있다. 일반적으로 VESA DPMS 모드에서는 수직 동기 신호의 주파수가 40Hz이상일 때 동기 신호 입력이 있다고 판정하고, 10Hz미만일 때 동기 신호 입력이 없다고 판정한다.The vertical synchronizing signal discrimination circuit according to an embodiment of the present invention is designed on the basis of the Display Power Management Signaling (DPMS) proposal of the Video Electronics Standard Association (VESA), and can be used as a synchronizing signal determining circuit in a television or a monitor. . In general, in the VESA DPMS mode, it is determined that there is a synchronization signal input when the frequency of the vertical synchronization signal is 40 Hz or more, and that there is no synchronization signal input when it is less than 10 Hz.
그러나, 상기 본 발명의 실시예에 따른 수직 동기 신호 판별 회로에서는 수직 동기 신호가 35.4Hz이상일 때 동기 신호 입력이 있는 것으로 판정하고, 31.4Hz미만일 때는 동기 신호 입력이 없는 것으로 판정한다.However, in the vertical synchronizing signal discrimination circuit according to the embodiment of the present invention, it is determined that there is a synchronizing signal input when the vertical synchronizing signal is 35.4 Hz or more, and when there is less than 31.4 Hz, it is determined that there is no synchronizing signal input.
제3도에 도시된 카운터 회로(20)의 상세 회로도에서 4-비트 카운터(CNT4_0)는, 수직 동기 신호가 입력되지 않다가 새롭게 입력될 때 약 120msec를 지연시킨 후 새로운 수직 동기 신호를 입력받을 수 있도록 지연 기능을 수행하는 카운터이다.In the detailed circuit diagram of the counter circuit 20 shown in FIG. 3, the 4-bit counter CNT4_0 may receive a new vertical sync signal after delaying about 120 msec when a new vertical input signal is not input. It is a counter to perform delay function.
또 다른 하나의 카운터(CNT4_1)는, 입력되는 수직 동기 신호가 31.4Hz미만일 때 즉, 수직 동기 신호가 입력되지 않았을 때 약 4.69sec(수직 동기 신호 무입력 지연 시간(293.6msec)×카운터 출력(16))만큼 지연시키기 위한 카운터이다. 이 시간(4.69sec) 동안 입력되는 수직 동기 신호가 31.4Hz미만일 때 수직 동기 신호가 입력되지 않았다고 판정하게 된다.Another counter CNT4_1 is about 4.69 sec (vertical sync signal no input delay time (293.6 msec) x counter output 16 when the vertical sync signal input is less than 31.4 Hz, that is, when the vertical sync signal is not input. Counter to delay by)). When the vertical synchronization signal input during this time (4.69 sec) is less than 31.4 Hz, it is determined that the vertical synchronization signal is not input.
상기한 동작을 마치면, 상기 카운터 회로(20)의 출력단에 비교기 등과 같은 비교 수단을 사용하여 각 비디오 그래픽 모드별 주파수를 판별하여 입력되는 각 비디오 그래픽 모드를 판별할 수 있고 판별된 모드에 따라서 동기 신호 처리 회로를 제어할 수 있도록 한다.After the above operation, using the comparison means such as a comparator at the output terminal of the counter circuit 20 to determine the frequency of each video graphics mode to determine each video graphics mode input and the synchronization signal according to the determined mode Allows control of the processing circuit.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 수직 동기 신호 판별 회로의 효과는, 입력되는 각 비디오 그래픽 모드를 판별할 수 있고 판별된 모드에 따라서 동기 신호 처리 회로를 제어할 수 있도록 함으로써 각 모드에 따른 자동 조정이 가능하게 하고, 디지탈 카운터를 사용함으로써 전압과 온도의 변동 등에도 안정되게 동작하며 집적 회로 내부에 내장되어 전체 보드 크기를 줄일 수 있도록 한 것이다.Therefore, the effect of the vertical synchronizing signal discrimination circuit according to the embodiment of the present invention operating as described above is that each video graphic mode to be input can be discriminated and the synchronizing signal processing circuit can be controlled according to the discriminated mode. It enables automatic adjustment according to the mode, and it uses digital counters to operate stably against voltage and temperature fluctuations, and is integrated inside the integrated circuit to reduce the overall board size.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950068222A KR0182020B1 (en) | 1995-12-30 | 1995-12-30 | Vertical synchronizing signal decision circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950068222A KR0182020B1 (en) | 1995-12-30 | 1995-12-30 | Vertical synchronizing signal decision circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970050075A KR970050075A (en) | 1997-07-29 |
KR0182020B1 true KR0182020B1 (en) | 1999-04-15 |
Family
ID=19447980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950068222A KR0182020B1 (en) | 1995-12-30 | 1995-12-30 | Vertical synchronizing signal decision circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0182020B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431748B1 (en) * | 2001-12-24 | 2004-05-17 | 주식회사 하이닉스반도체 | Vertical synchronous signal Detector |
-
1995
- 1995-12-30 KR KR1019950068222A patent/KR0182020B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970050075A (en) | 1997-07-29 |
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