KR0182001B1 - Error position detecting circuit due to clock loss for a cd-rom decoder - Google Patents

Abstract

본 발명은 시디-롬(CD-ROM) 디코더에서의 무클럭 에러 위치 검출회로에 관한 것인 바, 그 특징은 메모리로부터 입력된 데이터들을 생성 다항식으로 나눈 나머지값으로 에러의 존재유무와 에러의 위치 및 에러값도 연산을 통해서 알 수 있는 신드롬 S0 및 S1을 발생시키는 신드롬 S0 및 S1발생수단과, 상기 신드롬 S0에 상수 α^K에 대한 곱셈을 수행하는 상수 곱셈수단과, 상기 신드롬 S1에 알파상수 α⁰부터 α^n-1까지 병렬로 각각의 상수들에 대해서 미리 곱셈연산을 수행하는 알파 상수 곱셈수단과, 상기 알파 상수 곱셈수단의 각각의 출력값을 상수 곱셈수단의 출력값을 비교하여 두개의 입력값이 다른지를 판단하는 병렬 비교수단과, 상기 병렬 비교수단의 출력으로부터 에러 위치를 찾기 위한 디코딩수단으로 구성함에 있다.The present invention relates to a clock-free error position detection circuit in a CD-ROM decoder, which is characterized by the presence of the error and the position of the error as the remainder obtained by dividing the data input from the memory by the generated polynomial. And syndrome S0 and S1 generating means for generating syndromes S0 and S1 whose error values are also calculated through calculation, constant multiplication means for performing a multiplication of the constant α ^K to the syndrome S0, and an alpha constant α to the syndrome S1. Alpha input multiplication means for performing multiplication operation on each constant in parallel from ⁰ to α ^n-1 , and output values of the constant multiplication means are compared with the output values of the constant multiplication means. Parallel comparing means for determining whether the difference is different, and decoding means for finding an error position from the output of the parallel comparing means.

Description

시디-롬(CD-ROM) 디코더에서의 무클럭 에러 위치 검출 회로.Clock-free error position detection circuit in a CD-ROM decoder.

제1도는 종래의 에러 정정 회로의 블럭도.1 is a block diagram of a conventional error correction circuit.

제2도는 제1도에서 하나의 코드 워드에 대해서 에러 정정을 하는 과정을 시간적으로 나타낸 동작 타이밍도.FIG. 2 is an operation timing diagram illustrating a process of performing error correction on one code word in FIG.

제3도는 본 발명에 의한 에러 위치 검출 회로의 일 실시예를 보인 블럭도.3 is a block diagram showing an embodiment of an error position detection circuit according to the present invention;

제4도는 제3도의 알파 상수 곱셈기의 일 실시예도.4 is an embodiment of the alpha constant multiplier of FIG.

제5도는 제3도의 동작 타이밍도.5 is an operation timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 신드롬 S0발생기 2 : 신드롬 S1발생기1: syndrome S0 generator 2: syndrome S1 generator

3 : 상수 곱셈기 40, 40A, 40B : 알파상수 곱셈기3: constant multiplier 40, 40A, 40B: alpha constant multiplier

50 : 병렬 비교기 60 : 디코더50: parallel comparator 60: decoder

k : 코드워드 기호갯수 n : 코드워드 정보기호갯수k: Number of codeword symbols n: Number of codeword information symbols

본 발명은 시디-롬(CD-ROM) 디코더에서의 무클럭 에러 위치 검출회로에 관한 것으로서, 보다 상세하게는 기존의 1배속, 2배속에서 사용되고 있는 에러 정정 방식을 수정하여 8배속, 또는 그 이후의 보다 높은 배속에도 적용가능하도록 디코딩에 필요한 시간을 최소화시키기 위한 무클럭 에러 위치 검출 회로에 관한 것이다.The present invention relates to a clock-free error position detection circuit in a CD-ROM decoder, and more particularly, by modifying an existing error correction scheme used at 1x and 2x speeds, or 8x or later. A clockless error position detection circuit is provided for minimizing the time required for decoding to be applicable to higher speeds.

종래의 시디 시스템에서 사용되고 있는 시디-롬 데이터의 에러 정정 회로는 1배속 또는 2배속에서 사용되고 있는 방식으로서, 제1도에서와 같이 메모리로부터 입력된 데이터들을 생성 다항식(generator polynomial)으로 나눈 나머지값으로 에러의 존재유무는 물론 에러의 위치 및 에러값도 연산을 통해서 알 수 있는 신드롬 S0 및 S1을 발생시키는 신드롬 S0발생기(1) 및 신드롬 S1발생기(2)와, 상기 신드롬 S0에 상수(α^K)로써 변수가 1개인 상수곱셈을 수행하는 상수 곱셈기(3)와, 상기 신드롬 S1에 매 클럭마다(αⁱ; 여기서 αⁱ는 α를 밑으로 하는 i번째의 값)에 대한 곱셈을 수행하는 시리얼 곱셈기(4)와, 상기 상수 곱셈기와 시리얼 곱셈기에서 출력되는 신호를 입력으로 받아 비교하고 입력된 두개의 값이 다른지를 판단하는 비교기(5)와, 상기 두 신드롬 S0와 신드롬S1이 다른 경우를 검출하여 저장하는 에러 위치 저장기(6)와, 상기 두 신드롬 S0와 신드롬 S1이 모두 0인 경우를 검출하기 위한 무에러 검출기(7)로 구성되어 있다.The error correction circuit of CD-ROM data used in the conventional CD system is used at 1x or 2x speed, and the data inputted from the memory as shown in FIG. 1 is divided by a generator polynomial. Syndrome S0 generator (1) and syndrome S1 generator (2) for generating syndromes S0 and S1, which can know not only the existence of an error but also the position and error value of the error through calculation, and a constant (α ^K ) in the syndrome S0. A constant multiplier (3) for performing constant multiplication with one variable, and a serial multiplier for multiplying the syndrome S1 every clock (α ⁱ ; where α ⁱ is the i-th value below α) (4), a comparator (5) receiving and comparing the signals output from the constant multiplier and the serial multiplier and determining whether the two input values are different, the two syndromes S0 and the syndrome; An error position store 6 for detecting and storing a case where S1 is different, and an error-free detector 7 for detecting a case where both the syndromes S0 and S1 are zero.

이러한 구성의 종래 에러 정정 회로의 동작을 보면, 신드롬 S0발생기(1) 및 신드롬 S1발생기(2)에서 각 기호를 읽어서 신드롬(S0,S1)을 계산하는 과정은 먼저 코드 워드의 각 기호를 읽어들이는 시간(t=a)이 필요하고 최종적으로 마지막 기호를 읽어들이는 순간에 신드롬 S0,S1이 결정이 된다. (45,43)RS 코드의 경우를 예로 들면 제2도와 같이 1개의 코드 워드에 대해서 기호가 45개이므로 45개의 클럭신호가 필요하고 두개의 신드롬(S0,S1)값이 모두 0이 아닐 경우에 대해서 1개의 에러가 발생되었음을 알 수 있는데, 이와 같이 결정된 신드롬으로부터 발생된 에러 위치를 알기 위해서 다시 시간적으로 각 기호에 대해서 시리얼 곱셈기(4)에서 매 클럭마다 연산을 수행하고, 그 연산 결과에 대한 값을 비교기(5)를 통해서 찾아내야 되며, 이 역시 최소한 45개의 클럭 신호가 필요하다. 이때 두 신드롬 S0발생기(1) 및 신드롬 S1발생기(2)에서 각 기호를 읽어서 신드롬을 계산하는 과정은 메모리로부터 하나 하나씩 연속적으로 기호를 읽어와야 하므로 이 시간은 어떠한 경우라도 줄일 수가 없으며, 시간적으로 에러 정정을 위한 디코딩 속도를 좌우하는 중요한 요소로는 바로 에러 위치를 찾기 위한 시간(t=b)이 된다. 즉 현재의 1배속, 2배속에서는 하드 웨어를 단순화시키기 위해서 최악의 경우로 데이터를 읽는데 45개의 클럭 신호를 필요로 하고, 다시 에러 위치를 찾는데 45개의 클럭 신호를 모두 사용하는 방식을 취하고 있는데, 이는 디코딩 시간이 아직까지는 충분하기 때문에 가능하다.Referring to the operation of the conventional error correction circuit of this configuration, the process of reading each symbol in the syndrome S0 generator 1 and the syndrome S1 generator 2 and calculating the syndromes S0 and S1 first reads each symbol of the code word. Requires time (t = a) and finally the syndromes S0 and S1 are determined at the moment the last symbol is read. For example, in the case of the (45,43) RS code, as shown in FIG. 2, 45 symbols are required for one code word, and 45 clock signals are required, and both syndromes (S0 and S1) are not 0. It can be seen that one error has occurred for each symbol. In order to know the error position generated from the syndrome determined in this way, the operation is performed every time by the serial multiplier 4 for each symbol in time, and the value of the operation result Is found through the comparator 5, which also requires at least 45 clock signals. At this time, the process of calculating the syndrome by reading each symbol in the two syndrome S0 generators (1) and the syndrome S1 generator (2) requires reading the symbols from memory one by one in succession. An important factor that determines the decoding speed for correction is the time to find the error position (t = b). In other words, at 1x and 2x speeds, 45 clock signals are needed to read data in the worst case to simplify the hardware, and 45 clock signals are used to find the error position again. This is possible because the decoding time is still sufficient.

그러나 최근에 시디 시스템에서 사용하고 있는 시디-롬은 그 속도가 최초에 만들어진 오디오 시디 플레이어의 속도를 기준으로 현재 4배속 및 8배속 혹은 향후 12배속으로 증가하고 있는 추세에 있으며, 이로서 에러 정정에 필요한 시간은 그에 역비례해서 감소해야 하므로 따라서 에러 정정을 하기 위한 디코딩 속도가 전체 시스템의 구조를 결정하는데 있어서 매우 중요한 요소가 되었다. 참고적으로 현재의 시디 시스템에서 사용되고 있는 시디-롬 데이터의 인코딩 포멧은 모드1, 모드2 폼1의 경우에 (45,43), (26,24)RS 방식으로 크로스 인터리브(cross interleaved) 인코딩 방식을 취하고 있다. 따라서 임의의 무작위 에러 뿐만 아니라 연속적인 다중 에러에 대해서도 에러 정정이 가능하도록 되어 있으며, 또한 1에러 정정 방식으로 크로스 인터리브 방식을 반복 정정함으로써 매우 많은 양의 에러에 대해서도 에러 정정이 가능하게 되어 있으나, 4배속, 8배속에서는 위와 같은 방식으로는 주어진 시간내에서 1섹터 내의 데이터를 모두 정정을 하는데 있어서 시간적으로 무리가 따르므로 이 시간을 줄여야만 되는 문제점이 발생하였다.However, the CD-ROMs used in CD systems have recently been increasing to 4x and 8x or 12x in the future based on the speed of the first audio CD player. Since time must be reduced inversely, the decoding speed for error correction has become a very important factor in determining the structure of the whole system. For reference, the encoding format of the CD-ROM data used in the current CD system is a cross interleaved encoding method using the (45,43) and (26,24) RS methods in the mode 1 and mode 2 form 1. Is taking. Therefore, error correction is possible not only for random random errors but also for continuous multiple errors. In addition, error correction is possible for a very large amount of errors by repeatedly correcting the cross interleaving method with one error correction method. In the double speed and 8 times speed, it is necessary to reduce this time because it is time-consuming to correct all the data in one sector within a given time.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서 본 발명의 목적은 에러위치를 찾는 시간을 최단시간내에 간단하게 하는 연산기능을 추가하여 클럭 신호를 필요로 하지 않는 상태에서 신드롬이 계산되자마자 그 에러 위치를 즉시 알 수 있도록 함으로써, 에러 위치 검출 시간을 줄여 높은 배속에 적용할 수 있도록 한 시디-롬 디코더에서의 무클럭 에러 위치 검출 회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to add an operation function that simplifies the time to find an error location in the shortest time, and as soon as the syndrome is calculated in the state that does not require a clock signal. The present invention provides a clock-free error position detection circuit in a CD-ROM decoder which can reduce the error position detection time so that it can be applied at high speed.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 시디-롬 디코더에서의 무클럭 에러 위치 검출 회로의 특징은 메모리로부터 입력된 데이터들을 생성 다항식으로 나눈 나머지값으로 에러의 존재유무와 에러의 위치 및 에러값도 연산을 통해서 알 수 있는 신드롬 S0 및 S1을 발생시키는 신드롬 S0 및 S1발생수단과, 상기 신드롬 S0에 상수 α^K에 대한 곱셈을 수행하는 상수 곱셈수단과, 상기 신드롬 S1에 알파상수 α⁰부터 α^n-1까지 병렬로 각각의 상수들에 대해서 미리 곱셈연산을 수행하는 알파 상수 곱셈수단과, 상기 알파 상수 곱셈수단의 각각의 출력값을 상수 곱셈수단의 출력값을 비교하여 두개의 입력값이 다른지를 판단하는 병렬 비교수단과, 상기 병렬 비교수단의 출력으로부터 에러 위치를 찾기 위한 디코딩수단으로 구성함에 있다.A feature of a clock-free error position detection circuit in a CD-ROM decoder according to the present invention for achieving the above object is a residual value obtained by dividing the data input from the memory by the generated polynomial. Syndrome S0 and S1 generating means for generating syndromes S0 and S1 whose values are also calculated through operation, constant multiplication means for performing multiplication of the constant α ^K to the syndrome S0, and alpha constant α ⁰ to the syndrome S1. alpha constant multiplication means for performing multiplication operation on each constant in parallel up to α ^n-1 , and comparing the output values of the constant multiplication means with each output value of the alpha constant multiplication means And parallel means for determining and decoding means for finding an error position from the output of the parallel means.

이하, 본 발명에 따른 시디-롬 디코더에서 무클럭 에러 위치 검출 회로의 바람직한 하나의 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a clock free error position detection circuit in a CD-ROM decoder according to the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 시디-롬 디코더에서의 무클럭 에러 위치 검출 회로의 블럭도로서, 도면에 도시된 바와 같이 신드롬 S0 및 S1발생수단은 메모리로부터 입력된 데이터들을 생성 다항식으로 나눈 나머지값으로 에러의 존재유무와 에러의 위치 및 에러값도 연산을 통해서 알 수 있는 신드롬 S0 및 신드롬 S1발생시키는 신드롬 S0발생기(1) 및 신드롬 S1발생기(2)로 구성하고, 상수 곱셈수단은 상기 신드롬 S0발생기(1)에서 만들어진 신드롬S0에 상수(α^K; 단 k는 i의 최대값)에 대한 곱셈을 수행하는 상수 곱셈기(3)로 구성하며, 알파 상수 곱셈수단은 신드롬 S1발생기(2)에서 만들어진 신드롬 S1에 알파상수 αⁱ(단 i는 0에서 n-1까지의 수)의 각각의 상수 (α⁰부터 α^n-1까지의 상수)들에 대해서 병렬로 알파상수 αⁱ(단 i는 0에서 n-1까지의 수)의 i값에 해당하는 크기를 미리 곱셈 연산하는 알파 상수 곱셈기(40)로 구성하고, 병렬 비교수단은 상기 알파 상수 곱셈수단의 각각의 출력값에 상수 곱셈수단의 출력값을 비교하여 두개의 입력값이 다른지를 판단하는 병렬 비교기(50)로 구성하며, 디코딩 수단은 상기 병렬 비교수단의 출력으로부터 에러 위치를 찾기 위한 디코더(60)로 구성함이 바람직하다.3 is a block diagram of a clock-free error position detection circuit in a CD-ROM decoder according to the present invention. As shown in the drawing, the syndromes S0 and S1 generating means are the remaining values obtained by dividing the data input from the memory by the generated polynomial. Synthesis S0 generator (1) and syndrome S1 generator (2) which generate syndrome S0 and syndrome S1 which can know the presence or absence of error and also the error position and error value are calculated, and a constant multiplication means is the syndrome S0 generator (B) a constant multiplier (3) which multiplies the syndrome S0 made by (1) with a constant (α ^K ; where k is the maximum value of i), and the alpha constant multiplication means is made by the syndrome S1 generator (2). alpha constant in S1 α ⁱ (stage i is a number from 0 to n-1) with respect to the respective constant (a constant of from α ⁰ to α ^n-1) of the alpha constant in parallel α ⁱ (stage i is 0 number of n-1) And a parallel comparator (50) configured to compare the output values of the constant multiplication means with the respective output values of the alpha constant multiplication means, and determine whether two input values are different. It is preferable that the decoding means comprises a decoder 60 for finding an error position from the output of the parallel comparing means.

제4도는 제3도의 알파 상수 곱셈기의 일 실시예도로서, (a)는 신드롬 S0에 알파 상수(α⁰=1)를 곱셈함으로써, 출력이 S0가 되는 알파상수 곱셈기(40A)를 보인 것이고, (b)는 다수의 배타적 오어게이트(EX-OR1~EX-OR4)를 이용하여 신드롬 S0 에 알파상수(α¹=x)를 곱셈함으로써, 출력이 입력과 동일하게 되는 알파상수 곱셈기(40B)의 실시예를 보인 것이다. 이때 (a)의 경우 S0*α⁰는 α⁰=1이므로 입력과 출력이 동일하게 되는 것이고, (b)의 경우 SO*α¹는 α¹=x이므로4 is an example of the alpha constant multiplier of FIG. 3, (a) shows an alpha constant multiplier 40A whose output is S0 by multiplying the syndrome S0 by the alpha constant (α ⁰ = 1), b) implements an alpha constant multiplier 40B in which the output is equal to the input by multiplying the syndrome S0 with an alpha constant (α ¹ = x) using a plurality of exclusive or gates (EX-OR1 to EX-OR4). It is an example. In the case of (a), S0 * α ⁰ is α ⁰ = 1, so the input and output are the same, and in (b) SO * α ¹ is α ¹ = x

제5도는 본 발명에서 하나의 코드 워드에 대해서 에러 정정을 하는 과정을 시간적으로 나타낸 제3도의 동작 타이밍도로서, 메로리로부터 데이터를 읽는 기간(t=a)과 메모리로부터 에러 데이터를 읽는 기간(t=c)과 에러정정이 완료된 데이터의 메모리 기록기간(t=d)을 나타낸 것이며, 이 도면에서와 같이 메모리로부터 데이터를 읽는 기간(t=a)과 에러 데이터를 읽는 시간(t=c)과 에러 기록시간(t=d)은 종래의 경우와 동일하나 에러검출에 필요한 시간은 거의 소요되지 않음을 알 수 있다.FIG. 5 is an operation timing diagram of FIG. 3 showing temporally an error correction process for one code word according to the present invention. FIG. 5 is a period t = a for reading data from memory and a period t for reading error data from memory. = c) and the memory write period (t = d) of the data for which error correction is completed, and as shown in this figure, a period (t = a) of reading data from the memory, a time (t = c) of reading error data, and The error recording time (t = d) is the same as the conventional case, but it can be seen that the time required for error detection is hardly taken.

이상에서와 같은 구성을 참고하여 본 발명에 따른 시디-롬 디코더에서의 무클럭 에러 위치 검출 회로의 동작을 설명하면 다음과 같다.Referring to the configuration as described above with reference to the operation of the clock-free error position detection circuit in the CD-ROM decoder according to the present invention.

먼저, 신드롬 S0발생기(1) 및 신드롬 S1발생기(2)에서 메모리로부터 코드 워드의 각 기호를 읽어들이는 시간(t=a)이후 최종적으로 마직막 기호를 읽어들이는 순간에 신드롬 S0,S1이 결정되면, 상수곱셈기(3)에서는 상기 신드롬 S0발생기(1)에서 만들어진 신드롬 S0에 상수(α^K)에 대한 상수 곱셈을 수행하여 출력(S0*α^K)을 만들어내고, 알파 상수 곱셈기(40)에서는 신드롬 S1발생기(2)에서 만들어진 신드롬 S1에 α⁰부터 α^n-1까지 각각의 상수들에 대해서 병렬로 미리 상수 곱셈을 수행하여 알파 상수 αⁱ가 각각 곱해진 각각의 i값에 해당하는 크기의 곱셈 출력(S1*α⁰, S1*α¹,S1*α², …… S1*α⁴⁴)을 얻을 수 있으며, 병렬 비교기(50)에서는 상기 알파 상수 곱셈기(40)의 각각의 곱셈 출력값을 상수 곱셈기(3)의 출력값에 비교하여 두개의 입력값이 다른지를 판단하며, 디코더(60)에서는 상기 병렬 비교기(50)의 출력을 이용하여 빠르게 에러 위치를 찾을 수 있게 된다.First, the syndromes S0 and S1 are determined at the moment when the last symbol is finally read after the time (t = a) of reading each symbol of the code word from the memory in the syndrome S0 generator 1 and the syndrome S1 generator 2. In the constant multiplier (3), a constant multiplication of the constant (α ^K ) is performed on the syndrome S0 generated by the syndrome S0 generator (1) to produce an output (S0 * α ^K ), and in the alpha constant multiplier (40). Constant multiplication of each constant from α ⁰ to α ⁿ⁻¹ is performed in advance on the syndrome S 1 produced by the syndrome S 1 generator 2 so that an alpha constant α ⁱ is multiplied by each i value. A multiplication output (S1 * α ⁰ , S1 * α ¹ , S1 * α ² ,... S1 * α ⁴⁴ ) can be obtained, and in the parallel comparator 50, each multiplication output value of the alpha constant multiplier 40 is constant. It is determined whether the two input values are different by comparing with the output value of the multiplier (3), The decoder 60 may quickly find an error position by using the output of the parallel comparator 50.

즉, 본 발명에서는 에러 위치를 찾는 시간을 최단시간내에 간단한 연산기능을 추가시켜서 클럭이 필요없이 신드롬 S0,S1이 계산되자마자 그 위치를 알 수 있도록 하였다. 아래에 설명한 간단한 식들은 이와 같은 방식을 유도하기 위한 것을 수식적으로 표현한 것이다.That is, in the present invention, a simple operation function is added in the shortest time to find the error position, so that the position can be known as soon as syndromes S0 and S1 are calculated without requiring a clock. The simple expressions described below are mathematical expressions for deriving this approach.

1에러 정정 코드인 (45,43) RS코드를 예로 들어 설명하면 다음과 같다.An example of an error correction code (45,43) RS code is described below.

1에러의 경우 신드롬 S0,S1은 다음과 같이 구해진다.In case of an error, syndromes S0 and S1 are obtained as follows.

S0 = e(i), S1 = e(i)*αⁱ= S0*αⁱ S0 = e (i), S1 = e (i) * α ⁱ = S0 * α ⁱ

위 수식에서 S1= S0*αⁱ이므로 αⁱ를 좌변으로 옮기고 상수를 α^K를 곱하였을 경우 다음과 같다.As follows: When in the above formula, because S1 = S0 * α ⁱ α ⁱ is transferred to the left-hand side hayeoteul a constant multiplied by α ^K.

S1*α^k-1= S0*α^K, 여기서 변수 i는 에러가 발생한 위치로서 (45,43)RS 코드이므로 0부터 44까지의 크기를 가지며, k는 i의 최대값인 44이다.S1 * α ^k-1 = S0 * α ^K , where the variable i is a position where an error occurs and has a size from 0 to 44 since the (45,43) RS code, and k is 44, the maximum value of i.

위의 수식에서 가장 먼저 메모리로부터 입력된 데이터를 최상위 기호라 하면 수식을 만족하는 실제 에러의 위치는 (k-i+1)이 된다. 따라서 에러 위치를 찾는 방식으로 i를 0부터 44까지 모두 대입을 하여서 만족하는 i값을 찾으면 실제 에러 위치는 (k-i+1)이 된다. 따라서 본 발명에서는 알파상수 곱셈기(40)에서 클럭을 사용하지 않고 병렬로 각각의 i 값에 해당하는 크기(S1*α⁴⁴, S1*α⁴³, S1*α⁴², …… S1*α⁰)를 미리 계산함으로써 병렬 비교기(50)에서도 클럭을 사용하지 않고 상기 상수 곱셈기(3)의 출력과 알파 상수 곱셈기(40)의 출력을 각각 비교하여 곧 바로 에러 위치를 찾아내어 빠른 에러 정정을 수행할 수 있게 된다.In the above formula, if the first data input from the memory is the most significant symbol, the position of the actual error that satisfies the formula is (k-i + 1). Therefore, by substituting all i's from 0 to 44 by finding an error location, if i finds a satisfying i value, the actual error location becomes (k-i + 1). Therefore, in the present invention, the alpha constant multiplier 40 does not use a clock in parallel to calculate the magnitude (S1 * α ⁴⁴ , S1 * α ⁴³ , S1 * α ⁴² ,... S1 * α ⁰ ) corresponding to each i value in parallel. By calculating in advance, the parallel comparator 50 also compares the output of the constant multiplier 3 and the output of the alpha constant multiplier 40 without using a clock, so that an error position can be immediately found and quick error correction can be performed. do.

위의 수식으로부터 메모리에서 신드롬을 계산하기 위해서 읽은 순서대로 k-i+1의 크기가 현재의 에러 위치를 나타내는데, 1, 2배속에서는 각각 k-i+1의 값을 1부터 45까지 시간적으로 매 클럭마다 비교하므로 45개의 클럭이 필요하였지만, 본 발명에서는 1개의 에러가 발생하였을 경우 미리 계산된 각각의 결과값들 즉 S1*α⁰, S1*α¹, S1*α², …… S1*α⁴⁴값들중에서 어느 하나의 값이 신드롬(S0*α^k)과 반드시 같을 것이므로 따라서 병렬 비교기(50)에서의 비교 결과에 따라 그 위치에 해당하는 값을 이용하여 최종적으로 에러 위치를 구할 수 있게 된다.In order to calculate the syndrome in memory from the above equation, the magnitude of k-i + 1 represents the current error position in order of reading. 45 clocks are required because the comparison is performed for each clock. However, in the present invention, when one error occurs, each of the pre-calculated result values S1 * α ⁰ , S1 * α ¹ , S1 * α ² ,... … Since any one of the values of S1 * α ⁴⁴ will be necessarily equal to the syndrome S0 * α ^k , the error position can be finally obtained using the value corresponding to the position according to the comparison result in the parallel comparator 50. Will be.

이상에서와 같이 본 발명에 따른 무클럭 에러 위치 검출 회로에 의하면 하드웨어적으로도 구조가 단순하고 클럭을 필요로 하지 않는 상태에서 에러 위치를 찾을 수 있을 뿐만 아니라 각각의 알파 상수 곱셈기도 제4도와 같이 8~12개 이내의 배타적 오어게이트만을 필요로 하므로 하드웨어적으로도 부담이 없어 용이하게 적용시킬 수 있는 유용함이 있다.As described above, according to the clock-free error position detection circuit according to the present invention, not only the error position can be found in a state where the structure is simple but does not require a clock, and each alpha constant multiplier is also shown in FIG. Since only 8 or 12 exclusive orgates are needed, there is no burden in terms of hardware, so there is a usefulness that can be easily applied.

Claims (1)

메모리로부터 입력된 데이터들을 생성 다항식으로 나눈 나머지값으로 에러의 존재유무와 에러의 위치 및 에러값도 연산을 통해서 알 수 있는 신드롬 S0 및 S1을 발생시키는 신드롬 S0 및 S1발생수단과, 상기 신드롬 S0에 상수 α^k에 대한 곱셈을 수행하는 상수 곱셈수단과, 상기 신드롬 S1에 알파상수 α⁰부터 α^n-1까지 병렬로 각각의 상수들에 대해서 미리 곱셈연산을 수행하는 알파 상수 곱셈수단과, 상기 알파 상수 곱셈수단의 각각의 출력값을 상수 곱셈수단의 출력값을 비교하여 두개의 입력값이 다른지를 판단하는 병렬 비교수단과, 상기 병렬 비교수단의 출력으로부터 에러 위치를 찾기 위한 디코딩수단으로 구성함을 특징으로 하는 무클럭 에러위치 검출회로.And the generating means S0 and S1 for generating syndromes S0 and S1, which are known through the operation, as the remaining values obtained by dividing the data input from the memory by the polynomial, and the position and error value of the error, and the syndrome S0. Constant multiplication means for performing multiplication on a constant α ^k , alpha constant multiplication means for performing multiplication operation on each constant in parallel from the alpha constant α ⁰ to α ^n-1 on the syndrome S1, and the alpha Each output value of the constant multiplication means is compared with the output value of the constant multiplication means by means of parallel comparison means for determining whether two input values are different, and decoding means for finding the error position from the output of the parallel comparison means No-clock error position detection circuit.