KR0179839B1 - Method of manufacturing semiconductor capacitor - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상에 절연막을 형성하는 공정과; 제1콘택 홀 영역의 상기 절연막을 하부에 절연막이 잔류되도록 부분적으로 식각하여 제1콘택 홀을 형성하는 공정과; 상기 제1콘택 홀 측면에 측벽 스페이서를 형성하는 공정과; 상기 제1콘택 홀 하부의 절연막을 식각하여 상기 기판과 연결되는 제2콘택 홀을 형성함과 동시에 상기 측벽 스페이서 측면의 절연막을 소정 두께 식각하는 공정 및; 상기 제1 및 제2콘택 홀을 포함한 기판의 소정 부분에 제1도전층을 형성하고, 제1도전층 위에 유전막과 제2도전층을 형성하는 공정을 포함하여 소자 제조를 완료하므로써, 기판 손상 및 정션(junction) 손상을 줄일 수 있게 되어 후속 공정을 용이하게 실시할 수 있을 뿐 아니라 리플레쉬(refresh) 특성 개선 및 누설전류(leak current) 감소를 이룰수 있게 되고, 축적 전극용 폴리실리콘의 두께를 조절하여 저장 가능면적을 증가시킬 수 있으며, 공정단순화를 기할 수 있는 고신뢰성이 반도체소자를 구현할 수 있게 된다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, comprising: forming an insulating film on a semiconductor substrate; Forming a first contact hole by partially etching the insulating film in the first contact hole region such that the insulating film remains below; Forming a sidewall spacer on a side of the first contact hole; Etching the insulating film under the first contact hole to form a second contact hole connected to the substrate, and simultaneously etching the insulating film on a sidewall of the sidewall spacer; Forming a first conductive layer on a predetermined portion of the substrate including the first and second contact holes, and forming a dielectric film and a second conductive layer on the first conductive layer, thereby completing substrate fabrication. Junction damage can be reduced, making subsequent processes easier, as well as improving refresh characteristics and reducing leakage current, and controlling the thickness of the polysilicon for accumulating electrodes. Therefore, the storage area can be increased, and a high reliability semiconductor device can be realized.
Description
제1a도 내지 j도는 종래 기술에 따른 디램 셀의 캐패시터 제조방법을 도시한 공정수순도,1a to j is a process flowchart showing a capacitor manufacturing method of a DRAM cell according to the prior art,
제2a도 내지 i도는 본 발명에 따른 디램 셀의 캐패시터 제조방법을 도시한 공정수순도.2a to i is a process flowchart showing a capacitor manufacturing method of a DRAM cell according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 절연막 102 : 감광막100: insulating film 102: photosensitive film
104 : 다결정 실리콘 104' : 측벽 스페이서104 polycrystalline silicon 104 'sidewall spacer
106 : 제1도전층 106' : 축적전극106: first conductive layer 106 ': storage electrode
108 : 유전막 110 : 제2도전층108: dielectric film 110: second conductive layer
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 디램(이하, DRAM이라 한다) 셀의 캐패시터 형성시 야기되는 단차문제와 이중식각(double etch)으로 인해 야기되는 기판 손상을 제거할 수 있도록 축적전극을 형성한 반도체소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and in particular, to accumulate so as to eliminate substrate damage caused by a double etch and a step problem caused by the formation of a capacitor of a DRAM (hereinafter referred to as DRAM) cell. The present invention relates to a capacitor manufacturing method of a semiconductor device in which an electrode is formed.
반도체소자 중 DRAM은 주로 하나의 셀 선택 트랜지스터와 하나의 캐패시터를 기본 셀로 하는 메모리 소자로서, 상기 셀 선택 트랜지스터의 게이트는 워드라인에 연결되고, 드레인은 비트라인에 연결되며, 소오스는 일측이 접지된 상기 캐패시터와 연결되어 상기 캐패시터에 축적된 전하의 유무에 따라 정보의 기억이 이루어지며, 1970년대에 개발된 이래 최근에는 256메가 디램의 개발에 이르기까지, 정보의 대용량화와 고속화에 적합하도록 고집적을 위한 연구가 활발하게 이루어지고 있다.Among semiconductor devices, DRAM is a memory device mainly comprising one cell select transistor and one capacitor, wherein the gate of the cell select transistor is connected to a word line, a drain is connected to a bit line, and a source is grounded. The information is stored according to the presence or absence of charge accumulated in the capacitor, connected to the capacitor, and since the development in the 1970s, up to the development of 256 mega DRAM recently, the high density for high capacity and speed of information suitable for Research is active.
이러한 연구는 주로 유전체막을 이루는 물질을 개발하거나 또는 캐패시터의 형태를 변형시키는 등 크게 두가지 방법이 사용되고 있는데, 상기 캐패시터의 형태를 변형시키는 방법으로는 대표적인 예로 트랜치형(trench type) 캐패시터와 스택형(stack type) 캐패시터를 들 수 있으며, 이를 개략적으로 설명하면 다음과 같다.In this research, two methods are mainly used, such as developing a material for forming a dielectric film or modifying a shape of a capacitor. Representative methods of modifying the shape of a capacitor include a trench type capacitor and a stack type. type) capacitor, which is outlined as follows.
먼저, 전자의 트랜치형 캐패시터 형성 공정은 반도체기판 상에 수직방향으로 홈을 형성하고 그 홈의 측면을 유효면적으로 사용함으로써 캐패시터를 증가시키는 것으로, 작은 셀 면적에 비해 큰 캐패시턴스를 얻을 수 있다는 잇점을 가지기는 하나, 상기 홈 면적이 제한적이므로 단순한 트랜치 구조만을 256메가 이상급에 적용하기에는 캐패시턴스가 충분하지 못하다는 단점을 갖는다.First, the trench formation process of electrons increases the capacitor by forming a groove in the vertical direction on the semiconductor substrate and using the side of the groove as an effective area, and has the advantage that a large capacitance can be obtained compared to a small cell area. Although the groove area is limited, it has a disadvantage that the capacitance is not sufficient to apply only a simple trench structure to the 256-megabyte or more.
반면, 후자의 스택형(예컨대, 핀형(fin type), 실린더형(cylinder type), 박스형(box형) 등) 캐패시터 형성 공정은 콘택 홀(contact hole)의 깊이(depth)가 커, 그 홀 사이즈 확보를 위한 포토(photo) 공정과 함께 종횡비 마진(aspect ratio margin)을 위한 측벽(side wall) 형성 공정이 부가되어 홀 형성시와, 측벽 형성시 이중식각으로 인해 기판의 손상(damage)이 증가하게 되어 이에 따른 후속처리가 요구되므로 그 만큼 전체 제조공정이 복잡하다는 단점을 가지게 된다.On the other hand, the latter stack type (e.g., fin type, cylinder type, box type, etc.) capacitor formation process has a large contact hole depth and its hole size. Side wall formation process for aspect ratio margin is added along with photo process to ensure the damage of substrate due to double etching during hole formation and side wall formation. As a result, subsequent processing is required, and thus, the entire manufacturing process is complicated.
여기서는 일 예로서, 제1(a)도 내지 제1(j)도에 도시된 실린더형 구조의 스택형 캐패시터 제조공정을 참조하여 이를 구체적으로 살펴보면 다음과 같다.Here, as an example, with reference to the stack-type capacitor manufacturing process of the cylindrical structure shown in Figures 1 (a) to 1 (j) will be described in detail as follows.
먼저, 제1(a)도에 도시된 바와 같이 절연기판(10)에 축전전극(storagenode) 형성을 위한 콘택 홀을 정의하기 위하여 감광막 패턴(12)을 형성하고, 제1b도에 도시된 바와 같이 상기 감광막 패턴(12)을 마스크로 기판을 식각하여 제1콘택 홀(a)을 형성한 후, 상기 감광막 패턴(12)을 제거한다.First, as shown in FIG. 1 (a), a photosensitive film pattern 12 is formed in the insulating substrate 10 to define contact holes for forming a storage node, and as shown in FIG. 1b. After the substrate is etched using the photoresist pattern 12 as a mask to form a first contact hole a, the photoresist pattern 12 is removed.
그후, 제1(c)도에 도시된 바와 같이 상기 콘택 홀(a)을 포함한 기판 전면에 산화막(14)을 증착하고, 이를 건식식각하여 측벽 스페이서(14')를 형성한다.Thereafter, as illustrated in FIG. 1C, an oxide layer 14 is deposited on the entire surface of the substrate including the contact hole a and dry-etched to form sidewall spacers 14 ′.
다음, 제1(d)도에 도시된 바와 같이 상기 측벽 스페이서(14')를 포함한 콘택 홀(a)과 기판 전면에 제1도전층(16)인 폴리실리콘을 증착하고, 제1(e)도에 도시된 바와 같이 상기 제1도전층(16) 상에 실린더형의 캐패시터 구현을 위한 산화막(14'')을 증착한 후, 제1(f)도에 도시된 바와 같이 상기 산화막(14'') 상에 실린더 사이즈 형성을 위한 감광막 패턴(12)을 형성한다.Next, as shown in FIG. 1 (d), polysilicon, which is the first conductive layer 16, is deposited on the contact hole a including the sidewall spacers 14 'and the entire surface of the substrate. As shown in FIG. 1, after depositing an oxide film 14 ″ for implementing a cylindrical capacitor on the first conductive layer 16, the oxide film 14 ′ is shown in FIG. 1 (f). A photosensitive film pattern 12 for forming a cylinder size is formed on the ').
이어서, 제1(g)도에 도시된 바와 같이 필러(pillar) 형성을 위한 실린더 부위 식각공정으로서, 상기 감광막 패턴(12)을 마스크로 그 하부의 산화막(14'')과 제1도전층(16)을 식각처리하고, 제1(h)도에 도시된 바와 같이 상기 패턴 전면에 필러의 구성 요소인 제2도전층(18) 예컨대, 폴리실리콘을 증착한다.Subsequently, as shown in FIG. 1 (g), as a cylinder part etching process for forming pillars, the oxide film 14 '' and the first conductive layer (below) of the photosensitive film pattern 12 are masked. 16) and a second conductive layer 18, for example polysilicon, which is a component of the filler, is deposited on the entire surface of the pattern as shown in FIG. 1 (h).
이후, 제1(i)도에 도시된 바와 같이 상기 제2도전층(18)을 건식식각하고 감광막 패턴(12)을 제거하여 필러를 형성하고, 제1(j)도에 도시된 바와 같이 실린더 내부의 산화막(14'')을 제거함으로써 축적전극(storage node)을 완성한다. 이때, 상기 도면에서 b부분이 저장 가능한 영역이다.Thereafter, as shown in FIG. 1 (i), the second conductive layer 18 is dry-etched and the photoresist pattern 12 is removed to form a filler, and as shown in FIG. The storage node is completed by removing the internal oxide film 14 ''. In this case, part b is a storage area in the drawing.
그러나, 상기 공정을 통해 제조된 반도체소자는 기언급된 바와 같이 축적전극 형성시, 측벽 스페이서 형성 단계와 콘택홀 형성 단계에서 요구되는 이중식각으로 인해 기판 결함이 심하게 발생될 뿐 아니라 이로 인해 공정이 그 만큼 복잡하게 되고, 캐패시터 형성 이후 단차 문제가 야기되어 소자의 신뢰성이 저하되는 단점을 가지게 된다.However, as described above, the semiconductor device manufactured through the above-described process not only causes a serious defect in the substrate due to the double etching required in the sidewall spacer forming step and the contact hole forming step, but also causes the process to be formed. As a result, it is complicated, and there is a problem in that a step difference is caused after the formation of the capacitor, thereby degrading the reliability of the device.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 측벽을 이용한 슬로우프(slope) 식각과 타임식각(time etch) 공정을 적용하여 축적전극을 형성함으로써, 보다 단순화된 공정으로 DRAM 셀의 캐패시터 형성시 야기되는 단차 문제와 기판 손상 문제를 제거 할 수 있도록 한 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to improve the above disadvantages, and by forming a storage electrode by applying a slope etching and a time etching process using sidewalls, a capacitor of a DRAM cell in a more simplified process. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device capable of eliminating the step problem and the substrate damage caused during formation.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은 반도체기판 상에 절연막을 형성하는 공정과; 상기 절연막을 하부에 절연막이 잔류되도록 부분적으로 식각하여 제1콘택 홀을 형성하는 공정과; 상기 제1콘택 홀 측면에 측벽 스페이서를 형성하는 공정과; 상기 제1콘택 홀 하부의 절연막을 식각하여 상기 기판과 연결되는 제2콘택 홀을 형성함과 동시에 상기 측벽 스페이서 측면의 절연막을 소정 두께 식각하는공정 및; 상기 제1 및 제2콘택 홀을 포함한 기판의 소정 부분에 제1도전층을 형성하고, 제1도전층 위에 유전막과 제2도전층을 형성하는 공정을 포함하여 형성되는 것을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device according to the present invention for achieving the above object comprises the steps of forming an insulating film on a semiconductor substrate; Forming a first contact hole by partially etching the insulating film so that the insulating film remains below the insulating film; Forming a sidewall spacer on a side of the first contact hole; Etching the insulating film under the first contact hole to form a second contact hole connected to the substrate, and simultaneously etching the insulating film on a sidewall of the sidewall spacer; And forming a first conductive layer on a predetermined portion of the substrate including the first and second contact holes, and forming a dielectric layer and a second conductive layer on the first conductive layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은 DRAM 셀의 축적전극을 타임식각공정과 낮은 깊이의 측벽 스페이서(low depth side wall spacer) 형성 공정을 통하여 형성함으로써 캐패시터 형성 이후 공정에서 대두되는 단차 문제와 이중식각으로 인한 기판 손상 문제를 개선코자 한 것으로, 이를 제2도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.According to the present invention, the accumulation electrode of the DRAM cell is formed through a time etching process and a low depth side wall spacer forming process, thereby improving the problem of step damage caused by the capacitor formation process and substrate damage due to double etching. In detail, this will be described in detail with reference to the process purity shown in FIG. 2.
먼저, COB 구조를 갖는 DRAM 셀의 축적전극을 형성하기 위하여 제2(a)도에 도시된 바와 같이 반도체기판(s) 상에 절연막(100)을 증착하고, 상기 절연막(100) 상에 감광막(102)을 증착한 후, 상기 감광막(102)을 선택식각하여 콘택 홀 위치(site)를 정의하고, 제2(b)도에 도시된 바와 같이 상기 감광막 패턴(102)을 마스크로 콘택 홀이 형성될 위치의 상기 절연막(100)을 하부에 절연막이 잔류되도록 부분적으로(partial) 식각하여 제1콘택 홀(a)을 형성한다.First, in order to form a storage electrode of a DRAM cell having a COB structure, an insulating film 100 is deposited on the semiconductor substrate s as shown in FIG. 2 (a), and a photoresist film is formed on the insulating film 100. 102 is deposited, the photoresist 102 is selectively etched to define contact hole sites, and contact holes are formed using the photoresist pattern 102 as a mask as shown in FIG. A first contact hole a is formed by partially etching the insulating film 100 at the position where the insulating film 100 is to be left.
이후, 제2(c)도에 도시된 바와 같이 상기 감광막 패턴(102)을 제거하고, 제2(d)도에 도시된 바와 같이 상기 콘택 홀(a)을 포함한 기판 전면에 폴리실리콘(104)을 증착한 후, 이를 건식식각하여 제2(e)도에 도시된 형태의 부분적인 측벽 스페이서(104')을 형성한다.Thereafter, the photoresist pattern 102 is removed as shown in FIG. 2 (c), and the polysilicon 104 is disposed on the entire surface of the substrate including the contact hole a as shown in FIG. After deposition, the wafer is dry etched to form a partial sidewall spacer 104 'of the type shown in FIG.
그 다음, 제2(f)도에 도시된 바와 같이 상기 제1콘택 홀(a) 하부의 절연막(100)을 옥사이드 계열의 식각액으로 식각하여, 기판과 연결되는 제2콘택 홀(c)을 형성한다.Next, as shown in FIG. 2 (f), the insulating layer 100 under the first contact hole a is etched with an oxide-based etching solution to form a second contact hole c connected to the substrate. do.
이 과정에서, 남겨진 절연막(100)과 측벽 스페이서(104')와의 높은 식각 선택비(예컨대, 15 ; 1)로 인해 제2콘택 홀(c) 형성과 동시에 측벽 스페이서(104') 측면의 절연막도 폴리실리콘 필러 높이보다 밑으로 형성되도록 식각된다.In this process, due to the high etching selectivity (eg, 15; 1) between the remaining insulating film 100 and the sidewall spacer 104 ', the insulating film on the sidewall of the sidewall spacer 104' is formed simultaneously with the formation of the second contact hole c. It is etched to form below the polysilicon filler height.
이것은, 이후 도포될 제1도전층의 캐패시터 형성 영역을 넓혀주는 결과를 낳게 되어 그 만큼 정전용량(capacitance) 값을 증가시킬 수 있게 된다.This results in a widening of the capacitor formation region of the first conductive layer to be applied later, thereby increasing the capacitance value.
이어서, 제2(g)도에 도시된 바와 같이 상기 제1 및 제2콘택 홀(a), (c)을 포함한 기판 전면에 축적전극 형성을 위한 제1도전층(106) 예컨대, 폴리실리콘을 증착하고, 이를 제2(h)도에 도시된 바와 같이 선택 식각하여 축적전극(106')을 형성한다.Subsequently, as shown in FIG. 2 (g), the first conductive layer 106, for example, polysilicon is formed on the entire surface of the substrate including the first and second contact holes a and c to form the storage electrode. The deposition electrode is selectively etched as shown in FIG. 2 (h) to form the storage electrode 106 '.
그후, 상기 패턴 상에 유전막(108)을 증착하고, 상기 유전막(108) 상에 제2도전층(110) 예컨대, 폴리실리콘을 증착하여 캐패시터를 형성함으로써 본 공정을 완료한다. 이때, 상기 제1도전층(106)의 증착 두께 조절로 저장가능면적(b)을 증가시킬 수도 있다.Thereafter, a dielectric film 108 is deposited on the pattern, and a second conductive layer 110, for example, polysilicon is deposited on the dielectric film 108 to form a capacitor, thereby completing the process. In this case, the storage area b may be increased by controlling the deposition thickness of the first conductive layer 106.
한편, 상기 측벽 스페이서(104')는 기 언급된 폴리실리콘 이외에 상기 절연막(100)에 대해 고식각률(high etch rate) 선택비차를 갖는 질화막을 증착한 뒤 이를 건식식각하여 형성할 수도 있으며, 이와 같이 공정을 진행하였을 경우 역시, 기판과 연결되는 제2콘택 홀(c) 형성시 측벽 스페이서 측면의 절연막이 측벽 스페이서 필러 높이보다 낮도록 식각된다.Meanwhile, the sidewall spacer 104 ′ may be formed by depositing a nitride film having a high etch rate selectivity with respect to the insulating film 100 in addition to the aforementioned polysilicon, and then dry etching the same. In the process, the insulating film on the sidewall spacer side is etched to be lower than the height of the sidewall spacer pillar when the second contact hole c is formed to be connected to the substrate.
이때, 제1콘택 홀(a) 주위의 절연막과 제2콘택 홀(c) 형성을 위한 식각 공정 진행시 높은 식각 선택비를 얻기 위하여 사용되는 식각용 가스로는 C2F6, C3F6, C4F8, CH3F 등을 들 수 있다.At this time, the etching gas used to obtain a high etching selectivity during the etching process for forming the insulating film around the first contact hole (a) and the second contact hole (c) is C 2 F 6 , C 3 F 6 , C 4 F 8 , CH 3 F and the like can be mentioned.
상술한 바와 같이 본 발명에 의하면, 기판 손상 및 정션(junction) 손상을 줄일 수 있게 되어 후속 공정을 용이하게 실시할 수 있을 뿐 아니라 리플레쉬(refresh) 특성 개선 및 누설전류(leakage current) 감소를 이룰 수 있게 되고, 축적전극용 폴리실리콘의 두께를 조절하여 저장 가능면적을 증가시킬 수 있으며, 공정단순화를 기할 수 있는 고신뢰성의 반도체소자를 구현할 수 있게 된다.As described above, according to the present invention, it is possible to reduce substrate damage and junction damage, thereby facilitating subsequent processes, and improving refresh characteristics and reducing leakage current. It is possible to increase the storage area by adjusting the thickness of the polysilicon for the storage electrode, and to realize a highly reliable semiconductor device capable of simplifying the process.
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| KR1019950030884A KR0179839B1 (en) | 1995-09-20 | 1995-09-20 | Method of manufacturing semiconductor capacitor |
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Cited By (1)
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1995
- 1995-09-20 KR KR1019950030884A patent/KR0179839B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100637688B1 (en) * | 2000-08-17 | 2006-10-24 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
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| KR970018747A (en) | 1997-04-30 |
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