KR0179816B1 - Output buffer circuit - Google Patents

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Abstract

본 발명은 출력버퍼의 설계기술에 관한 것으로, 종래의 출력버퍼에 있어서는 출력데이타인에이블신호가 디스에이블상태일때 항상 출력단은 하이-지(High-Z)상태로 되어 급격한 동작에 의해 피크전류가 많이 흐르게 되어 회로가 불안정한 상태로 되는 등의 결함이 있었는 바, 본 발명은 이를 해결하기 위하여, 출력데이타인에이블신호(ODE)의 제어하에 출력단(I/O)으로 데이타를 출력하는 출력버퍼(301)와, 이전에 출력된 데이타값에 따라 제어신호(CS)의 제어하에서 다음에 출력될 데이타값과 비교하여 그 비교결과에 따라 상기 출력버퍼(301)의 출력단에 설치된 피모스 및 엔모스를 선택적으로 구동시키는 출력제어부(302)로 출력버퍼회로를 구성한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer design technique. In the conventional output buffer, when the output data enable signal is in a disabled state, the output stage is always in a high-Z state, and a large peak current is caused by sudden operation. In order to solve this problem, the present invention provides an output buffer 301 for outputting data to the output terminal I / O under the control of the output data enable signal ODE. And a PMOS and an NMOS installed at the output terminal of the output buffer 301 according to the comparison result by comparing with the next data value to be output under the control of the control signal CS according to the previously output data value. The output buffer circuit is constituted by the output control unit 302 for driving.

Description

출력 버퍼회로Output buffer circuit

제1도는 일반적인 출력버퍼의 회로도.1 is a circuit diagram of a general output buffer.

제2도의 (가)-(다)는 본 발명의 동작원리를 보인 각종 파형의 타이밍도.2A to 2C are timing charts of various waveforms showing the operation principle of the present invention.

제3도는 본 발명의 출력버퍼 회로에 대한 블록도.3 is a block diagram of an output buffer circuit of the present invention.

제4도는 제3도에서 출력버퍼의 일실시 예시 상세 회로도.4 is a detailed circuit diagram of an example of an output buffer in FIG.

제5도는 제3도에서 출력제어부의 일실시 예시 상세 회로도.5 is a detailed circuit diagram of an exemplary embodiment of an output control unit in FIG.

제6도의 (가) 내지 (바)는 제4도 및 제4도 각부의 파형도.6A to 6B are waveform diagrams of FIGS. 4 and 4.

제7도는 본 발명 출력버퍼의 다른 실시 예시 회로도.Figure 7 is a circuit diagram of another embodiment of the output buffer of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

301 : 출력버퍼 302 : 출력제어부301: output buffer 302: output control unit

302A : 래치302A: Latch

본 발명은 출력버퍼의 설계기술에 관한 것으로, 특히 높은 임피던스(High-Z) 상태의 기간동안 다음 출력값과 이전의 출력값을 비교하여 그 비교결과에 따라 출력버퍼가 동작되도록 하는데 적당하도록한 출력버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design technology of an output buffer. In particular, an output buffer circuit is suitable for comparing the next output value with the previous output value during a period of a high impedance state and operating the output buffer according to the comparison result. It is about.

제1도는 일반적인 출력버퍼의 회로도로서 이에 도시한 바와 같이, 출력인에이블단자(ODE)가 직접 낸드게이트(ND11)의 일측 입력단자에 접속됨과 아울러 인버터(I11)를 통해서는 노아게이트(NOR11)의 일측입력단자에 접속되고, 데이타입력단자(DATA)가 인버터(I12)를 통해 상기 노아게이트(NOR11) 및 낸드게이트(ND11)의 타측입력단자에 공통접속되고, 상기 노아게이트(NOR11) 및 낸드게이트(ND11)의 출력단자가 각각 인버터(I12),(I13)를 통해 전원단자(VCC)와 접지단자(VSS)사이에 직렬접속된 피모스(PM11)와 엔모스(NM11)의 게이트에 각기 접속되고, 이 피모스(PM11)및 엔모스(NM11)의 드레인 공통 접속점이 입출력패드(I/O PAD)에 접속되어 구성된 것으로, 이의 작용을 설명하면 다음과 같다.FIG. 1 is a circuit diagram of a general output buffer. As shown therein, the output enable terminal ODE is directly connected to an input terminal of one side of the NAND gate ND11, and through the inverter I11, the NOA gate NOR11 is connected. Connected to one input terminal, and a data input terminal DATA is commonly connected to the other input terminal of the NOR gate NOR11 and the NAND gate ND11 through an inverter I12, and the NOR gate NOR11 and the NAND gate. Output terminals of (ND11) are connected to the gates of PMOS (PM11) and NMOS (NM11) connected in series between the power supply terminal (V CC ) and the ground terminal (V SS ) through inverters I12 and I13, respectively. The drain common connection points of the PMOS PM11 and the NMOS 11 are connected to the input / output pad I / O PAD. The operation thereof will be described below.

출력데이타인에이블신호(ODE)가 로우로 공급되는 경우, 이에 의해 노아게이트(NOR11)에서 로우가 출력되고, 낸드게이트(ND11)에서 하이가 출력되며, 이들은 각각의 인버터(I12),(I13)를 통해 피모스(PM11),엔모스(NM11)의 게이트에 각기 공급되어 그들이 모두 디스에이블되므로 출력단(I/O PAD)이 높은 임피던스(이하, 하이-지라 칭함) 상태로 된다.When the output data enable signal ODE is supplied low, a low is output at the NOR gate NOR11 and a high is output at the NAND gate ND11, and these are the respective inverters I12 and I13. Are supplied to the gates of the PMOS PM11 and the NMOS 11, respectively, so that they are all disabled so that the output terminal I / O PAD is in a high impedance (hereinafter referred to as high-ji) state.

그런데, 상기 출력데이타인에이블신호(ODE)가 하이로 공급되고, 입력데이타(DATA)가 하이로 공급되는 경우, 상기 노아게이트(NOR11)에서 하이가 출력되고, 낸드게이트(ND11)에서도 하이가 출력되며, 이들은 각각의 인버터(I12),(I13)를 통해 반전되어 상기 피모스(PM11) 및 엔모스(NM11)의 게이트에 모두 로우신호가 공급된다. 이에 따라 상기 피모스(PM11)가 인에이블되어 상기 출력단(I/O PAD)에 하이 신호가 출력 된다.However, when the output data enable signal ODE is supplied high and the input data DATA is supplied high, high is output from the NOR gate NOR11 and high is output from the NAND gate ND11. They are inverted through the respective inverters I12 and I13 so that a low signal is supplied to both the gates of the PMOS PM11 and the NMOS NM11. Accordingly, the PMOS PM11 is enabled and a high signal is output to the output terminal I / O PAD.

그러나, 상기 출력데이타인에이블신호(ODE)가 하이로 공급되고, 입력데이타(DATA)가 로우로 공급되는 경우, 상기 노아게이트(NOR11)에서 로우신호가 출력되므로 이에 의해 상기 피모스(PM11)가 디스에이블되고, 이때, 상기 낸드게이트(ND11)에서 로우가 출력되어 상기 엔모스(NM11)가 인에이블되므로 상기 출력단(I/O PAD)에 로우신호가 출력된다.However, when the output data enable signal ODE is supplied high and the input data DATA is supplied low, a low signal is output from the NOR gate NOR11, thereby causing the PMOS PM11 to be output. In this case, a low signal is output to the output terminal I / O PAD because a low is output from the NAND gate ND11 and the NMOS 11 is enabled.

그러나, 이와 같은 종래의 출력버퍼에 있어서는 출력데이타인에이블신호가 디스에이블상태일때 항상 출력단은 하이-지 상태로 되며 출력값이 바뀌지 않는 경우에도 하이-지 상태에서 다시 구동하기 위한 전류가 많이 흐르게 되어 회로가 불안정한 상태로 되는 등의 결함이 있었다.However, in such a conventional output buffer, when the output data enable signal is in the disabled state, the output terminal always goes into a high-stop state, and even when the output value does not change, a large current flows for driving again in the high-stop state. There was a defect such as becoming unstable.

따라서, 본 발명의 목적은 항상 출력단이 하이-지 또는 중간레벨의 프리차지(Precharge)가 되더라도 출력되었던 값과 출력하고자 하는 값에 따라 구동능력이 작은 드라이버(driver)나 풀업,풀다운 트랜지스터를 이용하여 미리 구동시킴으로써 피크 커런트를 낮추고 불필요한 전력소모를 줄이는 출력버퍼 회로를 제공함에 있다.Accordingly, an object of the present invention is to use a driver, a pull-up, or a pull-down transistor having a small driving capability depending on the output value and the value to be output, even if the output stage is a high- or medium-level precharge. It provides an output buffer circuit that pre-drives to lower peak current and reduce unnecessary power consumption.

제3도는 본 발명의 출력버퍼 회로에 대한 블록도이고, 제4도는 제3도에서 출력버퍼(301)의 일실시 예시 상세 회로도이며, 제5도는 제3도에서 출력제어부(302)의 일실시 예시 상세 회로도로서 이에 도시한 바와 같이, 인버터(I21-I25),노아게이트(NOR21) 및 낸드게이트(ND21),전송게이트(TR21,TR22),피모스(PM21) 및 엔모스(NM21)로 구성되어 출력데이타인에이블신호(ODE)의 제어하에 출력단(I/O)으로 데이타를 출력하는 출력버퍼(301)와, 인버터(131), 래치(302A),낸드게이트(ND31) 및 노아게이트(NOR31), 전송게이트(TR31-TR33)로 구성되어 이전에 출력된 데이타값에 따라 제어신호(CS)의 제어하에서 다음에 출력될 데이타값과 비교하여 그 비교결과에 따라 상기 출력버퍼(301)의 출력단에 설치된 피모스(PM21) 및 엔모스(NM21)를 선택적으로 구동시키는 출력제어부(302)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제2도, 제6도 및 제7도를 참조하여 상세히 설명하면 다음과 같다.FIG. 3 is a block diagram of an output buffer circuit of the present invention. FIG. 4 is a detailed circuit diagram of an example of the output buffer 301 in FIG. 3, and FIG. 5 is an embodiment of the output control unit 302 in FIG. As an example detailed circuit diagram, an inverter I21-I25, a NOR gate NOR21 and a NAND gate ND21, a transfer gate TR21 and TR22, a PMOS PM21, and an NMOS 21 are shown. And an output buffer 301 for outputting data to the output terminal I / O under the control of the output data enable signal ODE, the inverter 131, the latch 302A, the NAND gate ND31, and the NOA gate NOR31. And the output gates of the output buffer 301 according to the result of the comparison according to the result of the comparison, which is composed of the transfer gates TR31 to TR33 and under the control of the control signal CS according to the previously output data value. The output control unit 302 for selectively driving the PMOS (PM21) and the NMOS (NM21) installed in the The accompanying action and effect of the present invention constructed as shown in Figure 2, it will be described in detail with reference to FIG sixth and 7 as follows.

먼저, 제2도를 참조하여 메모리 집적소자의 데이타 출력과정을 설명하면 하기와 같다.First, a data output process of a memory integrated device will be described with reference to FIG. 2.

메모리 집적소자에서 출력되는 어드레스(A0)에 의한 데이타가 출력된 후 다음의 어드레스(A1)에 의해 데이타가 출력되는 클럭 사이에는 데이타 유지시간(D0)→하이-지→데이타 셋업타임(D1)이 존재하게 된다.After the data by the address A0 output from the memory integrated device is output, the data holding time D0-high-edge-data set-up time D1 between the clocks at which data is output by the next address A1. It exists.

이때, 제3도에서와 같이, 출력데이타(D0)를 피드백시켜 다음 출력과 비교하는 출력제어부(302)에서 하이-지 시간에 버퍼회로가 동작되게 함으로써 순간적인 동작에 의한 피크치 전류를 줄일 수 있게 되고, 또한, 동일한 값을 출력하는 경우 불필요한 동작이 발생되지 않아 불필요하게 전력이 소모되는 것을 방지할 수 있게 된다.At this time, as shown in FIG. 3, the buffer circuit is operated at the high-stop time by the output control unit 302 which feeds back the output data D0 and compares it with the next output, thereby reducing the peak current due to the instantaneous operation. In addition, when the same value is output, unnecessary operation does not occur and thus unnecessary power consumption may be prevented.

즉, 집적소자의 내부 동작속도는 점차 빨라져가는 추세에 있으며, 데이타 유지시간과 데이타 셋업시간 사이에 다음 출력이 준비된다. 시스템에서는 클럭신호에 동기하여 데이타를 취하게 되므로 데이타 셋업시간과 유지시간이 필요하게 되며, 본 발명에서는 이 사이의 시간을 이용하여 출력을 보다 원활하게 하도록 한 것으로, 이와 같은 동작을 제4도 내지 제5도를 참조하여 좀더 상세히 설명하면 다음과 같다.In other words, the internal operation speed of the integrated device is gradually increasing, and the next output is prepared between the data holding time and the data set-up time. In the system, the data is taken in synchronization with the clock signal, which requires a data set-up time and a holding time. In the present invention, the output time is smoother by using the time between them. A detailed description with reference to FIG. 5 is as follows.

제5도에서 피드백신호(FB)는 입출력패드(I/O PAD)의 입력신호로서 출력데이타 인에이블신호(ODE)가 디스에이블되는 시점에서 그 값을 래치하게 되는데, 이때, 다음에 출력하고자 하는 데이타가 이전에 출력된 값과 반대인 경우 제어신호(CS)로 전송게이트(TR32),(TR33)를 개방시켜 이때, 출력되는 신호(A)로 피모스(PM21)를 동작시키거나 출력신호(B)를 이용하여 엔모스(NM21)를 동작시키도록 하였다.In FIG. 5, the feedback signal FB is an input signal of the input / output pad I / O PAD and latches the value at the time when the output data enable signal ODE is disabled. If the data is opposite to the previously output value, the transmission gates TR32 and TR33 are opened with the control signal CS, and at this time, the PMOS PM21 is operated with the output signal A or the output signal ( B) was used to operate the NMOS 21.

제6도의 (마)에서와 같이 D0에서 하이가 출력되고 그 다음 출력이 하이인 경우, 출력데이타인에이블신호(ODE)가 하이가 되는 시점에서 인버터(132),(133)로 구성된 래치(302A)의 출력노드(NL)에는 로우가 저장된다. 이에 따라 낸드게이트(ND31)가 항상 하이를 출력하게 되므로 제어신호(CS)가 하이로 되어도 그 피모스(PM21)는 구동되지 않게 되고, 노아게이트(NOR31)에서 로우가 출력되어 엔모스(NM21)도 구동되지 않는다.As shown in (e) of FIG. 6, when high is output at D0 and the next output is high, a latch 302A composed of inverters 132 and 133 at the time when the output data enable signal ODE becomes high. Row is stored in the output node (N L ). Accordingly, since the NAND gate ND31 always outputs high, even when the control signal CS becomes high, the PMOS PM21 is not driven, and a low is output from the noah gate NOR31, which causes the NMOS 21 to be NMOS. Is not driven either.

또한, D0에서 하이가 출력되고, 그 다음 출력이 로우인 경우, 상기와 마찬가지로 피모스(PM21)가 동작하지 않으며, 이때, 상기 노아게이트(NOR31)의 두 입력이 모두 로우로 공급되어 이로부터 하이가 출력되고, 이에 의해 상기 엔모스(NM21)가 구동되므로 이를 통해 출력단(I/O PAD)의 전압이 로우로 하강된다.In addition, when high is output at D0 and the next output is low, the PMOS PM21 does not operate as in the above, and at this time, both inputs of the noah gate NOR31 are supplied low and high from there. Since the NMOS 21 is driven by this, the voltage of the output terminal I / O PAD is lowered.

이때, 출력데이타인에이블신호(ODE)가 인에이블되기 직전에 중간레벨(Middle level) 또는 그 이상으로 동작시키면 되므로 큰 구동능력이 필요하지 않고, 데이타가 계속 하이를 유지하는 경우 불필요한 동작이 발생되지 않으며, 하이에서 로우로 전이되는 경우 상기 노아게이트(NOR31)의 출력이 전달되는 동안 출력단(I/O PAD)의 전압이 로우레벨(중간레벨 정도)로 하강되어 피크전류의 발생이 억제되어 결과적으로 안정된 동작이 이루어지게 된다.At this time, since the output data enable signal ODE is operated at the middle level or more immediately before being enabled, no large driving capability is required, and unnecessary operation does not occur when the data remains high. When the transition from high to low, the voltage of the output terminal (I / O PAD) is lowered to a low level (middle level) while the output of the NOA gate NOR31 is transferred, thereby suppressing the generation of peak current. Stable operation is achieved.

D0에서 로우가 출력되고, 그 다음 출력이 로우인 경우, 처음과 마찬가지로 아무 동작도 발생되지 않고, 그 다음 출력이 하이인 경우 상기와 반대로 낸드게이트(ND31)의 출력이 로우가 되어 피모스(PM21)가 동작되며, 이에 의해 상기 출력단(I/O PAD)의 전압이 하이레벨로 상승된다.If the output is low at D0 and the next output is low, no operation occurs as in the beginning, and if the next output is high, the output of the NAND gate ND31 becomes low and the PMOS PM21 is reversed. ) Is operated, thereby raising the voltage of the output terminal I / O PAD to a high level.

한편, 제7도는 본 발명의 다른 실시예를 보인 것으로, 여기에서는 제3도에서와 달리 출력 단에서 피드백받지 않고 내부 데이타 노드에서 이전값을 래치해 두도록 하였다 출력버퍼의 구동 피모스와 엔모스를 공유하지 않고 분리하여 구동하도록 하였으며, 피드백은 출력단(I/O PAD)의 입력데이타나 이전에 래치한 데이타 라인의 값을 이용하도록 하였다.7 illustrates another embodiment of the present invention, in which, unlike FIG. 3, the previous value is latched at the internal data node without being fed back at the output stage. In this case, the feedback is performed by using the input data of the output terminal (I / O PAD) or the value of the previously latched data line.

이상에서 상세히 설명한 바와 같이, 본 발명은 항상 출력단이 하이-지 또는 중간레벨로 프리차지되는 시간을 이용하여 바로 전에 출력되었던 값과 현재 출력하고자 하는 값을 비교하고 그 비교 결과에 따라 회로를 동작시킴으로써 불필요한 전력소모를 예방하고, 피크전류의 발생을 억제할 수 있는 효과가 있다.As described in detail above, the present invention always compares the value that was output immediately with the value that is to be outputted by using the time at which the output stage is precharged to the high- or mid-level and operates the circuit according to the comparison result. It is effective in preventing unnecessary power consumption and suppressing the generation of peak current.

Claims (2)

출력데이타인에이블신호(ODE)의 제어하에 출력단(I/O)으로 데이타를 출력하는 출력버퍼(301)와, 이전에 출력된 데이타값에 따라 제어신호(CS)의 제어하에서 다음에 출력될 데이타값과 비교하여 그 비교결과에 따라 상기 출력버퍼(301)의 출력단에 설치된 피모스 및 엔모스를 선택적으로 구동시켜 피크 커런트를 낮추고 전력소모량을 저감할 수 있도록한 출력제어부(302)로 구성한 것을 특징으로 하는 출력버퍼 회로.An output buffer 301 for outputting data to the output terminal I / O under the control of the output data enable signal ODE, and data to be output next under the control of the control signal CS according to the previously output data value. And an output control unit 302 configured to selectively drive PMOS and NMOS installed at the output terminal of the output buffer 301 according to the comparison result to lower the peak current and reduce the power consumption. Output buffer circuit. 제1항에 있어서, 출력제어부(302)는 제어신호(CS)에 의해 출력이 제어되고, 이전의 데이타와 출력하고자 하는 데이타를 비교하여 그 비교결과에 따라 출력값이 결정되도록 구성한 것을 특징으로 하는 출력버퍼 회로.The output control unit 302 of claim 1, wherein the output control unit 302 is configured to control the output by the control signal CS, compare the previous data with the data to be output, and determine an output value according to the comparison result. Buffer circuit.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200489364Y1 (en) 2017-12-26 2019-06-07 권혜경 Apparatus for making an explosive sound has power breaker

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