KR0179207B1 - Sdcch shift clock generation device in up-link system - Google Patents

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KR0179207B1
KR0179207B1 KR1019950071090A KR19950071090A KR0179207B1 KR 0179207 B1 KR0179207 B1 KR 0179207B1 KR 1019950071090 A KR1019950071090 A KR 1019950071090A KR 19950071090 A KR19950071090 A KR 19950071090A KR 0179207 B1 KR0179207 B1 KR 0179207B1
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Abstract

본 발명은 단말기에서 기지국으로 독립제어채널(SDCCH)에 대한 제어데이터를 전송함에 있어서 기지국을 통해 할당받은 독립제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 독립제어채널에 대한 시프트 클록신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치에 관한 것으로, 이는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성한 다음 이 비트동기신호를 근거로 타임슬롯동기신호와 148비트신호를 생성하게 된다. 이어, 이 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 산정한 다음 이 타임슬롯번호를 근거로 0-타임슬롯 스트로브신호와 프레임동기신호를 생성하여 이 프레임동기신호를 계수하여 프레임번호를 산정하게 된다. 이어, 이 프레임번호데이터와 상기 148비트신호 및 기지국을 통해 할당된 독립제어채널번호를 근거로 독립제어채널에 대한 시프트 클록신호를 발생할 수 있게 된다.The present invention provides a shift clock signal for an independent control channel based on an independent control channel number assigned through the base station and a 13 MHz reference clock generated by the base station in transmitting control data for the independent control channel (SDCCH) from the terminal to the base station. The independent control channel shift clock signal generator in the uplink of a personal communication terminal capable of generating a signal, which is based on a clock of 13 MHz, each data bit is 48 clocks long, and one 156.25 bits In a personal communication system configured to configure a time slot, a bit synchronization signal is generated based on a 13 MHz reference clock and a frame start signal, and then a time slot synchronization signal and a 148 bit signal are generated based on the bit synchronization signal. Next, the current time slot number is calculated by counting the time slot synchronization signal, and then a 0-time slot strobe signal and a frame synchronization signal are generated based on the time slot number, and the frame synchronization signal is counted to calculate the frame number. Done. Subsequently, the shift clock signal for the independent control channel can be generated based on the frame number data, the 148-bit signal, and the independent control channel number assigned through the base station.

Description

개인통신용 단말기의 업링크시 독립제어채널 쉬프트 클록신호 발생장치Independent control channel shift clock signal generator during uplink of personal communication terminal

제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.1 is a system configuration diagram showing the overall configuration of a personal communication system.

제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.2 is a configuration diagram showing a frame structure of transmission / reception data in the personal communication system shown in FIG.

제3도는 기지국과 단말기간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터구성도.3 is a data configuration diagram showing a 26-multiframe configuration of a traffic channel for transmitting and receiving voice data between a base station and a terminal.

제4도는 기지국과 단말기간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 데이터구성도.4 is a data configuration diagram showing the configuration of a 51-multi frame of a control channel for transmitting and receiving control data between a base station and a terminal.

제5도는 본 발명의 1실시예에 따른 개인통신용 단말기의 업링크시 독립제어채널 쉬프트 클록신호 발생장치의 구성을 나타낸 회로구성도.5 is a circuit diagram showing the configuration of an independent control channel shift clock signal generator in the uplink of a personal communication terminal according to an embodiment of the present invention.

제6도 내지 제9도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.6 to 9 are timing charts for explaining the operation of the apparatus shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 단말기 2(21∼3n) : 기지국1: terminal 2 (2 1 to 3 n ): base station

3(31∼3n) : 기지국 제어기 4 : 교환기3 (3 1 to 3 n ): base station controller 4: switchboard

5 : 인증센터 10 : 비트동기신호 발생부5: authentication center 10: bit synchronization signal generator

20 : 타임슬롯 동기신호 발생부 21 : 156비트신호 발생부20: time slot synchronization signal generator 21: 156 bit signal generator

22 : 12클록 계수부 30 : 148비트신호 발생부22: 12 clock counter 30: 148 bit signal generator

40 : 리셋트부 50 : 타임슬롯번호 계수부40: reset section 50: time slot number counting section

60 : 타임슬롯 스트로브신호 발생부60: timeslot strobe signal generator

70 : 프레임동기신호 생성부 80 : 프레임번호 계수부70: frame synchronization signal generation unit 80: frame number counting unit

90 : 클록신호 출력부90: clock signal output unit

100 : 독립제어채널 쉬프트 클록신호 발생장치100: independent control channel shift clock signal generator

AND1∼AND8 : 앤드게이트 C1∼C10 : 카운터AND1 to AND8: AND gates C1 to C10: counters

CP1∼CP7 : 비교기 IV1∼IV27 : 인버터CP1 to CP7: Comparators IV1 to IV27: Inverters

F1∼F2 : 플립플롭 NAND1∼NAND5 : 낸드게이트F1 to F2: flip-flop NAND1 to NAND5: NAND gate

OR1∼OR3 : 오아게이트 MUX1∼MUX6 : 멀티플렉서OR1 to OR3: Orifice MUX1 to MUX6: Multiplexer

LA : 래치회로 ADD1∼ADD8 : 가산기LA: Latch circuit ADD1 to ADD8: Adder

본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 단말기에서 기지국으로 독립제어채널(SDCCH)에 대한 제어데이터를 전송함에 있어서 기지국을 통해 할당받은 독립제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 독립제어채널에 대한 시프트 클록신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal communication device such as a portable telephone. In particular, in transmitting control data for an independent control channel (SDCCH) from a terminal to a base station, an independent control channel number assigned through a base station and a 13 MHz reference generated by itself The present invention relates to an independent control channel shift clock signal generator for uplink of a personal communication terminal capable of generating a shift clock signal for an independent control channel based on a clock.

최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신시스템이 개발되어 일반화되고 있다.Recently, with the rapid development of communication technology, a personal communication system has been developed and generalized so that an individual can communicate with another person while moving from an arbitrary place or from one place to another.

이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 CDMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.The personal communication system is largely divided into a time division multiple access (TDMA) system and a code division multiple access (CDMA) system. The TDMA system is widely used worldwide because of the high stability of the system and completeness of technology.

제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(21∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(31∼3n)은 다수의 기지국(2 : 21∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.1 is a configuration diagram schematically showing the configuration of a personal communication system, in particular, a TDMA system according to the TDMA method, in which reference numeral 1 denotes a terminal to be carried by an individual, and 2 (2 1 to 2 n ) represents a plurality of terminals. 1 and transmits and receives various data to execute the conversion and encryption / decryption, etc. of transmission and reception with the communication protocol of the radio signal for the terminal (1) the base station, 3 (3 1 ~3 n) includes a plurality of base stations (2: 2 A base station controller that performs functions such as allocation control and handover decision of a communication channel for each terminal 1 while managing 1 to 2 n ), and 4 is a base line or a local exchange with this base station controller 3. Switching process for connecting and processing the authentication center (5) to be described later, 5 is provided with a unique number for each terminal 1, etc. Authentication center for performing the use and billing processing for any terminal 1, etc. to be.

상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출 등을 해당 단말기(1)로 연결시켜 주게 된다.In the personal communication system having the above configuration, when any terminal 1 is located in a specific area, the base station 2 having jurisdiction over the area confirms the existence of the terminal 1 and reports it to the base station controller 3. The base station controller 3 checks the registration status of the terminal 1 from the authentication center 5 and then assigns an encryption code or the like necessary for a call through the base station 2 to enable the corresponding terminal 1 to be used. In addition, the call from the other terminal 1 is connected to the corresponding terminal 1.

그런데, 상기한 개인통신 시스템에 있어서는 상술한 바와같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication) 규격에 따라 시스템을 구성하도록 되어 있다.However, in the personal communication system described above, since the base station 2 and the terminal 1 transmit and receive data through wireless communication, the base station 2 and the terminal 1 are provided. In order to transmit / receive data between them, it is necessary to match the transmission / reception method or the specification of the transmission / reception data. In consideration of this point, in general, in a TDMA type personal communication system, the system is configured according to the GSM (Global System for Mobile communication) standard.

상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm 프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.According to the GSM standard, the base station controller 3 and the base station 2 transmit and receive data according to the LAPD protocol, and the base station 2 and the terminal 1 perform the LAPDm protocol.

또한, GSM 규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는 바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기(3)에 의해 할당되게 된다.In addition, according to the GSM standard, each base station (or terminal) has four radio carriers for data transmission and reception, and eight time slots (TS) for each radio carrier, and each time slot is 156.25. In this case, each time slot is allocated by the base station controller 3 for transmission of control data and traffic data of the terminal.

또한, 기지국(2)과 단말기(1)는 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록이 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개나 102개의 프레임을 포함하는 51-멀티프레임이나 102-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하고, 이 26-멀티프레임을 51개 취합하거나 상기 51-멀티프레임을 26개, 또는 102-멀티프레임을 13개 취합하여 슈퍼프레임(Super Frame)을 구성하도록 되어 있다.In addition, the base station 2 and the terminal 1 operate based on a clock of 13 MHz so that each bit constituting the timeslot TS has a length of 48 clocks, as shown in FIG. Eight timeslots (TS) are used as one frame, and 51-multiframe or 102-multiframe including 51 or 102 frames for control data and 26 frames for traffic data (voice and data) It consists of a 26-multiframe including, and collects the 26-multiframe 51 or the 51-multiframe 26 or 102-multiframe 13 to form a super frame (Super Frame) .

그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 각 데이터프레임의 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터, 예를 들어 음성데이터나 제어데이터의 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.In the above configuration, the base station 2 transmits to each terminal 1 a frame start signal for indicating the start time of the data frame and a time slot number to be used, and each terminal 1 transmits the frame start signal. By synchronizing data transmission / reception with the base station 2 on the basis of the following, and transmitting and receiving various data, for example, voice data or control data, with the base station 2 through the allocated time slot period of each data frame. It is intended to provide a call function to the user.

제3도는 기지국(2)과 단말기(1)간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터구성도로서, 제3도에서 (a)는 기지국(2)으로부터 단말기(1)로 송신도는 데이터프레임과 단말기(1)로부터 기지국(2)으로 송신되는 데이터프레임의 관계를 나타낸 것이고, (b)와 (c)는 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 26-멀티프레임 형태의 채널조합을 나타낸 것으로, (b)는 하나의 타임슬롯을 하나의 단말기가 사용하는 경우를 나타내고 (c)는 하나의 타임슬롯을 2개의 단말기가 공유하여 사용하는 경우를 나타낸 것이다.FIG. 3 is a data configuration diagram showing a 26-multiframe configuration of a traffic channel for transmitting and receiving voice data between the base station 2 and the terminal 1. In FIG. 1) shows the relationship between the data frame and the data frame transmitted from the terminal 1 to the base station 2, and (b) and (c) are received through the timeslot assigned to itself in a specific terminal (B) shows a case in which one terminal uses one timeslot, and (c) shows one time slot in two terminals. The case of sharing is shown.

제3도(a)에 나타낸 바와같이 개인통신 시스템에 있어서는 다운링크와 업링크는 90MHz의 주파수차이를 갖도록 되어 있고, 업링크는 다운링크에 대해 3개의 타임슬롯이 시프트(Shift)된 타임슬롯으로 그 사용 타임슬롯이 자동으로 설정되도록 되어 있다.As shown in FIG. 3 (a), in the personal communication system, the downlink and the uplink have a frequency difference of 90 MHz, and the uplink is a time slot in which three timeslots are shifted with respect to the downlink. The usage timeslot is set automatically.

즉, GSM규격에 의하면, 단말기(1)는 기지국 제어기(3)에 의해 다운링크에 대한 주파수와 그 타임슬롯번호를 할당받게 되면 다운링크 주파수에 대해 90MHz 낮은 주파수와 3타임슬롯 지연된 타임슬롯으로 업링크에 대한 주파수 및 타임슬롯을 설정하도록 되어 있다.That is, according to the GSM standard, when the terminal 1 is assigned a frequency for the downlink and its timeslot number by the base station controller 3, the terminal 1 is upgraded to a time slot delayed by 90 MHz for the downlink frequency and a time slot delayed by 3 timeslots. It is intended to set the frequency and timeslot for the link.

그리고, 제3도(b)에 나타낸 바와 같이 트래픽채널(T)을 12개의 타임슬롯, 즉 12개의 프레임을 통해 송신한 후에는 단말기(1)와 기지국(2)이 송수신거리에 따른 타이밍조정을 위한 저속결합제어채널(A : Slow Associateed Control Channel)을 송신하고, 이어 다시 12개의 음성채널을 송신한 후에는 아이들(Idle)을 위한 타임슬롯을 배정하게 된다.As shown in FIG. 3 (b), after transmitting the traffic channel T through 12 timeslots, i.e., 12 frames, the terminal 1 and the base station 2 adjust timing according to the transmission / reception distance. After transmitting the Slow Associateed Control Channel (A), and then transmitting 12 voice channels, a time slot for the idle is allocated.

또한, 제3도(c)와 같이 하나의 타임슬롯을 2개의 단말기에서 공유하여 사용하는 경우, 즉 하프레이트(Half Rate)방식의 경우에는 12개의 트래픽채널(T, t)을 송신한 후 제1 단말기에 대한 저속결합제어채널(a)을 송신하고, 이어 다시 12개의 트래픽채널(T, t)을 송신한 후에 제2 단말기에 대한 저속결합제어채널(a)을 송신하게 된다.In addition, as shown in FIG. 3 (c), when one time slot is shared and used by two terminals, that is, in the case of a half rate method, 12 traffic channels T and t are transmitted. The low speed combined control channel (a) for one terminal is transmitted, and then the twelve traffic channels (T, t) are transmitted again, followed by the low speed combined control channel (a) for the second terminal.

한편, 제4도는 기지국(2)과 단말기(1)간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 것으로, 이는 제3도(b) 및 (c)와 같이 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 것이다.On the other hand, Figure 4 shows the configuration of the 51-multiframe of the control channel for transmitting and receiving control data between the base station 2 and the terminal 1, which is shown in Figure 3 (b) and (c) It shows the result of collecting the data received through the timeslot assigned to it.

또한, 제4도에서 참조부호 F는 단말기의 주파수수정을 위한 주파수수정채널(FCCH)이고, S는 단말기에서 기지국과의 프레임동기를 맞추도록 하기 위한 동기채널(SCH), B는 단말기에 대해 기지국의 각종 상태나 주위 기지국의 정보 등과 같이 단말기가 기지국에 대해 접속을 하기 위한 각종 데이터를 송출하기 위한 방송제어채널(BCCH), C는 단말기로 부터의 발신요구에 대한 응답을 위한 억세스허용채널(AGCH)이나 단말기에 대한 호출신호를 송출하기 위한 호출채널(PCH) 또는 핸드오버기능을 위한 고속결합제어채널(FACCH)등과 같은 각종 제어데이터를 송수신하기 위한 공통제어채널(CCCH), R은 단말기가 기지국에 대해 발신을 요구하거나 기지국으로부터의 호출신호에 응답하기 위한 임의접속채널(RACH), D0∼D7은 단말기를 등록하기 위해 인증처리를 진행하거나 호설정과 관련된 각종 제어데이터를 송수신하기 위한 독립제어채널(SDCCH), A0∼A7은 단말기가 기지국에 대해 접속처리를 진행하거나 또는 다른 단말기와의 통화중에 송수신되는 신호의 강도나 그 타이밍 어드밴스의 값을 송수신하기 위한 저속결합제어채널(SACCH)로서, 개인통신시스템에 있어서는 상기한 각종 제어채널을 제4도에 나타낸 바와 같이 결합함으로써 필요한 각종 제어데이터를 송수신하도록 되어 있다.In FIG. 4, reference numeral F denotes a frequency correction channel (FCCH) for frequency correction of the terminal, S denotes a synchronization channel (SCH) for the terminal to synchronize frame synchronization with the base station, and B denotes a base station for the terminal. A broadcast control channel (BCCH) for transmitting various data for a terminal to access a base station, such as various states of the base station and information of neighboring base stations, and C is an access permission channel (AGCH) for a response to an outgoing request from the terminal. Or CCCH for transmitting and receiving various control data such as a call channel (PCH) for transmitting a call signal to a terminal or a fast combined control channel (FACCH) for a handover function. A random access channel (RACH) for requesting an outgoing call or for responding to a call signal from a base station, D0 to D7 performs authentication or recommendation to register a terminal. Independent control channels (SDCCH), A0 to A7, for transmitting and receiving various control data related to the wireless communication, transmit and receive the signal strength and timing advance value of the signal transmitted / received by the terminal to the base station or during a call with another terminal. As a low speed coupled control channel (SACCH), in the personal communication system, various control data necessary for transmission and reception are transmitted and received by combining the various control channels as shown in FIG.

따라서, 상술한 개인통신용 단말기에 있어서는 상기한 각종 트래픽채널이나 제어채널을 통한 데이터를 송수신하기 위한 타이밍신호를 생성하는 것이 필요하게 된다.Therefore, in the above-described personal communication terminal, it is necessary to generate a timing signal for transmitting and receiving data through the various traffic channels and control channels.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 단말기에서 기지국으로 독립제어채널(SDCCH)에 대한 제어데이터를 전송함에 있어서 기지국을 통해 할당받은 독립제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 독립제어채널에 대한 시프트 클록신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치를 제공함에 그 목적이 있다.Accordingly, the present invention was created in view of the above circumstances, and in transmitting control data for an independent control channel (SDCCH) from a terminal to a base station, an independent control channel number assigned through the base station and a 13 MHz reference generated by itself It is an object of the present invention to provide an independent control channel shift clock signal generator during uplink of a personal communication terminal capable of generating a shift clock signal for an independent control channel based on a clock.

상기한 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 독립제어채널 시프트 클록신호 발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 148비트신호를 생성하는 148비트신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호를 근거로 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호데이터를 출력하는 프레임번호 계수수단, 기지국을 통해 할당된 독립제어채널번호데이터를 저장하는 래치수단, 상기 래치수단으로부터의 출력신호를 근거로 소정의 기준데이터를 생성하는 기준데이터출력수단, 상기 래치수단으로부터의 출력신호를 근거로 소정의 기준데이터를 생성하는 기준데이터출력수단, 상기 프레임번호 계수수단에 의해 계수된 프레임번호데이터와 상기 기준데이터출력수단에 의해 설정된 기준데이터를 비교하고, 양 데이터 값이 일치하는 기간의 출력신호와 상기 0-타임슬롯 148비트신호 발생부의 출력신호를 근거로 독립제어채널에 대한 시프트 클록신호를 출력하는 출력수단을 포함하여 구성된 것을 특징으로 한다.The independent control channel shift clock signal generator of a personal communication terminal according to the present invention for realizing the above object has a length of 48 clocks and a time slot of 156.25 bits, based on a clock of 13 MHz. A personal communication system configured to include: clock generating means for generating a reference clock of 13 MHz, bit synchronous signal generating means for generating a bit synchronous signal based on the reference clock and a frame start signal, and the bit synchronous signal and a reference; Time slot synchronous signal generating means for generating a time slot synchronous signal based on a clock, 148 bit signal generating means for generating a 148 bit signal based on the bit synchronous signal and a reference clock, and counting the time slot synchronous signal to present A time slot number counting means for outputting a time slot number, and a time slot number counted by the time slot number counting means; A time slot strobe signal generating means for outputting a strobe signal corresponding to a first time slot, a frame synchronous signal generating means for outputting a frame synchronous signal based on the time slot number outputted from the time slot number counting means, and the frame sync Frame number counting means for counting the frame synchronization signal output from the signal generating means and outputting frame number data, latch means for storing the independent control channel number data allocated through the base station, and predetermined based on the output signal from the latching means. Reference data output means for generating reference data of the reference data; reference data output means for generating predetermined reference data based on an output signal from the latch means; frame number data counted by the frame number counting means and the reference data output. Compare the reference data set by the means, And output means for outputting a shift clock signal for an independent control channel based on an output signal of a period in which both data values coincide with the output signal of the 0-time slot 148 bit signal generator.

즉, 상기한 구성에 의하면, 단말기에서 기지국으로 독립제어채널에 대한 제어데이터를 전송함에 있어서 기지국을 통해 할당된 독립제어채널번호와 13MHz의 기준클록을 근거로 독립제어채널에 대한 시프트 클록신호를 생성할 수 있게 된다.That is, according to the above configuration, in transmitting the control data for the independent control channel from the terminal to the base station, the shift clock signal for the independent control channel is generated based on the independent control channel number assigned through the base station and a reference clock of 13 MHz. You can do it.

제5도는 본 발명의 1실시예에 따른 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치의 구성을 나타낸 회로 구성도로서, 제5도(a)에서 참조번호 10은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1 카운터(C1)와 이 제1 카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2 카운터(C2), 상기 제1 카운터(C1)의 반전출력과 상기 제2 카운터(C2의 제1 및 제2 출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 한편, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(10)의 리셋트신호로서 사용되도록 되어 있다.FIG. 5 is a circuit diagram showing the configuration of an independent control channel shift clock signal generator in the uplink of a personal communication terminal according to an embodiment of the present invention. In FIG. (Not shown) is a bit synchronous signal generator that counts a reference clock of 13 MHz and outputs a clock signal when the count reaches 48, which is a first counter C1 of 4-bit output that counts a reference clock of 13 MHz. And a second counter C2 of 4-bit output that receives the most significant bit output of the first counter C1, counts it, an inverted output of the first counter C1, and first and second counters C2. And a NAND gate NAND1 for outputting a low level signal when the second output is applied and all of the input signals become high level, and an inverter IV5 for inverting and outputting the output of the NAND gate NAND1. Meanwhile, the above mentioned The output of the drain NAND1 is used as a reset signal of the bit synchronization signal generator 10.

즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13MHz의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(10)는 13MHz의 기준클록을 제1 및 제2 카운터(C1,C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1 카운터(C1)의 출력이 0이고 제2 카운터(C2)의 출력이 11이 되어 제1 및 제2 카운터(C1,C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.That is, as described above, according to the GSM standard, the terminal is synchronized with a 13 MHz clock signal so that 1 bit has a size of 48 clocks. The bit synchronous signal generator 10 may generate a 13 MHz reference clock. When the counter counts to the second counters C1 and C2 and the count value reaches 48, that is, the output of the first counter C1 is 0 and the output of the second counter C2 is 11, so that the first and second counters ( When the output of C1, C2 is 0011 0000 as a whole, the clock signal indicating the bit synchronization signal is outputted.

그리고, 상기 낸드게이트(NAND1)의 출력은 후술할 리셋트부(40)의 앤드게이트(AND2, AND3)를 통해 상기 제1 및 제2 카운터(C1, C2)의 클리어 입력단(CLR)으로 인가됨으로써 그 제1 및 제2 카운터(C1, C2)를 리셋트시키게 된다.In addition, the output of the NAND gate NAND1 is applied to the clear input terminal CLR of the first and second counters C1 and C2 through the AND gates AND2 and AND3 of the reset unit 40 to be described later. The first and second counters C1 and C2 are reset.

이어, 참조번호 20은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(10)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(21)와, 이 156비트 계수부(21)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(22)를 포함하여 구성되어 있다.Next, reference numeral 20 denotes a time slot synchronization signal generator that generates a time slot synchronization signal based on the bit synchronization signal output from the bit synchronization signal generator 10 and a reference clock of 13 MHz, which generates the bit synchronization signal. A 156 bit counting unit 21 for counting the bit synchronization signal outputted from the unit 10 and outputting a clock signal when the count value is 156, and when the output of the 156 bit counting unit 21 becomes high level, And a 12 clock counting unit 22 for counting a reference clock of 13 MHz and outputting a clock signal as a time slot synchronizing signal when the count is 12.

여기서, 상기 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제24비트 출력 카운터(C3, C4)와, 이 제1 및 제2 카운터(C3, C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.Here, the 156 bit counter 21 is similar to the bit sync signal generator 10 described above, and the first and twenty-four bit output counters C3 and C4 of the serial connection for counting the bit sync signal, and the first And when the outputs of the second counters C3 and C4 become 1001 1100, that is, 156, the NAND gate NAND2 whose output level becomes low level and the inverter which inverts the outputs of the NAND gate NAND2 and outputs it. It consists of (IV10).

또한, 상기 12클록 계수부(22)는 상기 156비트 계수부(21)의 출력과 이후에 설명할 낸드게이트(NAND3)로부터의 출력신호를 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터의 출력신호가 하이레벨이 되면 상기 13Mhz의 기준클록을 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(21)를 구성하는 제1 및 제2 카운터(C3, C4), 이후에 설명할 148비트신호 발생부(30)를 구성하는 제1 및 제2 카운터(C6, C7) 클리어 신호로서 사용되도록 되어 있다.In addition, the 12 clock counting unit 22 performs an AND gate AND1 for ANDing the output signal of the 156 bit counting unit 21 and the output signal from the NAND gate NAND3, which will be described later, and the AND gate AND1. 4-bit output counter C5 that counts the reference clock of 13 MHz when the output signal from the high level is high level, and NAND gate that outputs a low level signal when the output of this counter C5 reaches 1100, that is, 12 (NAND3). ) And an inverter IV13 for inverting and outputting the output of the NAND gate NAND3. In addition, the output of the NAND gate NAND3 may include the first and second counters C3 and C4 constituting the counter C5 and the 156 bit counter 21, and a 148 bit signal generator hereinafter to be described. The first and second counters C6 and C7 constituting 30 are used as clear signals.

한편, 참조번호 30은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호를 근거로 각 프레임의 148비트신호를 출력하는 148비트신호 발생부로서, 이는 상기 156비트 계수부(21)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제24비트 출력 카운터(C6, C7)와, 이 제1 및 제2 카운터(C6, C7)의 출력이 전체로 1001 0100, 즉 148이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND4), 이 낸드게이트(NAND4)의 출력신호를 반전시켜서 출력하는 인버터(IV19), D-입력단이 전원전압(Vcc)에 결합되고 상기 인버터(IV19)로부터의 출력신호가 클록입력단(CK)에 결합됨으로써 이 인버터(IV19)의 출력신호에 따라 그 반전출력신호를 출력하는 D-플립플롭(F4) 및, 이 D-플립플롭(F4)으로부터의 출력신호와 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호를 논리곱하는 앤드게이트(AND5)를 포함하여 구성되어 있다.On the other hand, reference numeral 30 is a 148-bit signal generator for outputting a 148-bit signal of each frame based on the bit synchronous signal output from the bit synchronous signal generator 10, which is the same as the 156-bit counter 21. Similarly, when the outputs of the first and twenty-fourth bit output counters C6 and C7 and the first and second counters C6 and C7 of the serial connection for counting the bit synchronization signal are 1001 0100, that is, 148 as a whole, The NAND gate NAND4 at which the output level becomes a low level, the inverter IV19 for inverting and outputting the output signal of the NAND gate NAND4, and the D-input terminal are coupled to the power supply voltage Vcc, and from the inverter IV19. Is coupled to the clock input terminal CK to output the inverted output signal according to the output signal of the inverter IV19 and the output signal from the D-flip flop F4. And the bit synchronization signal output from the bit synchronization signal generator 10 It is comprised including the AND gate AND5 to multiply.

그리고, 참조번호 40은 리셋트부로서, 이는 상기 비트동기신호 발생부(10)의 낸드게이트(NAND1) 출력과 상기 12클록 계수부(22)의 낸드게이트(NAND3) 출력을 논리곱하는 제1 앤드게이트(AND2)와, 프레임 개시신호와 이후에 설명할 51-멀티프레임 동기신호를 논리곱하는 제2 앤드게이트(AND4), 상기 제1 앤드게이트(AND2)의 출력과 상기 제2 앤드게이트(AND4)의 출력을 논리곱하는 제3 앤드게이트(AND3)를 포함하여 구성되고, 이 제3 앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(10)를 구성하는 제1 및 제2 카운터(C1, C2)의 클리어 신호로서 입력되도록 되어 있다.Further, reference numeral 40 denotes a reset unit, which is a first AND that logically multiplies the NAND1 output of the bit synchronization signal generator 10 and the NAND3 output of the 12 clock counter 22. A second AND gate AND4 that logically multiplies a gate AND2, a frame start signal, and a 51-multiframe synchronization signal, which will be described later, an output of the first AND gate AND2, and the second AND gate AND4. And a third AND gate AND3 that ANDs the output of the first AND gate AND3, and the outputs of the third AND gate AND3 are configured to include the first and second counters C1, It is input as a clear signal of C2).

한편, 제5도(a)에서 참조번호 50은 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 클록신호를 계수하는 카운터(C8)를 구비하여 구성되어 있다. 그리고, 이 카운터(C8)는 최상위비트 출력단(QA4)의 출력값이 인버터(IV20)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수한 후, 그 계수치가 8이 될 때, 즉 출력단(QA4∼QA1)이 1000이 될 때 클리어되어 다시 계수동작을 실행하도록 되어 있다.In FIG. 5A, reference numeral 50 denotes a time slot number generator for generating a time slot number by counting a time slot synchronization signal output from the time slot synchronization signal generator 20, which is the time slot. And a counter C8 for counting clock signals outputted from the synchronization signal generator 20. The counter C8 counts the timeslot numbers from 0 to 7 (0 to 111) by outputting the output value of the most significant bit output terminal QA4 to the clear input terminal CLR through the inverter IV20. When the count value reaches 8, that is, when the output terminals QA4 to QA1 reach 1000, the counting operation is cleared again.

또한, 참조번호 60은 타임슬롯 스트로브신호 발생부로서, 이는 상기 타임슬롯번호 생성부(40)에서 출력되는 타임슬롯번호가 '0' 즉, 각 프레임의 1번째 타임슬롯(이하, 0-타임슬롯이라 칭함)에서 하이레벨의 비교신호를 출력하는 제1 비교기(CP1), 상기 타임슬롯번호 생성부(40)에서 계수된 타임슬롯번호가 '1' 즉, 2번째 타임슬롯에서 하이레벨의 비교신호를 출력하는 제2 비교기(CP2), 그리고 상기 제1 및 제2 비교기(CP1, CP2)의 출력을 반전시켜 출력하는 인버터(IV21, IV22) 및, 이 인버터(IV21, IV22)를 통해 입력되는 상기 제1 및 제2 비교기(CP1, CP2)로 부터의 출력신호에 따라 프리셋트(PRESET) 및 클리어(CLEAR)되어 각 프레임의 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 D-플립플롭(F1)을 포함하여 구성되어 있다.In addition, reference numeral 60 denotes a timeslot strobe signal generator, which means that the timeslot number outputted from the timeslot number generator 40 is '0', that is, the first timeslot (hereinafter, 0-timeslot) of each frame. The first comparator CP1 for outputting a high level comparison signal from the time slot number generator 40, and the time slot number counted by the time slot number generation unit 40 is '1', that is, the high level comparison signal in the second time slot. The second comparator CP2 for outputting the inverter, and the inverters IV21 and IV22 for inverting and outputting the outputs of the first and second comparators CP1 and CP2, and the inputs received through the inverters IV21 and IV22. D-flip-flop F1 preset and cleared according to the output signals from the first and second comparators CP1 and CP2 to output a strobe signal corresponding to the first timeslot of each frame. ) Is configured to include.

한편, 제5도(b)에서, 참조번호 70은 상기 타임슬롯번호 생성부(50)로부터의 출력값(QA4∼QA1)이 8이 될 때마다 소정의 클록신호를 출력하는 프레임동기신호 생성부로서, 이는 상기 타임슬롯번호 생성부(50)에 구비된 카운터(C8)의 하위 3비트 출력(QA1∼QA3)에 각각 접속된 인버터(IV23∼IV25)와, 이 인버터(IV23∼IV25)의 출력값과 상기 카운터(C8)의 출력단(QA4)으로부터 출력되는 출력값을 입력으로 하는 낸드게이트(NAND5) 및, 이 낸드게이트(NAND5)의 출력값을 반전시켜 출력하는 인버터(IV26)를 구비하여 구성되어 있다.On the other hand, in Fig. 5B, reference numeral 70 denotes a frame synchronous signal generator for outputting a predetermined clock signal whenever the output values QA4 to QA1 from the time slot number generator 50 become eight. And the inverters IV23 to IV25 connected to the lower 3 bit outputs QA1 to QA3 of the counter C8 provided in the time slot number generator 50, and the output values of the inverters IV23 to IV25. And a NAND gate NAND5 for inputting an output value output from the output terminal QA4 of the counter C8, and an inverter IV26 for inverting and outputting the output value of the NAND gate NAND5.

즉, 상기 프레임동기신호 생성부(70)는 상기 타임슬롯번호 생성부(50)로부터 1000, 즉 8이 입력될 때마다 소정의 펄스폭을 갖는 클록신호를 출력하게 된다. 또한, 상기 펄스폭은 상기 타임슬롯번호 생성부(50)의 인버터(IV20)에 의한 신호지연시간에 의해 설정되게 된다.That is, the frame synchronization signal generation unit 70 outputs a clock signal having a predetermined pulse width whenever 1000, that is, 8 is input from the time slot number generation unit 50. In addition, the pulse width is set by the signal delay time by the inverter IV20 of the time slot number generator 50.

또한, 참조번호 80은 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호를 계수하여 프레임번호를 생성하는 프레임번호 계수부로서, 이는 상기 프레임동기신호 생성부(70)에서 출력되는 클록신호를 계수하는 직렬접속의 카운터(C9, C10)를 구비하여 구성되어 있다.Also, reference numeral 80 denotes a frame number counting unit for generating a frame number by counting the frame synchronizing signal output from the frame synchronizing signal generating unit 70, which is a clock signal output from the frame synchronizing signal generating unit 70. It is comprised by the counter C9 and C10 of the serial connection which counts.

또한, 참조부호 CP3은 데이터입력단(P0∼P7)을 통해 입력되는 데이터값, 즉 상기 프레임번호 계수부(80)의 카운터(C9, C10)로부터 입력되는 프레임번호 데이터와 데이터입력단(Q0∼Q7)으로 입력되는 기준 데이터값을 비교하여 양 데이터값이 일치하는 경우에는 하이레벨의 신호를 출력하는 비교기로서, 여기서 이 비교기(CP3)의 기준 데이터값은 Q7∼Q0이 0011 0011, 즉 51으로 설정되어 있다.In addition, reference numeral CP3 denotes a data value input through data input terminals P0 to P7, that is, frame number data and data input terminals Q0 to Q7 input from counters C9 and C10 of the frame number counting unit 80. Is a comparator that outputs a high level signal when both data values coincide with each other and the reference data values of the comparator CP3 are set to 0011 0011, i.e., Q7 to Q0. have.

그리고, 상기 비교기(CP3)의 출력은 이후에 설명할 클록신호 출력부(90)로 인가됨과 더불어, 인버터(IV27)를 통해 상기 프레임번호 계수부(80)를 구성하는 카운터(C9, C10)의 클리어 입력단(CLR)으로 인가되게되는 바, 이에 따라 상기 카운터(C9, C10)는 상기 비교기(CP3)로부터 하이레벨의 비교신호가 출력되게 되면 그와 동시에 클리어되게 된다.In addition, the output of the comparator CP3 is applied to the clock signal output unit 90 to be described later, and the counters C9 and C10 constituting the frame number counting unit 80 through the inverter IV27. Since the counters C9 and C10 are applied to the clear input terminal CLR, when the high level comparison signal is output from the comparator CP3, the counters C9 and C10 are cleared at the same time.

또한, 참조번호 90은 상기 비교기(CP3)로부터 하이레벨신호가 출력되면 그 신호의 상승엣지(Rising Edge)에서 로우레벨의 클록신호를 출력하는 클록신호 출력부로서, 이는 상기 비교기(CP3)의 출력신호가 클록 입력단(CLK)에 결합되고 D입력단이 전원전압(Vcc)에 결합된 D-플립플롭(F2)을 구비하여 구성되고, 이 D-플립플롭(F2)은 그 출력()과 외부로부터이 리셋트신호()가 앤드게이트(AND4)를 통해 인가되어 클리어되도록 되어 있다.Also, reference numeral 90 denotes a clock signal output unit for outputting a low level clock signal at a rising edge of the signal when the high level signal is output from the comparator CP3, which is an output of the comparator CP3. The signal is coupled to the clock input terminal CLK and the D input terminal is configured with a D-flip flop F2 coupled to the power supply voltage Vcc, and this D-flip flop F2 has its output ( ) And external reset signal ( ) Is applied through the AND gate AND4 to be cleared.

또한, 참조번호 100은 기지국을 통해 할당받은 독립제어채널번호와 상기 프레임번호 계수부(80)로부터 출력되는 프레임번호를 근거로 독립제어채널에 대한 시프트 클록신호를 발생하는 독립제어채널 시프트 클록신호 발생부로서, 이는 도시되지 않은 마이크로 프로세서로부터 기록제어신호(I/O WR)가 입력되면(상승 엣지) 데이터버스를 통해 입력되는 독립제어채널번호데이터를 래치(Latch)하는 래치회로(LA)와, 이 래치회로(LA)로부터 출력되는 설정된 독립제어채널번호데이터를 근거로 전원전압(Vcc)에 연결된 각 데이터입력단(1A∼4A, 1B∼4B)의 데이터를 선별적으로 출력하기 위한 제1 내지 제4 멀티플렉서(MUX∼MUX4), 이 제1 내지 제4 멀티플렉서(MUX1∼MUX4)의 출력단에 연결된 데이터입력단(1A∼4A, 1B∼4B)의 데이터를 선별적으로 출력하기 위한 제5 및 제6 멀티플렉서(MUX5, MUX6), 이 제5 및 제6 멀티플렉서(MUX5, MUX6)의 출력데이터에 각각 0, 1, 2, 3을 가산하여 출력하는 가산기(ADD1∼ADD8), 이 가산기(ADD1∼ADD8)로부터의 출력신호를 기준데이터로 하여 상기 프레임번호 계수부(80)로부터 입력되는 프레임번호를 비교한 다음 양 데이터가 일치하게 되면 하이레벨의 신호를 출력하는 비교기(CP4∼CP7), 이 비교기(CP4∼CP7)로부터 출력되는 신호를 논리합하는 오아게이트(OR1∼OR3), 상기 148비트신호 발생부(30)로부터 출력되는 148비트신호와 타임슬롯 스트로브신호 발생부(60)로부터 출력되는 0-타임슬롯 스트로브신호를 논리곱하는 앤드게이트(AND7), 이 앤드게이트(AND7)의 출력신호와 상기 오아게이트(OR1∼OR3)로부터 입력되는 신호를 논리곱하는 앤드게이트(AND8)를 포함하여 구성되어 있다.In addition, reference numeral 100 denotes an independent control channel shift clock signal generation that generates a shift clock signal for the independent control channel based on the independent control channel number assigned through the base station and the frame number output from the frame number counting unit 80. In other words, it is a latch circuit LA for latching independent control channel number data input via a data bus when a write control signal I / O WR is input (rising edge) from a microprocessor (not shown); First through fifth for selectively outputting data of each of the data input terminals 1A to 4A and 1B to 4B connected to the power supply voltage Vcc based on the set independent control channel number data output from the latch circuit LA. Fourth and sixth multiplexes for selectively outputting data of the four multiplexers MUX to MUX4 and the data input terminals 1A to 4A and 1B to 4B connected to the output terminals of the first to fourth multiplexers MUX1 to MUX4. Adders ADD1 to ADD8 for adding 0, 1, 2, and 3 to the output data of the MUX5 and MUX6, the fifth and sixth multiplexers MUX5 and MUX6, respectively, and the adders ADD1 to ADD8. The comparator (CP4 to CP7) for comparing the frame number input from the frame number counting unit 80 with the output signal from the frame number as reference data and then outputting a high level signal when both data match. O-gates OR1 to OR3 for ORing the signals output from ˜CP7), 148-bit signals output from the 148-bit signal generator 30 and 0-time slots output from the time slot strobe signal generator 60 An AND gate AND7 for ANDing the strobe signal, and an AND gate AND8 for ANDing the output signal of the AND gate AND7 and the signal input from the OR gates OR1 to OR3 are included.

이어, 상기한 구성으로 된 장치의 동작을 제6도 내지 제10도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.Next, the operation of the apparatus having the above-described configuration will be described in more detail using the timing chart shown in FIGS. 6 to 10.

제2도에 나타낸 바와같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13MHz의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.As shown in FIG. 2, in a personal communication system, one time slot is composed of 156.25 bits, and each bit has 48 clock periods based on a 13 MHz clock.

따라서, 제5도에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성하게 된다.Therefore, in the apparatus shown in FIG. 5, first, a clock of 13 MHz is counted to generate a synchronization signal according to each bit, 156 of these synchronization signals are counted, and then an additional 12 reference clocks are counted to generate a time slot synchronization signal. Will generate

그리고, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 생성한 후 그 타임슬롯번호가 8이 될 때마다, 8개의 타임슬롯으로 구성되는 데이터 프레임에 대한 동기신호를 출력하게 되고, 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치회로(LA)를 통해 래치시켜 출력할 수 있게 된다.After generating the current timeslot number by counting the timeslot synchronization signal, whenever the timeslot number is 8, a synchronization signal for a data frame consisting of eight timeslots is outputted. After generating the frame number by counting the sync signal, the latch signal can be latched and output through the latch circuit LA.

즉, 제6도(b)에 나타낸 바와같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(10)의 제1 및 제2 카운터(C1, C2)가 클리어 된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(10)의 제1 및 제2 카운터(C1, C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1∼QA4, QB1∼QB4)를 통해 출력하게 된다.That is, as shown in FIG. 6 (b), after the frame start signal drops to the low level and the first and second counters C1 and C2 of the bit synchronization signal generator 10 are cleared, the frame start signal Is raised to the high level again, the first and second counters C1 and C2 of the bit synchronization signal generator 10 perform the counting operation, and the count values corresponding thereto are output stages QA1 to QA4 and QB1 to QB4. Will output via

그리고, 이때 상기 제1 카운터(C1)의 출력단(QA∼QA4)은 인버터(IV1∼IV4)를 통해서, 제2 카운터(C2)의 출력단(QB1, QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1 카운터(C1)의 출력(QA1∼QA4)이 모두 0이고 제2 카운터(C2)의 출력(QB1,QB2)이 11일 때, 즉 제1 및 제2 카운터(C1, C2)에 의한 출력값(QB4, QB3, QB2, QB1, QA4, QA3, QA2, QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.At this time, the output terminals QA to QA4 of the first counter C1 are connected to the NAND gate NAND1 directly through the inverters IV1 to IV4, and the output terminals QB1 and QB2 of the second counter C2 are directly connected. Therefore, the NAND gate NAND1 is thus configured when the outputs QA1 to QA4 of the first counter C1 are all 0 and the outputs QB1 and QB2 of the second counter C2 are 11, that is, When the output values QB4, QB3, QB2, QB1, QA4, QA3, QA2 and QA1 by the first and second counters C1 and C2 become 0011 0000, that is, 48, the low level signal is output.

또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(30)의 제1 및 제3 앤드게이트(AND2, AND3)를 통해서 상기 제1 및 제2 카운터(C1, C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2 카운터(C1, C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는 바, 이에 따라 상기 비트동기신호 발생부(10)에서는 제6도(c)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.In addition, the output of the NAND gate NAND1 is the clear input terminal CLR of the first and second counters C1 and C2 through the first and third AND gates AND2 and AND3 of the reset unit 30. It is applied to reset the first and second counters (C1, C2) and is output through the inverter IV5, so that the bit synchronization signal generator 10 in FIG. The bit synchronization signal corresponding to each bit signal as shown in FIG.

한편, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 타임슬롯동기신호 발생부(20)의 156비트 계수부(21)에 의해 계수되게 되는 바, 이 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2 카운터(C3, C4)를 이용하여 계수하게 된다.On the other hand, the clock signal output from the bit sync signal generator 10 is counted by the 156 bit counter 21 of the time slot synchronous signal generator 20, and the 156 bit counter 21 Like the bit synchronization signal generator 10 described above, the input clock signal is counted using the first and second counters C3 and C4 connected in series.

그리고, 상기 제1 및 제2 계수부(C3, C4)의 출력단(QA1, QA2, QB2, QB3)이 인버터(IV6∼IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제1 및 제2 카운터(C3, C4)의 출력(QB4∼QB1, QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.The output terminals QA1, QA2, QB2 and QB3 of the first and second counters C3 and C4 are coupled to the NAND gate NAND2 through the inverters IV6 to IV9. The gate NAND2 is at a low level when the outputs QB4 to QB1 and QA4 to QA1 of the first and second counters C3 and C4 become 1001 1100, that is, 156.

즉, 상기 156비트 계수부(21)는 제6도(d)에 나타낸 바와같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.That is, the 156 bit counter 21 outputs a high level signal when the bit synchronization signal is input 156 times as shown in FIG.

이어, 12클록 계수부(22)는 상기 156비트 계수부(21)로부터의 출력이 하이레벨이 되어 클리어단(CLR)으로 인가되는 클리어신호가 하이레벨로 되게 되면 카운터(C5)가 클록입력단(CLK)으로 입력되는 13MHz의 클록신호를 계수하게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도(e)에 나타낸 바와같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.Subsequently, when the output from the 156 bit counter 21 becomes high level and the clear signal applied to the clear terminal CLR becomes high level, the 12 clock counter 22 receives a counter input clock ( The clock signal of 13 MHz inputted to CLK) is counted. When the count value of this counter C5 is 12, that is, the outputs QA4 to QA1 are 1100, the output of the NAND gate NAND3 is low. By the level, the synchronization signal corresponding to the time slot section is output from the inverter IV13 as shown in FIG.

그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(30)의 제1 및 제3 앤드게이트(AND2, AND3)를 통해 비트동기신호 발생부(10)로 인가되어 그 제1 및 제2 카운터(C1, C2)를 클리어시킴과 더불어 156비트 계수부(21)의 제1 및 제2 카운터(C3, C4)와 12클록 계수부(22)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.In addition, the low level output of the NAND gate NAND3 is applied to the bit synchronization signal generator 10 through the first and third AND gates AND2 and AND3 of the reset unit 30. In addition to clearing the second counters C1 and C2, the first and second counters C3 and C4 of the 156 bit counter 21 and the counter C5 of the 12 clock counter 22 are cleared. Will be initialized.

즉, 상기 비트동기신호 발생부(10)와 타임슬롯동기신호 발생부(20)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기신호 발생부(20)에서는 제7도(b)에 나타낸 바와같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.That is, the bit sync signal generator 10 and the time slot sync signal generator 20 repeatedly execute the above-described operation to continuously generate and output a sync signal corresponding to the time slot. Therefore, the time slot synchronization signal generator 20 outputs a synchronization signal corresponding to each time slot as shown in FIG.

또한, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 148비트신호 발생부(30)에 의해 계수되게 되는 바, 이 148비트 발생부(30)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2 카운터(C6, C7)를 이용하여 계수하게 된다. 그리고, 상기 제1 및 제2 계수부(C6, C7)의 출력단(QA1, QA2, QB2, QB3)이 인버터(IV14∼IV18)를 통해서 낸드게이트(NAND4)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND4)는 상기 제1 및 제2 카운터(C6, C7)의 출력(QB4∼QB1, QA4∼QA1)이 1001 0100, 즉 148이 될 때 로우레벨로 되고, 인버터(IV19)를 통해 하이레벨로 변환되어 D-플립플롭(F4)의 클록입력단(CK)에 입력되게 됨으로써 제6도(f)에 나타낸 바와같이 148비트에 해당하는 구간에서 로우레벨의 신호가 나타나게 된다. 또한 이 신호는 제9도(c)에 나타낸 바와 같은 비트동기신호와 앤드게이트(AND5)를 통해 논리곱됨으로써 제9도(g)에 나타낸 바와같이 148번째 비트에 대한 비트동기신호를 제외한 신호가 출력되게 된다.In addition, the clock signal output from the bit sync signal generator 10 is counted by the 148-bit signal generator 30, and the 148-bit generator 30 is the above-described bit sync signal generator 10. ), The input clock signal is counted using the first and second counters C6 and C7 connected in series. The output terminals QA1, QA2, QB2 and QB3 of the first and second counters C6 and C7 are coupled to the NAND gate NAND4 through the inverters IV14 to IV18. The gate NAND4 goes low when the outputs QB4 to QB1 and QA4 to QA1 of the first and second counters C6 and C7 become 1001 0100, that is, 148, and is high level through the inverter IV19. As shown in FIG. 6 (f), a low level signal is displayed in a section corresponding to 148 bits, as shown in FIG. 6 (f), and is inputted to the clock input terminal CK of the D flip-flop F4. In addition, the signal is logically multiplied by the bit sync signal as shown in FIG. 9 (c) and the AND gate AND5, so that the signal except for the bit sync signal for the 148th bit as shown in FIG. Will be output.

한편, 제5도(a)에서 타임슬롯번호 생성부(50)는 카운터(C8)가 상기 타임슬롯동기신호 발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C8)는 최상위 출력단(QA4)의 출력신호가 클리어신호로서 사용되도록 되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한 후 출력단(QA4, QA3, QA2, QA1)이 1000이 될 때 클리어되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.Meanwhile, in FIG. 5A, the timeslot number generator 50 counts the timeslot synchronization signal output from the timeslot synchronous signal generator 20 to output the timeslot number data. At this time, the counter C8 outputs the time slot numbers of 1 to 7 (TS1 to TS7), that is, the time slot numbers of 001 to 111, because the output signal of the highest output terminal QA4 is used as the clear signal. After that, when the output terminals QA4, QA3, QA2 and QA1 become 1000, the output terminal QA4, QA3, QA2 and QA1 are cleared to output 0, that is, time slot number of TS0.

또한, 상기 타임슬롯번호 생성부(50)에서 출력되는 타임슬롯번호는 타임슬롯 스트로브신호 발생부(60)의 비교기(CP1, CP2)에서 자체의 기준데이터와 비교되게 되는 바, 제1 비교기(CP1)의 기준데이터 즉, '0'과 일치하게 되면 제7도(c)에 나타낸 바와같이 0-타임슬롯동기신호 발생부(20)로부터 1번째의 클록신호가 출력되는 시점에서 비교기(CP1)로부터의 하이레벨 출력에 의해 D-플립플롭(F1)이 프리셋트됨으로써 이 D-플립플롭(F1)의 출력(Q)이 하이레벨로 되게 되고, 이어 타임슬롯동기신호 발생부(20)에서 2번째 클록신호가 출력되어 타임슬롯번호 생성부(40)의 출력값이 '1'이 되면 비교기(CP2)로부터의 하이레벨 출력에 의해 D-플립플롭(F1)이 클리어됨으로써 D-플립플롭(F1)의 출력(Q)은 로우레벨로 강하되게 된다. 따라서, 타임슬롯 스트로브신호 발생부(50)에서는 각 프레임의 1번째 타임슬롯, 즉 0-타임슬롯에 대응하는 0-타임슬롯 스트로브신호가 출력되게 된다.In addition, the timeslot number output from the timeslot number generator 50 may be compared with its own reference data by the comparators CP1 and CP2 of the timeslot strobe signal generator 60. If the reference data, i.e., '0', is matched with '0', the comparator CP1 is output from the time point at which the first clock signal is output from the 0-time slot synchronization signal generator 20 as shown in FIG. The D-flip flop F1 is preset by the high level output of the D-flip flop F1, so that the output Q of the D-flip flop F1 is brought to a high level. When the clock signal is output and the output value of the timeslot number generator 40 becomes '1', the D-flip flop F1 is cleared by the high-level output from the comparator CP2, so that the D-flip flop F1 Output Q will drop to low level. Accordingly, the time slot strobe signal generation unit 50 outputs the first time slot of each frame, that is, the zero time slot strobe signal corresponding to the zero time slot.

한편, 제5도(b)에서 프레임동기신호 생성부(70)는 제5도(a)에서의 상기 타임슬롯번호 생성부(50)의 카운터(C8)의 출력이 1000, 즉 8이 될 때 낸드게이트(NAND5)의 출력이 로우레벨로 되면서 인버터(IV26)의 출력이 하이레벨로 되고, 이어 타임슬롯번호 생성부(40)의 인버터(IV20)에 의해 카운터(C8)가 클리어되어 카운터(C8)의 출력이 0이 되면, 인버터(IV26)의 출력이 다시 로우레벨로 됨으로써, 프레임동기신호 생성부(70)로부터는 제8도(b)에 나타낸 바와같이 데이터 프레임에 대응되는 동기신호가 출력되게 된다.Meanwhile, when the output of the counter C8 of the time slot number generator 50 in FIG. 5A is 1000, that is, the frame synchronization signal generator 70 in FIG. As the output of the NAND gate NAND5 becomes low level, the output of the inverter IV26 becomes high level, and then the counter C8 is cleared by the inverter IV20 of the time slot number generation unit 40 so that the counter C8 ), When the output of the inverter becomes 0, the output of the inverter IV26 goes back to the low level, so that the synchronization signal corresponding to the data frame is output from the frame synchronization signal generator 70 as shown in FIG. Will be.

이어, 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호는 프레임번호 계수부(80)에서 계수되고, 그 계수치가 카운터(C9, C10)의 출력단(QB4∼QB1, AQ4∼AQ1)을 통해 출력되어 비교기(CP3)의 데이터 입력단(P0∼P7)에 결합되게 된다.Subsequently, the frame synchronizing signal output from the frame synchronizing signal generating unit 70 is counted by the frame number counting unit 80, and the count value of the frame synchronizing signal generating unit 70 outputs the output terminals QB4 to QB1 and AQ4 to AQ1 of the counters C9 and C10. It is output through and coupled to the data input terminals P0 to P7 of the comparator CP3.

이어, 비교기(CP3)에서는 데이터 입력단(P0∼P7)으로 입력되는 상기 카운터(C9, C10)에 의한 계수치 데이터와 데이터 입력단(Q0∼Q7)으로 입력되는 기준 데이터를 비교하여 입력단(Q7∼Q0)으로 입력되는 데이터가 0011 0011이 되어 그 기준 데이터값과 동일하게 되면, 즉 상기 카운터(C9, C10)에 의한 계수치가 51이 되면 하이레벨의 신호를 출력하게 된다.Next, the comparator CP3 compares the count value data by the counters C9 and C10 input to the data input terminals P0 to P7 and the reference data input to the data input terminals Q0 to Q7 to compare the input terminals Q7 to Q0. When the data inputted to 0011 0011 becomes equal to the reference data value, that is, when the count value of the counters C9 and C10 is 51, a high level signal is output.

그리고, 상기 하이레벨의 신호는 인버터(IV27)를 통해 상기 카운터(C9, C10)의 클리어 입력단(CLR)으로 인가되어 그 카운터(C9, C10)를 클리어시킴과 더불어 클록신호 출력부(90)에 인가되게 된다.The high level signal is applied to the clear input terminal CLR of the counters C9 and C10 through the inverter IV27 to clear the counters C9 and C10 and to the clock signal output unit 90. To be authorized.

이어, 클록신호 출력부(90)에서는 상기 비교기(CP3)의 출력이 하이레벨이 되는 상승엣지에서 D-플립플롭(F2)의 반전출력()이 로우레벨이 되고, 이후 그 로우레벨 출력()에 의해 D-플립플롭(F2)이 클리어되어 출력()이 다시 하이레벨로 되게 됨으로써 제8도(c)에 나타낸 바와같이 51-멀티프레임에 대한 51-멀티프레임 동기신호를 출력하게 된다. 또한, 이때 이 51-멀티프레임 동기신호는 상술한 리셋트부(40)의 제2 앤드게이트(AND4)로 입력되게 됨으로써 비트동기신호 발생부(10)의 제1 및 제2 카운터(C1, C2)는 클리어되게 된다.Next, the clock signal output unit 90 inverts the output of the D-flip flop F2 at a rising edge at which the output of the comparator CP3 becomes a high level. ) Becomes the low level, and then the low level output ( D-flip flop (F2) is cleared by ) Becomes high level again, thereby outputting a 51-multiframe synchronization signal for 51-multiframe as shown in FIG. At this time, the 51-multi-frame synchronization signal is inputted to the second AND gate AND4 of the reset unit 40 described above, whereby the first and second counters C1 and C2 of the bit synchronization signal generator 10 are provided. ) Is cleared.

이어, 독립제어채널 시프트 클록신호 발생부(100)에서는 기지국을 통해 할당받은 독립제어채널번호데이터를 래치회로(LA)를 이용하여 래치하게 되고, 이 래치회로(LA)의 출력단(Q0, Q1) 중 제1 출력단(Q0)는 제1 내지 제4 멀티플렉서(MUX1∼MUX4)의 선택단자에 결합되어 있고 제2 출력단(Q1)는 제5 및 제6 멀티플렉서(MUX5, MUX6)의 선택단자에 결합되도록 되어 있다.Subsequently, the independent control channel shift clock signal generation unit 100 latches the independent control channel number data allocated through the base station using the latch circuit LA, and output terminals Q0 and Q1 of the latch circuit LA. The first output terminal Q0 is coupled to the selection terminals of the first to fourth multiplexers MUX1 to MUX4, and the second output terminal Q1 is coupled to the selection terminals of the fifth and sixth multiplexers MUX5 and MUX6. It is.

여기서, 예컨대 래치회로(LA)의 출력단(Q0, Q1)의 출력이 각각 0, 0이게 되면 제1 내지 제4 멀티플렉서(MUX1∼MUX4)의 출력데이터는 각각 101, 10, 1111, 10이 되게 되고, 이 데이터는 해당 가산기(ADD1∼ADD8)을 통해 각각 0, 1, 2, 3이 가산된 다음 비교기(CP4∼CP7)의 각 데이터입력단(Q0∼Q5)으로 입력되게 된다. 이어, 이 비교기(CP4∼CP7)는 상기 프레임번호 계수부(80)로부터 입력되는 프레임번호 데이터와 상기 가산기(ADD1∼ADD8)를 통해 입력되는 데이터를 비교하여 양 데이터가 일치하게 되면 하이신호를 출력하게 되고, 이 출력신호는 오아게이트(OR1∼OR3)를 통해 논리합되어 제9도(b)에 나타낸 바와같이 해당 프레임에 대한 스트로브신호를 출력하게 된다.For example, when the outputs of the output terminals Q0 and Q1 of the latch circuit LA become 0 and 0, respectively, the output data of the first to fourth multiplexers MUX1 to MUX4 become 101, 10, 1111, and 10, respectively. This data is added to each of the data input terminals Q0 to Q5 of the comparators CP4 to CP7 by adding 0, 1, 2, and 3 respectively through the corresponding adders ADD1 to ADD8. Subsequently, the comparators CP4 to CP7 compare the frame number data input from the frame number counting unit 80 with the data input through the adders ADD1 to ADD8 and output a high signal when both data match. This output signal is then ORed through the OR gates OR1 to OR3 to output the strobe signal for the corresponding frame as shown in FIG.

한편, 상기 앤드게이트(AND7)는 제6도(g)에 나타낸 바와같이 상기 148비트신호 발생부(30)로부터 출력되는 148비트신호와 제7도(c)에 나타낸 바와같이 상기 타임슬롯 스트로브신호 발생부(60)로부터 출력되는 0-타임슬롯 스트로브신호를 논리곱함으로써 0-타임슬롯에 대한 쉬프트 클록신호를 발생하게 되고, 이어 상기 앤드게이트(AND8)는 앤드게이트(AND7)로부터 출력되는 신호와 오아게이트(OR3)를 통해 출력되는 신호를 논리곱함으로써 제9도(c)에 나타낸 바와같이 기지국을 통해 할당된 독립제어채널번호(예컨대, 0)에 대한 시프트 클록신호를 출력하게 된다.On the other hand, the AND gate AND7 is a 148-bit signal output from the 148-bit signal generator 30 as shown in FIG. 6G and the time slot strobe signal as shown in FIG. 7C. By multiplying the 0-timeslot strobe signal outputted from the generator 60, the shift clock signal for the 0-timeslot is generated. The AND gate AND8 is connected to the signal output from the AND gate AND7. By multiplying the signal output through the OR gate OR3, the shift clock signal for the independent control channel number (for example, 0) allocated through the base station is output as shown in FIG.

즉, 상기 실시예에 의하면, 우선 13MHz의 기준클록을 근거로 156.25비트의 구간을 갖는 타임슬롯 동기신호와 148비트신호를 생성한 다음 이 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정하게 된다.That is, according to the above embodiment, first, a time slot synchronization signal having a period of 156.25 bits and a 148 bit signal are generated based on a reference clock of 13 MHz, and then the current time slot number is selected based on the count value of the time slot synchronization signal. It is calculated.

그리고, 그 산정된 타임슬롯번호를 이용하여 타임슬롯 스트로브신호와 프레임동기신호를 생성하고, 이 프레임동기신호를 계수한 프레임번호와 기지국을 통해 할당된 독립제어채널번호데이터를 근거로 독립제어채널에 대한 시프트 클록신호를 생성하게 된다.The time slot strobe signal and the frame synchronization signal are generated using the calculated time slot number, and the independent control channel number data is allocated to the independent control channel based on the frame number counting the frame synchronization signal and the independent control channel number data allocated through the base station. Generate a shift clock signal.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.

이상 설명한 바와같이 본 발명에 의하면, 단말기에서 기지국으로 독립제어채널(SDCCH)에대한 제어데이터를 전송함에 있어서 기지국을 통해 할당받은 독립제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 독립제어채널에 대한 시프트 클록신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치를 실현할 수 있게 된다.As described above, according to the present invention, in transmitting control data for the independent control channel (SDCCH) from the terminal to the base station, independent control based on the independent control channel number assigned through the base station and a 13 MHz reference clock generated by itself. It is possible to realize an independent control channel shift clock signal generator in the uplink of a personal communication terminal capable of generating a shift clock signal for a channel.

Claims (1)

13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 148비트신호를 생성하는 148비트신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호를 근거로 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호데이터를 출력하는 프레임번호 계수수단, 기지국을 통해 할당된 독립제어채널번호데이터를 저장하는 래치수단, 상기 래치수단으로부터의 출력신호를 근거로 소정의 기준데이터를 생성하는 기준데이터출력수단, 상기 148비트신호와 0-타임슬롯 스트로브신호를 근거로 0-타임슬롯의 148비트신호를 발생하는 0-타임슬롯 148비트신호 발생수단 및, 상기 프레임번호 계수수단에 의해 계수된 프레임번호데이터와 상기 기준데이터출력수단에 의해 설정된 기준데이터를 비교하고, 양 데이터 값이 일치하는 기간의 출력신호와 상기 0-타임슬롯 148비트신호 발생부의 출력신호를 근거로 독립제어채널에 대한 시프트 클록신호를 출력하는 출력수단을 포함하여 구성된 것을 특징으로 하는 개인통신용 단말기의 업링크시 독립제어채널 시프트 클록신호 발생장치.A personal communication system configured to form a time slot with 156.25 bits and each data bit with a length of 48 clocks based on a 13 MHz clock, comprising: clock generating means for generating a reference clock of 13 MHz; Bit synchronous signal generating means for generating a bit synchronous signal based on a clock and a frame start signal, time slot synchronous signal generating means for generating a time slot synchronous signal based on the bit synchronous signal and a reference clock, and the bit synchronous signal and a reference 148-bit signal generating means for generating a 148-bit signal based on a clock, time slot number counting means for counting the time slot synchronous signal, and outputting a current time slot number; time slot counted by the time slot number counting means A time slot strobe signal generating means for outputting a strobe signal corresponding to a first time slot on the basis of a number, the time slot number Frame synchronous signal generating means for outputting a frame synchronous signal based on the time slot number output from the counting means, frame number counting means for counting the frame synchronous signal outputted from the frame synchronous signal generating means and outputting frame number data; Latch means for storing the independent control channel number data allocated through the apparatus; reference data output means for generating predetermined reference data based on an output signal from the latch means; based on the 148-bit signal and a 0-time slot strobe signal Comparing the frame number data counted by the frame number counting means and the reference data set by the reference data output means, 148-bit signal generator and the 0-time slot output signal in a period in which both data values coincide The uplink of the individual communication terminals, characterized in that configured to include an output means for outputting the shift clock signal for the independent control channel on the basis of the output signal independently controlled channels of the shift clock signal generator.
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