KR0179172B1 - Test method using test pattern - Google Patents

Abstract

본 발명은 확산 평가용 테스트패턴을 이용한 테스트방법에 관한 것으로,기판에 매립된 도전층을 이용하여 측면확산 및 접합깊이를 용이하게 측정해내기 위한 것이다. 본 발명은 기판상에 형성된 소정의 게이트패턴과, 상기 게이트패턴 양단의 기판 부위에 각각 형성된 불순물 접합영역, 및 상기 불순물 접합영역 사이의 상기 게이트패턴 하부의 기판영역내에 수직으로 매립되어 형성된 도전층으로 이루어진 테스트 패턴을 형성하고, 상기 테스트패턴의 도전층과 불순물 접합영역간의 전기적인 도통검사를 실시하는 것을 특징으로 하는 확산평가용 테스트 패턴을 이용한 테스트방법을 제공한다.The present invention relates to a test method using a test pattern for diffusion evaluation, and to easily measure side diffusion and junction depth using a conductive layer embedded in a substrate. The present invention relates to a conductive layer formed by filling a predetermined gate pattern formed on a substrate, an impurity junction region formed on a substrate portion across the gate pattern, and a substrate region below the gate pattern between the impurity junction region. It provides a test method using a test pattern for diffusion evaluation characterized in that the formed test pattern, and conducting electrical conduction test between the conductive layer and the impurity junction region of the test pattern.

Description

확산평가용 테스트패턴을 이용한 테스트방법Test method using test pattern for diffusion evaluation

제1도는 종래의 확산평가용 테스트패턴을 도시한 단면도.1 is a cross-sectional view showing a conventional test pattern for diffusion evaluation.

제2도는 본 발명에 의한 확산평가용 테스트패턴 제조방법을 도시한 공정순서도.2 is a process flowchart showing a method of manufacturing a test pattern for diffusion evaluation according to the present invention.

제3도는 본 발명에 의한 확산평가용 테스트패턴의 단면구조도.3 is a cross-sectional structure diagram of the test pattern for diffusion evaluation according to the present invention.

제4도는 본 발명에 의한 확산평가용 테스트패턴의 배선구조도.4 is a wiring structure diagram of a test pattern for diffusion evaluation according to the present invention.

제5도는 본 발명의 확산평가용 테스트패턴을 이용하여 테스트를 하는 방법을 도시한 도면.5 is a diagram illustrating a test method using the test pattern for diffusion evaluation of the present invention.

제6도는 본 발명에 의해 확산영역의 미스얼라인을 검출하는 방법을 도시한 도면.6 illustrates a method for detecting misalignment of a diffusion region according to the present invention.

제7도는 본 발명의 다른 실시예에 의한 테스트패턴 구조도.7 is a test pattern structure diagram according to another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘기판 2 : 산화막1 silicon substrate 2 oxide film

3 : 질화막 4, 6 : 포토레지스트3: nitride film 4, 6: photoresist

5 : 폴리실리콘층 7 : 불순물층5: polysilicon layer 7: impurity layer

본 발명은 확산평가용 테스트패턴을 이용한 확산 테스트방법에 관한 것으로, 특히 간단히 테스트패턴을 형성하여 확산층의 접합깊이 및 측면 확산에 의한 소자구조의 변화를 쉽게 검출할 수 있도록 한 것이다.The present invention relates to a diffusion test method using a test pattern for diffusion evaluation, in particular to simply form a test pattern to easily detect the change in device structure due to the junction depth of the diffusion layer and the side diffusion.

종래에는 측면확산 평가를 위해 트랜지서터 크기변화에 따른 전류의 변화를 이용하는 GM방법 또는 저항으로 환산하여 유효채널길이를 평가하는 방법등을 이용하였다. 제1도에 도시된 바와 같이 트랜지스터 크기에 따라 제작된 테스트패턴(제1도의 트랜지스터 길이 L의 크기를 다르게 제작한다)을 이용하여 게이트에 인가하는 바이어스를 변화시켜 채널에 흐르는 전류의 변화를 이용함으로써 GM=△IDS/△VG이 최대치일 때 그 값을 이용하고, 각 트랜지스터 크기마다 동일하게 측정을 행하여 최소자승법을 이용하여 유효채널길이를 구하였다.Conventionally, for the side diffusion evaluation, a GM method using a change in current according to a change in transistor size or a method of evaluating effective channel length in terms of resistance is used. As shown in FIG. 1, by using the test pattern manufactured according to the transistor size (produce different sizes of the transistor length L in FIG. 1), the bias applied to the gate is changed to use the change in the current flowing through the channel. When GM = ΔIDS / ΔVG was the maximum value, the value was used, and the same channel was measured for each transistor size, and the effective channel length was obtained using the least square method.

또 다른 방법으로는 일정한 게이트 바이어스에서 트랜지스터 크기마다 채널저항을 구하고 다른 게이트 바이어스에서 동일한 방법으로 채널의 저항을 구하여 각 게이트 바이어스마다 최소자승법을 이용, 직선의 식을 구하여 두 직선이 만나는 점을 유효채널길이로 측정해내는 것이 있다.In another method, the channel resistance is obtained for each transistor size at a constant gate bias, and the channel resistance is obtained in the same way with the other gate bias. Some measure by length.

그러나 이와 같은 종래의 방법은 접합깊이의 측정은 불가능하며, 측정방법이 복잡하고 테스트패턴 제작시 면적을 많이 차지하며 정확도 측면에서도 떨어지는 문제가 있다.However, such a conventional method is impossible to measure the junction depth, there is a problem that the measurement method is complicated, occupies a large area in test pattern fabrication, and also falls in accuracy.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 기판에 매립된 도전층을 이용하여 측면확산 및 접합깊이를 용이하게 측정할 수 있도록 한 확산평가용 테스트패턴을 이용한 테스트방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a test method using a test pattern for diffusion evaluation, which makes it possible to easily measure side diffusion and junction depth using a conductive layer embedded in a substrate. .

상기 목적을 달성하기 위한 본 발명의 확산 평가용 테스트패턴을 이용한 테스트방법은 기판상에 형성된 소정의 게이트패턴과, 상기 게이트패턴 양단의 기판 부위에 각각 형성된 불순물 접합영역, 및 상기 불순물 접합영역 사이의 상기 게이트패턴 하부의 기판영역내에 수직으로 매립되어 형성된 도전층으로 이루어진 테스트 패턴을 형성하고, 상기 테스트패턴의 도전층과 불순물 접합영역간의 전기적인 도통검사를 실시하는 것을 특징으로 한다.In order to achieve the above object, a test method using the test pattern for diffusion evaluation of the present invention includes a predetermined gate pattern formed on a substrate, an impurity junction region formed on each of the substrate portions at both ends of the gate pattern, and the impurity junction region. And a test pattern formed of a conductive layer vertically buried in the substrate region under the gate pattern, and conducting electrical conduction inspection between the conductive layer and the impurity junction region of the test pattern.

이하, 첨부된 도면을 참조하여 본 설명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present description.

먼저, 제2도를 참조하여 본 발명에 의한 테스트패턴 제조방법을 설명하면, 제2도 (a)에 도시된 바와 같이 실리콘기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성하고, 이위에 포토레지스트(4)를 도포한 후, 이를 선택적으로 노광 및 현상하여 소정의 포토레지스트(4)를 형성한다.First, referring to FIG. 2, the method for manufacturing a test pattern according to the present invention will be described. As shown in FIG. 2A, an oxide film 2 and a nitride film 3 are sequentially formed on the silicon substrate 1. Then, the photoresist 4 is applied thereon, and then selectively exposed and developed to form a predetermined photoresist 4.

이어서 제2도 (b)에 도시된 바와 같이 상기 포토레지스트패턴(4)을 마스크로하여 질화막(3) 및 산화막(2)을 선택적으로 식각한 후, 이에 따라 노출되는 기판부위를 이방성식각하여 트랜치를 형성한 다음, 기판 전면에 도전물질로서, 예컨대 폴리실리콘층(5)을 증착한다.Subsequently, as shown in FIG. 2 (b), the nitride film 3 and the oxide film 2 are selectively etched using the photoresist pattern 4 as a mask, and then anisotropic etching of the exposed substrate is performed to form trenches. Next, the polysilicon layer 5 is deposited as a conductive material on the entire surface of the substrate.

다음에 제2도 (c)에 도시된 바와 같이 상기 폴리실리콘층(5)을 에치백하여 트랜치내에 매립된 폴리실리콘층(5)을 형성한다.Next, as shown in FIG. 2 (c), the polysilicon layer 5 is etched back to form a polysilicon layer 5 embedded in the trench.

이어서 제2도 (d)에 도시된 바와같이 상기 폴리실리콘층(5)상부에 게이트패턴으로 패터닝된 포토레지스트(6)를 형성한 후, 기판과 반대도전형의 불순물을 이온주입하여 포토레지스트(6) 양단의 기판부위에 불순물층(7)을 형성함으로써 테스트패턴을 완성한다. 이때, 각 테스트패턴마다 포토레지스트(6)의 CD(Critial Demensi on)를 다르게 형성하여, 즉, 포토레지스트패턴의 폭을 다르게 형성하여 제3도에 도시된 바와 같이 불순물을 포토레지스트패턴의 CD에 따라 다르게 주입하여 확산시켜 불순물층(7)을 형성한다. 제3도는 편의상 한 도면에 여러 가지 테스트패턴을 함께 나타낸 것을 도시한 것이다.Subsequently, as shown in FIG. 2 (d), after forming the photoresist 6 patterned with the gate pattern on the polysilicon layer 5, the photoresist (I) is implanted with impurities opposite to the substrate. 6) A test pattern is completed by forming the impurity layer 7 on the substrate portions at both ends. At this time, the CD (Critial Demensi on) of the photoresist 6 is formed differently for each test pattern, that is, the width of the photoresist pattern is formed differently so that impurities are added to the CD of the photoresist pattern as shown in FIG. The impurity layer 7 is formed by implanting and diffusing differently accordingly. 3 is a diagram illustrating various test patterns together in one drawing for convenience.

상기와 같이 형성된 텟트패턴에 제4도에 도시된 바와 같이 배선하여 폴리실리콘층(5)과 불순물층(7)간의 도통검사를 실시한다.The conduction test between the polysilicon layer 5 and the impurity layer 7 is performed by wiring to the tet pattern formed as shown in FIG.

제5도 (a)에 도시된 바와 같이 공정상에서 실제공정에서의 소자특성에 따른 조건으로 일정량의 이온주입을 실시한 후, 일정온도로 열처리하여 확산시키면 확산되는 길이 X를 알 수 있다. 이를 참조로 하여 본 발명은 제5도 (b)에 도시된 바와 같이 폴리실리콘층(5) 끝단부터 포토레지스트패턴의 끝단까지의 거리(A)를 알고 예상되는 확산거리(X)를 알면, 실제 소자에서의 채널길이를 구할 수 있게 된다.As shown in FIG. 5 (a), after a predetermined amount of ion implantation is performed under conditions according to device characteristics in an actual process, the length X to be diffused is obtained by heat treatment at a predetermined temperature. With reference to this, the present invention knows the distance A from the end of the polysilicon layer 5 to the end of the photoresist pattern as shown in FIG. 5 (b) and knows the expected diffusion distance X. The channel length in the device can be obtained.

또한, 공정의 이상으로 분순물확산층과 폴리실리콘층이 닿게 형성되어 전기적으로 도통되면, 테스트시 단락(short)이 일어나게 되므로 미스얼라인(mis-align)을 검출할 수 있게 된다.In addition, when the contaminant diffusion layer and the polysilicon layer are in contact with each other due to an abnormality of the process, a short may occur during the test, thereby detecting misalignment.

이상과 같이 매우 간단한 검출방법에 의해 측면확산거리 및 확산층의 접합깊이를 짧은 시간에 검출해낼 수 있다. 따라서 소자완성후 전기적 특성검사시 발생할 수 있는 오차를 없앨 수 있다.As described above, the side diffusion distance and the junction depth of the diffusion layer can be detected in a short time by a very simple detection method. Therefore, it is possible to eliminate the errors that can occur during the electrical characteristics inspection after device completion.

또한, 제6도에 도시된 바와 같이 불순물층이 미스얼라인되어 형성되었을 때 기판에 매립된 폴리실리콘층과 불순물층의 어느 한영역과의 도통검사를 함으로써 이를 검출하는 것이 가능하게 된다.In addition, as shown in FIG. 6, when the impurity layer is misaligned and formed, it is possible to detect this by conducting a conduction test between any region of the impurity layer and the polysilicon layer embedded in the substrate.

한편, 제7도에 도시된 바와 같이 폴리실리콘층(5)을 수평방향으로 형성하고, 불순물층(7)을 형성하여 상기와 같은 방법으로 접합깊이(junction depth)를 구하는 것도 가능하다.Meanwhile, as shown in FIG. 7, the polysilicon layer 5 may be formed in the horizontal direction, and the impurity layer 7 may be formed to obtain a junction depth in the same manner as described above.

즉, 공정상에서 실제공정에서의 소자특성에 따른 조건으로 일정량의 이온주입을 실시한 후, 일정온도로 열처리하여 확산시키면 확산되는 길이 X를 알 수 있다. 이를 참조로 하여 폴리실리콘층(5) 상부에서 포토레지스트패턴(6)까지의 거리(B)를 알고 예상되는 확산거리(X)를 알면, 실제 소자에서의 접합깊이를 구할 수 있게 된다.In other words, after a predetermined amount of ion implantation is carried out under the conditions according to the device characteristics in the actual process, and the heat treatment at a constant temperature to diffuse the diffusion length X can be seen. With reference to this, knowing the distance (B) from the top of the polysilicon layer (5) to the photoresist pattern (6) and the expected diffusion distance (X), it is possible to obtain the junction depth in the actual device.

이상 상술한 바와 같이 본 발명에 의하면, 간단한 방법에 의해 접합깊이 및 측면확산 거리를 용이하게 검출할 수 있어 전기적 특성 검사시에 발생할 수 있는 오차를 없앨 수 있다.As described above, according to the present invention, it is possible to easily detect the junction depth and the side diffusion distance by a simple method, thereby eliminating errors that may occur during the electrical property inspection.

또한, 접합영역의 미스얼라인을 검출해낼 수 있다.In addition, the misalignment of the junction region can be detected.

Claims (3)

기판상에 형성된 소정의 게이트패턴과, 상기 게이트패턴 양단의 기판 부위에 각각 형성된 불순물 접합영역, 및 상기 불순물 접합영역 사이의 상기 게이트패턴 하부의 기판영역내에 수직으로 매립되어 형성된 도전층으로 이루어진 테스트 패턴을 형성하고, 상기 테스트패턴의 도전층과 불순물 접합영역간의 전기적인 도통검사를 실시하는 것을 특징으로 하는 확산평가용 테스트패턴을 이용한 테스트방법.A test pattern comprising a predetermined gate pattern formed on a substrate, an impurity junction region formed on each of the substrate portions at both ends of the gate pattern, and a conductive layer vertically buried in the substrate region below the gate pattern between the impurity junction region; And conducting an electrical conduction test between the conductive layer of the test pattern and the impurity junction region of the test pattern. 기판상에 형성된 소정의 게이터패턴과, 상기 게이트패턴 양단의 기판 부위에 각각 형성된 불순물 접합영역, 및 상기불순물 접합영역 사이의 상기 게이트패턴 하부의 기판영역내에 매립되어 형성된 도전층으로 이루어진 테스트 패턴을 형성하고, 상기 도전층의 끝단에서 상기 게이트패턴의 끝단까지의 거리와, 상기 불순물 접합영역의 확산거리로부터 상기 불순물 접합영역 사이의 길이를 구하는 것을 특징으로 하는 확산평가용 테스트패턴을 이용한 테스트방법.Forming a test pattern including a predetermined gator pattern formed on a substrate, an impurity junction region formed at each of the substrate portions across the gate pattern, and a conductive layer formed in the substrate region below the gate pattern between the impurity junction region; And a distance from the end of the conductive layer to the end of the gate pattern and the length of the impurity junction region from the diffusion distance of the impurity junction region is obtained. 기판상에 형성된 소정의 게이트패턴과, 상기 게이트패턴 양단의 기판 부위에 각각 형성된 불순물을 접합영역, 및 상기 불순물 접합영역 하부의 기판영역에 매립되어 형성된 도정층으로 이루어진 확산평가용 테스트패턴을 형성하고, 상기 도전층의 상부에 상기 게이트패턴 하부까지의 거리와, 상기 불순물 접합영역의 확산거리로부터 상기 불순물 접합영역의 깊이를 구하는 것을 특징으로 하는 확산평가용 태스트패턴을 이용한 테스트방법.Forming a diffusion pattern test pattern including a predetermined gate pattern formed on a substrate, a junction region formed by filling impurity formed in a substrate portion at both ends of the gate pattern, and a coating layer formed by filling a substrate region below the impurity junction region; And a depth of the impurity junction region is obtained from a distance from an upper portion of the conductive layer to a lower portion of the gate pattern and a diffusion distance of the impurity junction region.