KR0178881B1 - Sense amplifier for a memory device - Google Patents

Abstract

메모리장치 즉 메모리셀이 집적화된 반도체 집적회로에 관한 것으로서, 고속동작이 가능한 센스증폭회로를 제공하기 위해, 제1 및 제2 입력선, 제1 및 제2 중간선, 제1 및 제2 출력선, 제2 MOS트랜지스터, 제3 MOS트랜지스터, 제4 MOS트랜지스터, 제1 스위치회로, 제5 MOS트랜지스터, 제6 MOS트랜지스터, 제7 MOS트랜지스터, 제8 MOS트랜지스터, 제2 스위치회로 및 제3 스위치회로를 구비하고, 제1 및 제2 스위치회로가 도통하고 있는 기간과 제3 스위치회로가 도통하고 있는 기간은 중첩하는 것으로 하였다.A memory device, that is, a semiconductor integrated circuit in which memory cells are integrated, and includes a first and second input lines, first and second intermediate lines, and first and second output lines in order to provide a sense amplification circuit capable of high speed operation. , Second MOS transistor, third MOS transistor, fourth MOS transistor, first switch circuit, fifth MOS transistor, sixth MOS transistor, seventh MOS transistor, eighth MOS transistor, second switch circuit and third switch circuit And a period in which the first and second switch circuits are in electrical conduction and a period in which the third switch circuit is in electrical conduction are overlapped.

이와 같은 구성으로 하는 것에 의해, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있고, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭되므로, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.With such a configuration, the potential difference between the complementary output of the sense amplifier does not increase more than the required amount, so that the next inverted read operation can be performed at high speed, and the signal read from the memory cell even if the preamplifier is controlled in an inactive state. Since the signal is transmitted and amplified by the input of the sense amplifier which is controlled in an active state through a direct path between the input signal line and the output signal line of the preamplifier, the amplification output of the sense amplifier can be avoided.

Description

증폭회로Amplification circuit

본 발명은 메모리장치 즉 메모리셀이 집적화된 반도체 집적회로에 관한 것으로서, 특히 메모리셀에서 리드된 미소한 전위차를 갖는 1쌍의 상보신호를 증폭하는 메모리셀이 집적화된 센스앰프회로 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which a memory device is integrated, and more particularly, to a sense amplifier circuit technology in which a memory cell for amplifying a pair of complementary signals having a small potential difference read from a memory cell is integrated.

본원에 있어서 사용되는 바와 같이, 반전(inversion)이라는 것은 인접하는 리드사이클에 있어서 하이(high)와 로우(low) 중의 어느 1개에서 하이와 로우 중의 다른 1개로 데이타선이 변화해 가는 것, 즉 데이타선상의 신호가 1개의 리드사이클에서 다음의 리드사이클로 반전하는 것이다.As used herein, inversion means that the data line changes from one of high and low to the other of high and low in an adjacent read cycle, i.e. The signal on the data line is inverted from one lead cycle to the next.

메모리셀로부터의 리드신호를 증폭하기 위한 종래의 센스회로로서는 일본국 특허공개공보 소화52-8734호에 기재된 것이 있으며,제3도에 도시된 바와 같이 상보쌍 입력신호 가 부하용 MOSFET Q₁₁, Q₁₂를 갖는 센스앰프회로에 있어서 2개의 교차 결합된 구동용 MOS트랜지스터Q₁₃, Q₁₄의 게이트 및 드레인에 접속되어 있고, 상기 2개의 구동용 MOS트랜지스터 Q₁₃, Q₁₄의 드레인이 각각 상보쌍 출력신호 로서 기능하고 있다.Conventional sense circuits for amplifying read signals from memory cells include those described in Japanese Patent Laid-Open No. 52-8734, as shown in FIG. In the sense amplifier circuit having the load MOSFETs Q ₁₁ and Q ₁₂ , it is connected to the gate and the drain of the two cross-coupled driving MOS transistors Q ₁₃ and Q ₁₄ , and the two driving MOS transistors Q ₁₃ and Q. ₁₄ drains each complementary pair output signal It is functioning as.

또, 미국특허 제4, 335, 449호에 의하면 도 4에 도시된 바와 같이, 2개의 교차 결합된 부하용 MOS트랜지스터 Q₂₁, Q₂₂는 구동용 바이폴라 트랜지스터Q₂₃, Q₂₄에 접속되어 있고, 이 구동용 바이폴라 트랜지스터Q₂₃, Q₂₄의 베이스에는 상보쌍 입력신호 가 접속되어 수신된다. 2개의 구동용 바이폴라 트랜지스터Q₂₃, Q₂₄는 그의 이미터가 신호 SAC의 제어를 받는 트랜지스터 Q₂₅및 MOSFET Q₂₆을 거쳐서 접지에 접속되어 있다.Further, according to US Patent No. 4,335,449, as shown in Fig. 4, two cross-coupled load MOS transistors Q ₂₁ and Q ₂₂ are connected to driving bipolar transistors Q ₂₃ and Q ₂₄ , Complementary pair input signals are provided on the bases of the driving bipolar transistors Q ₂₃ and Q ₂₄ . Is connected and received. The two driving bipolar transistors Q ₂₃ and Q ₂₄ are connected to ground via their emitters Q ₂₅ and MOSFET Q ₂₆ which are controlled by the signal SAC.

상기 일본국 특허공개공보 소화52-8734호(도 3 참조)에 있어서는 상보쌍 입력신호 가 센스앰프회로내의 구동용 MOS트랜지스터 Q₁₃, Q₁₄의 게이트와 드레인의 양쪽에 접속되어 있고, 또한 입력신호선 와 출력신호선 가 직접 결합(접속)되어 있다. 그러나, 출력신호선 의 용량성부하(부하용량)가 매우 큰 경우에는 그 신호를 고속으로 증폭할 수 없다는 것과 정귀환 동작으로 인해 상보쌍 반전입력신호와 반전출력신호가 지연된다는 것을 본원 발명자들의 검토에 의해 명확하게 되었다.In the Japanese Patent Laid-Open No. 52-8734 (see Fig. 3), the complementary pair input signal Is connected to both the gate and the drain of the driving MOS transistors Q ₁₃ and Q _{14 in} the sense amplifier circuit, and the input signal line And output signal line Is directly coupled (connected). However, the output signal line It has been clarified by the present inventors that when the capacitive load of the load is very large, the signal cannot be amplified at high speed and the complementary pair inverted input signal and the inverted output signal are delayed due to the positive feedback operation.

상기 미국특허 제4, 335, 449호(도 4 참조)에 있어서는 바이폴라 트랜지스터Q₂₃, Q₂₄를 사용해서 출력신호선의 부하용량을 구동하고 있다. 상보쌍 입력신호 사이의 전위차가 작은 경우에는 이 입력전위차에 응답한 바이폴라 트랜지스터 Q₂₃, Q₂₄의 동작전류가 교차 결합된 부하용 MOS트랜지스터 Q₂₁, Q₂₂에 흐르고 있는 정귀환 유지전류에 비해 약하기 때문에, 미소한 입력신호에 응답해서 바이폴라 트랜지스터 Q₂₃, Q₂₄와 부하용 MOS트랜지스터 Q₂₁, Q₂₂를 반전할 수 없다. 즉, 상기 미국특허 제4, 335, 449호에 의해 구성된 회로에 의하면 미소한 입력신호에 대한 고속센스동작을 실행할 수 없다는 것도 본원 발명자들의 검토에 의해 명확하게 되었다.In US Patent Nos. 4, 335 and 449 (see Fig. 4), bipolar transistors Q ₂₃ and Q ₂₄ are used to drive the load capacity of the output signal line. Complementary pair input signal If the potential difference is small, the input current is small because the operating current of the bipolar transistors Q ₂₃ and Q ₂₄ in response to the input potential difference is weak compared to the positive feedback holding current flowing in the cross-coupled MOS transistors Q ₂₁ and Q ₂₂ . In response to the signal, the bipolar transistors Q ₂₃ and Q ₂₄ and the load MOS transistors Q ₂₁ and Q ₂₂ cannot be inverted. In other words, it has been clarified by the present inventors that the circuit constructed by the above-mentioned US Patent Nos. 4, 335 and 449 cannot execute the high speed sense operation for the minute input signal.

따라서, 본 발명의 일부로서 바이폴라 트랜지스터 Q₂₃, Q₂₄대신에 MOS트랜지스터의 사용을 고려하였지만, MOS기술에 의해 본 발명의 교차결합된 정귀환회로의 선행조건을 극복하는데 필요한 전류 및 전압을 생성할 수 없기 때문에 그러한 회로는 동작불가능하다.Thus, although the use of a MOS transistor instead of bipolar transistors Q ₂₃ and Q ₂₄ as part of the present invention has been considered, the MOS technology can generate the current and voltage necessary to overcome the prerequisites of the cross-coupled positive feedback circuit of the present invention. Such a circuit is inoperable because it is absent.

본 발명의 목적은 상술한 종래기술의 문제점을 해결하여 고속동작이 가능한 센스증폭회로를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a sense amplification circuit capable of high speed operation by solving the above problems of the prior art.

도 1은 본 발명의 1실시예의 회로도,1 is a circuit diagram of one embodiment of the present invention;

도 2는 도 1의 회로의 동작을 도시한 타이밍도,2 is a timing diagram illustrating the operation of the circuit of FIG. 1;

도 3 및 도 4는 종래의 회로도,3 and 4 is a conventional circuit diagram,

도 5, 도 6, 도 7 및 도 8은 각각 본 발명의 다른 실시예를 도시한 회로도,5, 6, 7 and 8 are circuit diagrams showing another embodiment of the present invention, respectively;

도 9는 종래의 센스회로를 도시한 회로도,9 is a circuit diagram showing a conventional sense circuit;

도 10은 본 발명의 도 6의 실시예 및 종래의 도 9의 센스회로의 센스증폭에 요구되는 지연시간의 센스앰프 평균전류 의존성을 도시한 특성도,10 is a characteristic diagram showing a sense amplifier average current dependency of delay time required for sense amplification of the embodiment of FIG. 6 and the conventional sense circuit of FIG.

도 11은 본 발명의 다른 실시예를 도시한 회로도,11 is a circuit diagram showing another embodiment of the present invention;

도 12는 본 발명자들에 의해서 출원전에 검토된 회로를 도시한 회로도,12 is a circuit diagram showing a circuit examined before application by the present inventors;

도 13은 도 11의 실시예의 동작파형의 타이밍도,13 is a timing diagram of an operation waveform of the embodiment of FIG. 11;

도 14, 도 15 및 도 16은 각각 본 발명에 의한 또 다른 실시예를 도시한 회로도,14, 15 and 16 are circuit diagrams showing yet another embodiment according to the present invention;

도 17은 도 16의 실시예의 동작을 설명하기 위한 동작파형의 타이밍도,17 is a timing diagram of an operation waveform for explaining the operation of the embodiment of FIG. 16;

도 18은 본 발명의 또 다른 실시예를 도시한 회로도,18 is a circuit diagram showing another embodiment of the present invention;

도 19 및 도 20은 본 발명에 의한 또 다른 실시예를 도시한 회로도,19 and 20 are circuit diagrams showing yet another embodiment according to the present invention;

도 21은 도 6의 실시예의 특성과 도 7의 실시예의 특성의 차를 도시한 도면.21 shows the difference between the characteristics of the embodiment of FIG. 6 and the characteristics of the embodiment of FIG.

상기한 바와 같이, 메모리셀에서 리드된 미소한 입력신호에 대해 고속센스동작을 실행시키기 위해서, 게이트와 드레인이 서로 교차 결합된 부하용 MOS트랜지스터에 접속되는 차동 MOS트랜지스터의 차동출력 사이에 제1 스위칭수단을 교차 접속하고 있다. 리드신호에 응답해서 차동트랜지스터가 반전될 때 이 제1 스위칭수단을 제1 제어신호에 의해 도통시키고, 그 후 상기 제1 스위칭수단을 비도통상태로 한다.As described above, the first switching is performed between the differential outputs of the differential MOS transistors connected to the load MOS transistors whose gates and drains are cross-coupled with each other so as to perform a high speed sense operation on the minute input signals read from the memory cells. The means are cross-connected. When the differential transistor is inverted in response to the read signal, the first switching means is turned on by the first control signal, and then the first switching means is turned off.

제1 제어신호에 의해 제1 스위칭수단이 도통상태로 되면, 교차결합된 부하용 MOS트랜지스터의 정귀환 유지동작이 해소된다. 따라서, 다음의 미소한 입력신호에 응답해서 차동트랜지스터는 고속의 반전동작을 실행할 수 있게 된다.When the first switching means is brought into a conductive state by the first control signal, the positive feedback holding operation of the cross-coupled load MOS transistor is eliminated. Therefore, in response to the next minute input signal, the differential transistor can perform a high speed inversion operation.

다단 센스증폭회로는 메모리셀로부터의 신호 리드를 개시하기 위해 메모리셀에 집적화된 프리앰프 및 센스앰프를 활성상태로 제어하고, 메모리셀에서 리드된 상보신호를 프리앰프에 의해 증폭하고, 이 프리앰프의 상보 증폭출력신호를 또 후단의 센스앰프에 의해 증폭하고, 이 센스앰프의 상보출력신호에 의해서 센스앰프의 출력신호선의 중(重)부하용량을 구동하도록 구성한다. 프리앰프회로는 프리앰프가 비활성상태일 때, 입력신호선과 출력신호선이 직접 결합되는 회로형태를 갖는다. 후단의 센스앰프의 증폭동작이 거의 종료한 시점(메모리셀로부터의 신호 리드개시부터 소정시간 경과후)에서 전단의 프리앰프를 비활성상태로 제어하고, 후단의 센스앰프를 활성상태로 유지하는 것이다.The multi-stage sense amplifier circuit controls the preamplifier and sense amplifier integrated in the memory cell in an active state to initiate signal reading from the memory cell, amplifies the complementary signal read out from the memory cell by the preamplifier, and preamplifies the preamplifier. The complementary amplified output signal of the amplifier is further amplified by a sense amplifier at a later stage, and the heavy load capacity of the output signal line of the sense amplifier is driven by the complementary output signal of the sense amplifier. The preamplifier circuit has a circuit form in which an input signal line and an output signal line are directly coupled when the preamplifier is inactive. At the time when the amplification operation of the rear end sense amplifier is almost finished (after a predetermined time has elapsed since the start of signal reading from the memory cell), the front end amplifier is controlled to be in an inactive state, and the rear end sense amplifier is kept in an active state.

후단의 센스앰프의 증폭동작이 종료한 시점에서 전단의 프리앰프가 비활성상태로 제어된다. 따라서, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있게 된다. 또, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭된다. 이것에 의해, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.At the end of the amplification operation of the rear sense amplifier, the preamplifier of the preceding stage is controlled in an inactive state. Therefore, the potential difference of the complementary output of the sense amplifier does not increase more than necessary amount, and the following inverted read operation can be performed at high speed. In addition, even if the preamplifier is controlled in an inactive state, the signal read from the memory cell is transmitted and amplified to the input of the sense amplifier in the active state via a direct path between the input signal line and the output signal line of the preamplifier. As a result, the loss of the amplification output of the sense amplifier can be avoided.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.

이하, 본 발명의 실시예를 도 1에 따라서 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1.

동일 도면에 있어서 Q₁, Q₂, Q₆, Q₈은 p채널형 MOS트랜지스터(이하, pMOS라고도 한다), Q₃, Q₄, Q₅, Q₇, Q₉는 n채널형 MOS트랜지스터(이하, nMOS라고도 한다)이고, 는 본 실시예의 센스회로에 입력되는 1쌍의 상보신호로서 메모리셀에서 상보리드신호가 전달되며, 는 본 센스회로에서 출력되는 1쌍의 상보신호, , ψ₁, , ψ₂는 트랜지스터 Q₆, Q₇, Q₈, Q₉를 구동하는 펄스신호, SAC는 nMOS Q₅의 게이트단자에 인가되는 본 센스앰프의 활성화신호이다. 이들 신호의 타이밍은 도 2에 도시한다. pMOS Q₁, Q₂는 교차결합된 부하용 MOS, nMOS Q₃, Q₄는 차동트랜지스터로서 기능하고, pMOS Q₈및 nMOS Q₉는 제1 스위칭수단으로서 기능하며, 펄스신호ψ₂, 는 제1 제어신호이다.In the same figure, Q ₁ , Q ₂ , Q ₆ and Q ₈ are p-channel MOS transistors (hereinafter also referred to as pMOS), and Q ₃ , Q ₄ , Q ₅ , Q ₇ and Q ₉ are n-channel MOS transistors ( Hereinafter referred to as nMOS), Is a pair of complementary signals input to the sense circuit of the present embodiment, and a complementary signal is transmitted from a memory cell. Is a pair of complementary signals output from the sense circuit, , ψ ₁ , , Ψ ₂ is an activation signal of the transistor _{Q 6, Q 7, Q 8} , Q ₉ the sense amplifier pulse signals, SAC for driving is applied to the gate terminal of the nMOS Q _5. The timing of these signals is shown in FIG. pMOS Q ₁ and Q ₂ serve as cross-coupled load MOS, nMOS Q ₃ and Q ₄ serve as differential transistors, pMOS Q ₈ and nMOS Q ₉ serve as first switching means, and pulse signals ψ ₂ , Is the first control signal.

차동트랜지스터 Q₃, Q₄는 npn바이폴라 트랜지스터로 치환되는 것도 가능하다. 또, 트랜지스터 Q₆또는 Q₇은 어느 한쪽만 사용해도 좋고 트랜지스터Q₈또는 Q₉에 대해서도 어느 한쪽만 사용해서 동작을 실행할 수 있다.The differential transistors Q ₃ and Q ₄ may be replaced with npn bipolar transistors. In addition, only one transistor Q ₆ or Q ₇ may be used, and only one transistor Q ₈ or Q ₉ may be used to perform the operation.

는 스테이틱형 메모리셀에서 리드되고 또한 매우 미소한 전위차를 갖는 센스앰프의 1쌍의 상보 입력신호이다. 이하, 도 2를 참조해서 리드사이클에 대해 설명한다. 신호천이기간중에 상보입력신호 전위차 축소용 MOS트랜지스터 Q₆, Q₇이 펄스신호 , ψ₁에 의해 도통되고, 신호 가 동일전위로 되어 반전리드동작을 고속으로 실행할 수 있게 된다. 계속해서, 상보출력신호 전위차 축소용 MOS트랜지스터 Q₈, Q₉가 펄스신호 , ψ₂에 의해 도통되고, 상보출력신호 가 동일전위로 됨과 동시에 교차 결합된 부하용 MOS트랜지스터 Q₁, Q₂의 정귀환 유지동작이 약하게 되므로, 반전리드동작을 고속으로 실행할 수 있게 된다. 다음에, 1쌍의 상보신호가 메모리셀에서 로 리드되기 시작하는 것과 동시에, 트랜지스터 Q₆, Q₇이 변화용 펄스신호 ψ₁, 에 의해 비도통으로 되어 사이의 전위차가 증대한다. 계속해서, 트랜지스터 Q₈, Q₉도 변화용 펄스신호 ψ₂, 에 의해 비도통으로 된다. Is a pair of complementary input signals of sense amplifiers read in a static memory cell and having a very small potential difference. Hereinafter, the lead cycle will be described with reference to FIG. 2. Signal MOS transistors Q ₆ for the complementary input signal potential reduction in the transition period, the pulse signals Q ₇ , is conducted by ψ ₁ , and the signal Becomes the same potential, so that the inverted read operation can be performed at high speed. Subsequently, the MOS transistors Q ₈ and Q ₉ for reducing the complementary output signal potential difference are pulse signals. is conducted by ψ ₂ and complementary output signal Becomes the same potential and the positive feedback holding operation of the cross-coupled load MOS transistors Q ₁ and Q ₂ becomes weak, so that the inverted lead operation can be performed at high speed. Next, a pair of complementary signals are taken from the memory cell. As starting to lead at the same time, the transistor Q _6, Q ₇ a pulse signal for a change in ψ _1, By non-conducting The potential difference between them increases. Subsequently, the transistors Q ₈ and Q ₉ also change the pulse signals ψ ₂ , It becomes non-conductive by.

여기서, 도 2의 타이밍도의 시간축에 있어서 시각t₁에서 t₂로 천이한 시점을 고려한다. 이 때, d의 전위는 하강하고 의 전위는 상승하지만, 노드N₁과 N₂는 트랜지스터 Q₈, Q₉가 폐쇄되어 있으므로 여전히 동일전위이다. 따라서, 시각t₂에서 Q₃의 드레인전류는 감소하고 Q₄의 드레인 전류는 증가하며, 시각 t₂후에는 트랜지스터 Q₈, Q₉가 개방되어 노드N₁의 전위는 상승하고 노드N₂의 전위는 하강하기 시작한다. 이 때문에, Q₁의 드레인전류가 증가하고 Q₂의 드레인전류가 감소하며, 또 노드N₁의 전위가 상승하고 노드N₂의 전위가 하강한다. 그 후, 또 Q₁의 드레인전류를 증가시킴과 동시에 Q₂의 드레인전류를 또 감소시키는 것에 의해, 노드N₁의 전위를 상승시키고 노드N₂의 전위를 하강시킨다. 즉, 본 센스앰프의 노드N₁, N₂에는 정귀환이 작용하여 급속히 전위차를 확대시키는 효과가 있으므로, 매우 고속으로 동작하는 센스앰프를 실현할 수가 있다.Here, the time transition from time t ₁ to t ₂ on the time axis of the timing diagram of FIG. 2 is considered. At this time, the potential of d falls The potentials of R are increased, but nodes N ₁ and N ₂ are still at the same potential because transistors Q ₈ and Q ₉ are closed. Therefore, at time t ₂ , the drain current of Q ₃ decreases and the drain current of Q ₄ increases, and after time t ₂ , the transistors Q ₈ , Q ₉ are opened so that the potential of node N ₁ rises and the potential of node N ₂ increases. Begins to descend. For this reason, the drain current of Q ₁ increases, the drain current of Q ₂ decreases, the potential of node N ₁ rises, and the potential of node N ₂ falls. Thereafter, by increasing the drain current of Q ₁ and decreasing the drain current of Q ₂ again, the potential of the node N ₁ is increased and the potential of the node N ₂ is lowered. In other words, since the positive feedback acts on the nodes N ₁ and N ₂ of the sense amplifier and rapidly increases the potential difference, the sense amplifier that operates at a very high speed can be realized.

즉, 상보입력신호 에 차동트랜지스터 Q₃, Q₄가 응답함과 동시에, 부하용 MOS트랜지스터 Q₁, Q₂가 이 차동트랜지스터 Q₃, Q₄에 응답한다. 이 때문에, 부하용량이 큰 상보출력신호 를 고속으로 충전 또는 방전할 수 있다.That is, complementary input signal The differential transistors Q ₃ and Q ₄ respond to this, while the MOS transistors Q ₁ and Q ₂ for the load respond to the differential transistors Q ₃ and Q ₄ . For this reason, the complementary output signal with a large load capacity Can be charged or discharged at high speed.

본 센스앰프에 있어서 트랜지스터 Q₆, Q₇, Q₈, Q₉는 매우 중요한 역할을 하고 있다. 즉, 상보입력신호 사이 및 상보출력신호 사이를 리드사이클의 제1 최소부분인 신호천이기간 중에 단락시키고, 이 신호천이를 신속하게 실행시키는 기능을 하고 있다.In this sense amplifier, the transistors Q ₆ , Q ₇ , Q ₈ and Q ₉ play a very important role. That is, complementary input signal Between and complementary output signal The circuit is short-circuited during the signal transition period, which is the first minimum part of the lead cycle, and serves to execute this signal transition quickly.

상술한 바와 같이, 종래기술에 의한 도 4의 회로장치와 본 발명에 의한 도 1의 센스앰프에 있어서는 모두 교차결합된 부하용 MOS트랜지스터의 강한 정귀환 동작이 있다. 도 4의 종래기술에 따르면, 차동증폭기가 바이폴라회로에 의해 약1V의 데이타선 스윙(swing)을 제공하는 바이폴라 트랜지스터를 채용하고, 이 바이폴라회로의 대전류 구동능력에 의해 반전시에 그들의 안정적인 상태에서 교차결합된 부하를 구동시키는 것은 가능하지만, 바이폴라 트랜지스터에 비해 MOS트랜지스터의 구동능력이 낮기 때문에 도 4의 회로에 있어서의 차동트랜지스터에는 MOS기술을 적용할 수가 없다. 따라서, 구동용 MOS트랜지스터 Q₃, Q₄의 반전을 데이타선 상의 매우 작은 신호에 의해서도 실행할 수 있도록, 적어도 등화스위치 Q₈, Q₉를 예를 들면 데이타선을 등화시키는데 적용하여 교차결합된 부하를 효과적으로 초기화시킨다는 것이 본 발명의 요지이다. 즉, 등화스위치Q₈, Q₉는 교차결합된 pMOS의 귀환동작을 막는 것이다.As described above, in the circuit arrangement of Fig. 4 according to the prior art and the sense amplifier of Fig. 1 according to the present invention, there is a strong positive feedback operation of the cross-coupled load MOS transistor. According to the prior art of Fig. 4, the differential amplifier adopts a bipolar transistor which provides a data line swing of about 1 V by the bipolar circuit, and crosses in their stable state at the time of inversion by the large current driving capability of the bipolar circuit. Although it is possible to drive a combined load, the MOS technique cannot be applied to the differential transistor in the circuit of FIG. 4 because the driving capability of the MOS transistor is lower than that of a bipolar transistor. Therefore, inversion of the driving MOS transistors Q ₃ and Q ₄ is performed by the data line. It is a subject of the present invention that at least equalization switches Q ₈ , Q ₉ are applied to equalize the data lines, for example, so that they can be executed by very small signals on the phase, thereby effectively initializing the cross-coupled load. That is, equalization switches Q ₈ and Q ₉ prevent the feedback operation of the cross-coupled pMOS.

이러한 등화스위치는 종래기술에 있어서는 반전용 출력신호를 등화하는 기능만을 실행하였지만, 본 발명에 있어서는 출력데이타선 등화스위치가 MOS차동증폭기의 교차결합된 부하의 귀환동작을 막는 기능도 한다. 이것에 의해, 본 발명의 교차결합된 부하 차동증폭기에 MOS기술을 적용할 수가 있다. 이러한 MOS기술을 사용하면 구성비용이 저감되고 또 저전력이라는 이점이 있기 때문에, 집적회로에 있어서는 바이폴라 트랜지스터를 사용하는 것보다 바람직하다.Such an equalization switch performs only the function of equalizing the inverted output signal in the prior art, but in the present invention, the output data line equalization switch also prevents the feedback operation of the cross-coupled load of the MOS differential amplifier. This makes it possible to apply the MOS technique to the cross coupled load differential amplifier of the present invention. The use of such a MOS technology reduces the cost of construction and lowers the power consumption. Therefore, it is preferable to use a bipolar transistor in an integrated circuit.

도 2에 있어서는 도 1의 회로중 Q₆, Q₇, Q₈, Q₉를 사용하지 않는 경우의 및 의 타이밍을 점선으로 나타내고 있다. 이 때, 부하용 MOS트랜지스터 Q₁, Q₂의 정귀환회로의 작용에 의해 상보출력신호 의 급격한 천이가 방지되며, 상보입력신호의 전위차가 증가하는 시각t₃후에야 비로소 신호 의 천이가 발생한다. 즉, 센스속도가 대폭으로 느려진다. 상보입력신호 사이의 최대전위차가 작은 경우에는 상보출력신호 의 천이가 발생하지 않고, 즉 정확한 데이타가 리드되지 않는 경우가 발생한다.Figure 2 also Q ₆ of the circuit 1 in the, case of Q _7, Q _8, Q ₉ do not use the And The timing is shown by the dotted line. At this time, the complementary output signal is caused by the action of the positive feedback circuit of the load MOS transistors Q ₁ and Q ₂ . The rapid transition of the signal is prevented and the signal does not appear until after time t ₃ when the potential difference of the complementary input signal increases. Transition occurs. That is, the sense speed is significantly slowed down. Complementary input signal Complementary output signal when the maximum potential difference between A transition does not occur, i.e., the correct data is not read.

이상과 같이 도 1의 본 실시예에 의하면, 매우 미소한 전위차를 갖는 1쌍의 상보입력신호를 큰 증폭율을 유지하면서 매우 고속으로 증폭할 수가 있다.As described above, according to the present embodiment of Fig. 1, a pair of complementary input signals having very small potential differences can be amplified at very high speed while maintaining a large amplification rate.

본 발명의 다른 실시예를 도 5에 도시한다. 도 5의 실시예는 제1 실시예(도 1)에 있어서 pMOS와 nMOS의 역할이 치환된 것만이 다를 뿐, 도 5의 회로도 상기 도 1과 마찬가지로 매우 고속이고 또한 큰 증폭율을 유지하는 증폭동작을 실행한다. 여기서, pMOS는 Q₃₆, Q₃₁, Q₃₃, Q₃₂, Q₃₈이고, nMOS는 Q₃₇, Q₃₄, Q₃₅, Q₃₉이다. 이 실시예에 있어서도 MOS트랜지스터 Q₃₆또는 Q₃₇은 어느 한쪽만 사용해도 좋고, Q₃₈또는 Q₃₉에 대해서도 어느 한쪽만을 사용해서 원하는 동작을 실행할 수 있다.Another embodiment of the present invention is shown in FIG. 5 differs only in that the roles of pMOS and nMOS are substituted in the first embodiment (FIG. 1), and the circuit of FIG. 5 is very fast and maintains a large amplification rate as in FIG. Run Here, the pMOS is Q ₃₆ , Q ₃₁ , Q ₃₃ , Q ₃₂ , Q ₃₈ , and the nMOS is Q ₃₇ , Q ₃₄ , Q ₃₅ , Q ₃₉ . Also in this embodiment, MOS transistor Q ₃₆ or Q ₃₇ above may be used only either one can execute the desired operation using only either one even for Q ₃₈ or Q _39.

또한, 도 6은 본 발명의 다른 실시예를 도시한 도면으로서, 도 1의 회로를 2단 종속(캐스케이드)접속한 구성으로 되어 있다. 회로를 2단으로 종속접속하는 것에 의해서 증폭율을 더욱 크게 할 수 있고, 상보출력신호 사이의 전위차를 전원전압까지 충분히 확대시킬 수가 있다.FIG. 6 is a diagram showing another embodiment of the present invention, in which the circuit of FIG. 1 is cascaded. By cascading the circuits in two stages, the amplification factor can be further increased, and the complementary output signal The potential difference between them can be sufficiently extended to the power supply voltage.

또, 도 6의 회로에서는 2단째 센스앰프로 채용하는 트랜지스터Q₄₆∼Q₅₀의 사이즈를 크게 해서 부하구동능력을 강력하게 하고, 에 큰 부하용량이 접속되는 경우에 이 부하용량을 고속으로 구동시킬 수가 있다. 구조 및 기능상 트랜지스터 Q₄₁∼Q₄₅는 트랜지스터Q₁∼Q₅에 각각 대응하고 또 Q₄₆∼Q₅₀에 각각 대응한다. 스위칭트랜지스터 Q₅₁, Q₅₂, Q₅₅, Q₅₆은 각각 스위칭트랜지스터 Q₆, Q₇, Q₈, Q₉에 대응하고, 스위칭트랜지스터 Q₅₃, Q₅₅는 제어신호 , ψ₂의 영향에 의해서 증폭단 사이의 데이타선을 등화시키는 기능을 한다.In the circuit of Fig. 6, the size of the transistors Q _{46 to} Q ₅₀ employed as the second stage sense amplifier is increased to increase the load driving capability. In the case where a large load capacity is connected, the load capacity can be driven at high speed. In terms of structure and function, the transistors Q _{41 to} Q ₄₅ correspond to the transistors Q _{1 to} Q ₅ respectively and to Q ₄₆ to Q ₅₀ , respectively. The switching transistors Q ₅₁ , Q ₅₂ , Q ₅₅ and Q ₅₆ correspond to the switching transistors Q ₆ , Q ₇ , Q ₈ and Q _{9 respectively} , and the switching transistors Q ₅₃ and Q ₅₅ correspond to the control signals. , ψ ₂ equalizes the data lines between the amplifier stages.

도 7은 본 발명의 다른 실시예를 도시한 도면이다. 도 7의 회로에 있어서 종래부터 잘 알려진 nMOS 차동트랜지스터 Q₄₃, Q₄₄, Q₄₃', Q₄₄' 및 pMOS 전류미러 트랜지스터 Q₄₁, Q₄₂, Q₄₁′, Q₄₂′로 이루어지는 센스앰프를 초단에 배치하고, 도 1의 회로를 2단째의 센스앰프로서 사용하며, 이들 앰프는 종속(케스캐이드) 접속되어 있다.7 is a view showing another embodiment of the present invention. In the circuit of FIG. 7, a conventionally known nMOS differential transistor Q ₄₃ , Q ₄₄ , Q ₄₃ ′, Q ₄₄ ′, and a pMOS current mirror transistor Q ₄₁ , Q ₄₂ , Q ₄₁ ′, and Q ₄₂ ′ are first used. The circuit shown in Fig. 1 is used as the second stage sense amplifier, and these amplifiers are cascaded.

본 발명의 실시예에 개시되는 회로는 모두 특히 양단(兩端)센스앰프 즉 상보출력 를 갖는 센스앰프에 관한 것이다. 전류미러부하를 사용하는 경우에는 상보출력을 얻기 위해 2개의 전류미러를 사용할 필요가 있다. 전류미러부하가 고속인 경우에는 그 속도가 도 7의 2단째만큼 빠르지는 않지만, 주된 결점으로는 2단째에서 5개의 트랜지스터가 사용되는데 비해 1단째에 있어서는 9개의 트랜지스터가 사용된다는 것이다. 모든 데이타선을 고려해 보면 각 워드마다 다수의 데이타비트를 갖는 메모리에서는 비트당 4트랜지스터의 차가 존재한다는 것을 알 수 있다. 반면, 도 7의 회로는 스위치 Q₅₁, Q₅₂, Q₅₃, Q₅₄없이 동작할 수는 있지만, 스위치 Q₅₅및 Q₅₆없이는 동작하는 것이 불가능하다.The circuits disclosed in the embodiments of the present invention are all particularly characterized by both sense amplifiers or complementary outputs. It relates to a sense amplifier having a. In case of using current mirror load, it is necessary to use two current mirrors to obtain complementary output. When the current mirror load is high speed, the speed is not as fast as the second stage of FIG. 7, but the main drawback is that five transistors are used in the second stage, whereas nine transistors are used in the first stage. Considering all the data lines, it can be seen that there is a difference of 4 transistors per bit in a memory having multiple data bits for each word. On the other hand, while the circuit of FIG. 7 can operate without switches Q ₅₁ , Q ₅₂ , Q ₅₃ , Q ₅₄ , it is impossible to operate without switches Q ₅₅ and Q ₅₆ .

상술한 바와 같은 정귀환의 결과인 고속 감지속도라는 상기한 이점을 위해서 교차 결합된 정귀환 부하를 2단째의 차동증폭기에 사용하면, 초단에 대해서는 전류미러부하를 사용할 수 있다는 이점이 있다. 큰 등화타이밍 마진은 초단의 앰프로서 전류미러앰프를 사용하는 것에 의해 얻을 수 있다. 고속의 메모리장치를 얻기 위해서는 메모리매트릭스로의 워드선펄스의 적용과 센스앰프로부터의 데이타 출력 사이의 지연시간, 즉 워드선 출력지연(word-to-output delay)을 단축시키는 것이 중요하다. 또한, 워드 선 등화종료 지연(word-to-equalization ending delay)시간, 즉 메모리로의 워드선펄스의 적용시부터의 시간과 스위치 Q₅₁, Q₅₂, Q₅₃, Q₅₄, Q₅₅, Q₅₆의 개방에 의한 데이타선의 등화종료 시간을 단축시키는 것이 중요하다. 전류미러 센스앰프에 있어서 워드선 등화종료 지연시간은 교차결합된 부하센스앰프의 대응하는 최소값보다 작은 1. 3ns인 최소값을 갖고, 이것에 의해 전류미러가 도 7의 초단의 회로로서 사용된다.For the above-mentioned advantage of the high-speed sensing speed resulting from the positive feedback as described above, when the cross-coupled positive feedback load is used for the second stage differential amplifier, there is an advantage that the current mirror load can be used for the first stage. A large equalization timing margin can be obtained by using a current mirror amplifier as the first stage amplifier. In order to obtain a high speed memory device, it is important to shorten the delay time between application of word line pulses to the memory matrix and data output from the sense amplifier, that is, word-to-output delay. In addition, the word-to-equalization ending delay time, that is, the time from the application of the word line pulses to the memory and the switches Q ₅₁ , Q ₅₂ , Q ₅₃ , Q ₅₄ , Q ₅₅ , Q ₅₆ It is important to shorten the end time of equalization of the data line by opening. In the current mirror sense amplifier, the word line equalization termination delay time has a minimum value of 1.3 ns, which is smaller than the corresponding minimum value of the cross-coupled load sense amplifier, whereby the current mirror is used as the first stage circuit of FIG.

워드선 등화종료 지연 T_E는 도 21의 횡좌표에 도시하고, 워드선 출력지연T_D는 도 21의 종좌표에 도시한다. 여기서, 워드선 출력지연이라는 것은 워드선이 상승하고나서 센스앰프의 출력이 출력될 때까지의 시간을, 워드선 등화종료지연이라는 것은 워드선이 상승하고나서 등화가 종료할 때까지의 시간을 각각 의미한다.The word line equalization termination delay T _E is shown in the abscissa of FIG. 21, and the word line output delay T _D is shown in the ordinate of FIG. 21. Here, the word line output delay means the time from the rise of the word line to the output of the sense amplifier, and the word line equalization delay means the time from the rise of the word line to the end of equalization. it means.

도 21에 있어서 실선은 도 7의 실시예의 특성을 도시한 것이고, 점선은 도 6의 실시예의 특성을 도시한 것이다. 두 경우 모두 워드선 등화종료 지연T_E가 차동트랜지스터 또는 부하트랜지스터의 특성(예를 들면 임계전압)의 차에 의해서 너무 짧으면, 초단으로의 차동입력신호의 진폭이 최소인 시간동안 초단의 센스앰프의 차동트랜지스터의 출력에서는 일시적으로 오정보가 얻어지므로, 차동트랜지스터의 출력으로부터의 정확한 정보를 얻기 위해서는 지연이 필요하다. 이 지연은 워드선 출력지연 T_D를 유효하게 결정한다.In FIG. 21, the solid line shows the characteristics of the embodiment of FIG. 7, and the dotted line shows the characteristics of the embodiment of FIG. In both cases, if the word line equalization termination delay T _E is too short due to the difference in the characteristics of the differential transistor or the load transistor (e.g., threshold voltage), the sense amplifier of the first stage is applied for a time when the amplitude of the differential input signal to the first stage is minimum. Since incorrect information is temporarily obtained at the output of the differential transistor, a delay is required to obtain accurate information from the output of the differential transistor. This delay effectively determines the word line output delay T _D.

도 6의 실시예에 있어서는 초단의 센스앰프의 정귀환 부하의 증폭율이 크기 때문에,이 초단의 출력으로부터는 오정보가 큰 진폭으로 얻어진다. 그러나, 도 7의 실시예에 있어서의 초단의 센스앰프의 전류미러 부하의 증폭율은 도 6의 실시예에 있어서의 정귀환 부하의 증폭율에 비해 작기 때문에, 초단의 출력에서 작은 진폭의 오정보가 얻어지게 되어 도 7의 실시예에 있어서 워드선 출력지연T_D는 작아진다. 이 때문에, 도 7의 2단 센스앰프는 도 6의 2단 센스앰프와는 동일하기는 하지만, 그것보다 이론적으로 1. 3㎱ 빠르게 동작할 수 있다.In the embodiment of Fig. 6, since the amplification factor of the positive feedback load of the first stage sense amplifier is large, false information is obtained at a large amplitude from the output of this first stage. However, since the amplification ratio of the current mirror load of the first stage sense amplifier in the embodiment of FIG. 7 is smaller than the amplification ratio of the positive feedback load in the embodiment of FIG. 6, there is a small amount of misinformation at the output of the first stage. In this embodiment, the word line output delay T _D becomes small. For this reason, although the two-stage sense amplifier of FIG. 7 is the same as that of the two-stage sense amplifier of FIG. 6, it can theoretically operate 1.3 microseconds faster than that.

도 8은 본 발명의 또 다른 실시예를 도시한 도면이다. 도 8의 회로에 있어서는 예를 들면 접지전위와 같은 고정전압게이트를 갖는 구동용 nMOS Q₄₃, Q₄₄및 부하용 pMOS Q₄₁, Q₄₂를 구비한 차동증폭기를 초단에 배치하고, 도 1의 회로를 2단째의 센스앰프로서 사용하며, 이들 앰프를 종속 접속하고 있다.8 is a view showing another embodiment of the present invention. In the circuit of Fig. 8, for example, a differential amplifier including a driving nMOS Q ₄₃ , Q ₄₄ and a load pMOS Q ₄₁ , Q ₄₂ having a fixed voltage gate such as ground potential is arranged at the first stage, and the circuit of Fig. Is used as the second stage sense amplifier, and these amplifiers are cascaded.

도 7 및 도 8의 구성에 있어서도 2단째의 정귀환형 센스앰프에 의해 데이타버스 에 접속된 큰 부하용량(용량성 부하)을 고속으로 구동할 수 있다.7 and 8, the data bus is driven by the positive feedback sense amplifier of the second stage. The large load capacity (capacitive load) connected to can be driven at high speed.

도 9의 회로는 오타니(Ohtani) 외저, “SESSION ⅩⅨ : High Density SRAMS, pp. 264∼265, 1987, IEEE International Solid-State Circuits Conference, Digest of Technical Papers”의 센스회로의 샘플부를 도시한 도면으로서, 이 회로에 있어서는 앰프가 2단으로 종속접속되어 있고, 각 앰프는 전류미러형 앰프를 2개 병렬로 접속해서 이루어져 있다. 등화용 스위치는 각 단의 전후에서 사용되고 있다.The circuit of FIG. 9 is Ohtani et al., “SESSION ION: High Density SRAMS, pp. 264-265, 1987, IEEE International Solid-State Circuits Conference, Digest of Technical Papers, ”shows a sample of a sense circuit. In this circuit, amplifiers are cascaded in two stages, and each amplifier is a current mirror type. It consists of two amplifiers connected in parallel. The light switch is used before and after each stage.

도 10은 본 발명의 1실시예에 의한 도 6의 센스회로와 도 9의 종래의 센스회로의 지연시간을 센스앰프 평균전류에 대해서 도시한 그래프이다. 이 도 10으로부터는 본 발명의 1실시예에 의한 도 6의 센스회로가 도 9의 종래의 센스회로에 비해 2배이상의 속도로 동작할 수 있다는 것을 알 수 있다. 한편, 도 10은 동일한 지연시간을 생성하기 위해서 도 9의 센스회로에서 보다 훨씬 작은 평균 센스앰프전류를 본 발명에 사용한 것을 도시한 것이다.FIG. 10 is a graph showing the delay time of the sense circuit of FIG. 6 and the conventional sense circuit of FIG. 9 with respect to the sense amplifier average current according to an embodiment of the present invention. 10 shows that the sense circuit of FIG. 6 according to the first embodiment of the present invention can operate at twice the speed of the conventional sense circuit of FIG. 9. On the other hand, FIG. 10 shows that an average sense amp current much smaller in the sense circuit of FIG. 9 is used in the present invention to produce the same delay time.

도 11은 본 발명의 또 다른 실시예를 도시한 도면으로서, 스테이틱형 랜덤액세스메모리(SRAM)을 구성한다. 도 11에 있어서는 도 6의 센스앰프SA를 SRAM셀로부터의 리드신호를 증폭하기 위해 사용하며, 메인앰프MA는 도 1의 센스앰프에 메인앰프의 3상태동작을 제어하는 pMOS 트랜지스터 Q₇₁, Q₇₂를 부가한 구성으로 되어 있다. 도 12는 본 발명의 개량의 일부로서 본원 발명자들에 의해서 검토되어 고안된 집적회로를 도시한 도면이다. 도 11의 실시예는 도 12에 비해서 트랜지스터수가 대폭으로 저감되어 있어 소비전류 및 레이아웃면적이 약1/2로 되어 있다. 또, 도 11의 회로를 사용하면 동작속도가 대폭으로 고속화되고 메모리셀정보가 Dout에 도달하는데 소요되는 시간이 도 12의 회로를 사용한 경우에 비해 약 절반으로까지 감소한다는 것이 회로분석에 의해서 확인되고 있다.11 is a diagram showing another embodiment of the present invention, and constitutes a static random access memory (SRAM). 11 In, and also used for the sense amplifier SA of 6 to amplify the read signals from the SRAM cell to the main amplifier MA is a pMOS transistor Q for controlling the three-state operation of the main amplifier to the sense amplifier of Figure 1 _71, Q ₇₂ It is a structure which added. FIG. 12 is a view showing an integrated circuit devised by the present inventors as part of an improvement of the present invention. In the embodiment of Fig. 11, the number of transistors is significantly reduced compared to Fig. 12, and the current consumption and layout area are about 1/2. In addition, circuit analysis confirms that the circuit of FIG. 11 significantly increases the operation speed and the time required for memory cell information to reach Dout is reduced by about half compared to the case of using the circuit of FIG. have.

이러한 장점은 도 12의 회로에 있어서는 부하용 pMOS트랜지스터가 전류미러방식으로 접속되어 있기 때문에 부하용 MOS의 이득이 작은데 대해서, 도 11의 회로에 있어서는 부하용 pMOS트랜지스터가 정귀환 교차방식으로 접속되어 있기 때문에 부하MOS의 이득이 큰 것에 의해서 발생한다.This advantage is that the load pMOS transistors are connected in the current mirror method in the circuit of FIG. 12, so that the gain of the load MOS is small. In the circuit of FIG. 11, the load pMOS transistors are connected in the positive feedback crossover method. This is caused by a large gain of the load MOS.

앞에서 상세하게 설명하지는 않았지만, 도 11 및 도 12에 있어서 트랜지스터 Q₇₅, Q₇₆을 포함하는 부분은 상보 데이타출력에 의해 각각 구동되어 단일의 데이타선 출력Dout를 생성한다. 메모리매트릭스는 예를 들면 공통데이타선에 접속되고 각 워드선을 갖는 방식으로 SRAM메모리셀에 대해 도면의 좌측에 도시되어 있다. 데이타선과 통상 MOS 회로소자는 센스앰프SA로 된다.Although not described in detail above, the portions including transistors Q ₇₅ and Q ₇₆ in FIGS. 11 and 12 are driven by complementary data outputs, respectively, to produce a single data line output Dout. The memory matrix is shown on the left side of the figure for an SRAM memory cell, for example, in a manner connected to a common data line and having each word line. The data line and the normal MOS circuit element are sense amplifiers SA.

도 13은 도 11의 센스회로를 1M비트 SRAM에 적용했을 때 유도되는 회로분석에 의해 의한 동작파형을 도시한 도면이다. 도 13에 있어서는 등화후에 공통데이타선 사이의 미소한 전위차가 초단의 신호S1, 를 얻도록 센스앰프(도 11의 SA)에 의해서 고속으로 증폭되고, 2단째에서 CMOS레벨의 신호S2, 가 얻어진다. 신호S2, 는 큰 배선용량을 갖는 데이타버스를 전파한 후에 메인앰프(도 11의 MA)의 입력단에 있어서 완만해진 파형(도 13의 )로 된다. 그러나, 이 에 미소한 전위차가 발생하자마자 메인앰프에 의해 증폭하는 것에 의해서 메인앰프 출력신호 D1 , 가 고속으로 얻어지고, 인버터 INV1, INV2를 경유하여 출력트랜지스터 Q₇₅, Q₇₆을 구동한다. 이와 같이, 도 11의 회로구성을 이용하면, 초단 및 2단째의 센스앰프와 메인앰프의 동작을 1㎱정도 지연시켜 실행할 수 있고 매우 고속으로 출력Dout를 얻을 수가 있다. 도 13의 예에 있어서는 공통데이타선 에 전위차가 교차해서 발생하기 시작한 후 3㎱정도내에 출력Dout가 얻어지고 있다.FIG. 13 is a diagram showing an operating waveform by circuit analysis induced when the sense circuit of FIG. 11 is applied to a 1M bit SRAM. In Fig. 13, common data line after equalization. The minute potential difference between the first stage signal S1, Amplified at high speed by a sense amplifier (SA in FIG. 11) to obtain a Is obtained. Signal S2, Fig. 13 shows a smooth waveform at the input terminal of the main amplifier (MA in Fig. 11) after propagating a data bus having a large wiring capacity. ). However, this As soon as a small potential difference occurs, the main amplifier outputs the signal by amplifying it by the main amplifier. D1 , Is obtained at high speed, and the output transistors Q ₇₅ and Q ₇₆ are driven via the inverters INV1 and INV2. Thus, using the circuit configuration of Fig. 11, the operation of the first and second stage sense amplifiers and the main amplifier can be delayed by about 1 ms, and output Dout can be obtained at a very high speed. Common data line in the example of FIG. The output Dout is obtained within about 3 ms after the potential difference starts to cross.

또, 도 12에서는 데이타출력 제어신호DOC에 응답해서 메인앰프MA 다음에 출력단Dout의 고임피던스상태를 결정하기 위한 출력제어회로DB를 마련하고 있다. 한편, 도 11의 실시예에 있어서는 데이타출력 제어신호DOC에 의해 제어되는 nMOS트랜지스터 Q₇₀에 의해서 메인앰프MA의 활성상태 또는 비활성상태를 제어하고, 출력단Dout를 고임피던스상태로 하기 위한 pMOS트랜지스터 Q₇₁, Q₇₂를 메인앰프MA의 출력에 병렬 접속하고 DOC에 의해 제어하고 있다. 이것에 의해, 도 12의 출력제어회로DB에 상당하는 회로를 생략할 수 있으며, 출력버퍼내의 신호전달시간을 단축할 수가 있다.12, an output control circuit DB for determining the high impedance state of the output terminal Dout after the main amplifier MA in response to the data output control signal DOC is provided. On the other hand, also the pMOS transistor Q ₇₁ for a In the data output control signal DOC high impedance state, the output terminal Dout control the active or inactive state of the main amplifier MA, and by the nMOS transistor Q ₇₀ is controlled by an embodiment of the 11 , it is connected in parallel to the Q output ₇₂ on the main amplifier MA and controlled by the DOC. As a result, a circuit corresponding to the output control circuit DB of FIG. 12 can be omitted, and the signal transfer time in the output buffer can be shortened.

도 14는 본 발명의 또 다른 실시예를 도시한 도면으로서, 초단 및 2단째의 센스앰프SA에 도 7의 센스회로를 사용해서 구성한 것이다.FIG. 14 is a diagram showing still another embodiment of the present invention, constructed using the sense circuit of FIG. 7 for the first and second sense amplifiers SA.

도 15는 본 발명의 또 다른 실시예를 도시한 도면으로서, 초단 및 2단째의 센스앰프SA에 도 8의 센스회로를 사용해서 구성한 것이다.FIG. 15 is a diagram showing still another embodiment of the present invention, constructed using the sense circuit of FIG. 8 for the first and second sense amplifiers SA.

도 16은 본 발명의 또 다른 실시예(스테이틱RAM의 센스회로)를 도시한 도면으로서, 도 11의 실시예와 동일하기는 하지만 공통데이타선 에 CMOS정귀환 프리앰프PFB1(Q₂₀₄, Q₂₀₅, Q₂₂₅∼Q₂₂₈)을 부가한 구성으로 되어 있다. 도 17은 도 16의 실시예의 동작을 도시한 파형도이다. 이하, 도 17을 참조해서 도 16을 설명한다. 스테이틱RAM 메모리셀에서 리드되어 공통데이타선 로 전달된 전위차는 통상 0. 1∼0. 2V정도로 작다. 이 미소전위차를 어떻게 하면 가능한한 급격하게 증폭시킬 것인가가 고속화에 있어서의 핵심이다. 의 신호천이기간에 펄스를 ψ_CDQ , 에 인가해서 MOS트랜지스터 Q₂₀₂, Q₂₀₃을 일시적으로 도통시키는 것에 의해, 의 신호천이를 신속하게 등화시키고 있다. 다음에, 새로 선택된 메모리셀에 의한 신호전위차가 에 발생하기 시작함과 동시에 펄스 ψ_CDA , 에 의해 MOS트랜지스터 Q₂₀₄, Q₂₀₅를 도통시키고, 입력신호선과 출력신호선이 직접 결합(접속)된 CMOS정귀환 프리앰프PFB1을 동작시킨다. PFB1은 의 전위차를 정귀환에 의해 증폭하여 최대 0. 5V정도의 전위차(ΔV₁)을 얻는다. 이 PFB1은 상기 전위차를 급속하게 증가시키도록 작용하여 다음단의 센스회로를 급속하고 안정하게 동작시킨다. 다음단 이후에서의 센스동작이 종료된 후, 트랜지스터 Q₂₀₄, Q₂₀₅는 ψ_CDA , 에 의해 비도통으로 되어 PFB1은 동작하지 않는다. 센스동작은 메모리셀에서 전송되어 오는 전위차가 전체 센스앰프회로에 의해 수용가능한 값(본 예에 있어서는 0. 5V)으로 증폭될 때 종료하는 것으로 간주된다. 그러나, 동작의 고속화를 위해 사용되는 본 회로의 강력한 앰프에 의하면, 센스동작이 완료한 후에는 출력신호가 반전처리를 지연 및 복잡하게 하는 예를 들면 3V 또는 5V 또는 Vcc의 최대값으로 계속해서 증폭되게 된다. 이것에 의해, 본 발명에 있어서는 전체 센스앰프회로의 상보선에 대한 출력데이타차가 원하는 값에 도달하자마자 프리앰프가 효율적으로 이 회로에서 정지하고, 즉 증폭이감소하게 되며, 더욱 구체적으로 말하면 일정하게 감소된다. 여기에서, 전체 센스앰프회로는 고속의 감지를 위해 매우 강한 증폭을 갖게 설계할 수 있고, 원하는 출력이 필요량이상 증가하는 일없이 원하는 만큼 길게 유지되도록 감지가 실행되는 즉시 증폭을 저감시킬 수 있다. 모든 데이타지연의 저감에 대해 앞서 기술한 바와 같이 초단에 프리앰프용 전류미러 부하회로를 사용할 수 있다는 이점이 있기는 하지만, PFB1로서 어떠한 프리앰프를 사용해도 좋다. 또한, 증폭은 어떠한 방법으로 저감되어도 좋고, 특히 프리앰프PFB1의 증폭을 일정하게 저감하는 것이 바람직하다. 입력데이타선 가 각각 프리앰프와는 독립해서 프리앰프PFB1의 출력데이타선에 직접 접속되도록 회로내에 프리앰프를 마련하는 것이 가장 바람직하며, 이것에 의해 프리앰프를 완전히 오프(off)로 하여 데이타선을 오프시키지 않고도 전류를 전혀 흐르게 하지 않을 수 있다. 이러한 방법에서는 리드사이클의 작은 부분 즉 리드사이클의 센스부에서만 전력이 소비되기 때문에, 프리앰프PFB1의 소비전력은 매우 작은 것으로 된다. 감지후에 SRAM 메모리셀에서 Y방향 스위칭MOS트랜지스터를 거쳐서 리드된 신호는 CMOS 정귀환 프리앰프PFB1에 의해 증폭되지 않고, 이 프리앰프PFB1의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 공통데이타선 로 전달되도록 되어 있다. 이와 같이, 의 전위차가 필요이상 급격하게 증가하지 않고 점차 정상단(steday-stage)의 전위값ΔV₂(0. 1∼0. 2V)로 변화한다. 즉, 공통데이타선 사이의 전위차가 필요이상 증가하지 않아 다음의 메모리셀로부터의 정보의 리드가 지연되는 일이 없다. 초단의 센스앰프(SA1)의 출력 는 MOS트랜지스터 Q₂₀₆, Q₂₀₇을 펄스 에 따라 신호천이기간동안 도통시키는 것에 의해 급속하게 천이되고, 또 2단째의 센스앰프(SA2)의 출력 는 MOS트랜지스터 Q₂₀₈, Q₂₀₉를 펄스 에 따라 신호천이기간동안 도통시키는 것에 의해서 급속하게 천이된다. 그 후, 공통데이타선 에 전위차가 발생함과 동시에 트랜지스터Q₂₀₆, Q₂₀₇, Q₂₀₉를 비도통으로 하고 제어신호Y. SAC에 의해 센스앰프SA1, SA2를 동작시키며, 앞서 기술한 바와 같이 pMOS정귀환동작에 의해서 매우 고속으로 증폭된 신호 가 얻어진다.FIG. 16 is a diagram showing another embodiment (sense circuit of static RAM) of the present invention, although the same as the embodiment of FIG. The CMOS positive feedback preamplifier PFB1 (Q ₂₀₄ , Q ₂₀₅ , Q _{225 to} Q ₂₂₈ ) is added. 17 is a waveform diagram illustrating the operation of the embodiment of FIG. Hereinafter, FIG. 16 is demonstrated with reference to FIG. Common data line read from static RAM memory cell The potential difference delivered to is usually 0.1-1. As small as 2V. How to amplify this small potential difference as rapidly as possible is the key to speeding up. Pulses during the transition period ψ _CDQ , By temporarily applying MOS transistors Q ₂₀₂ and Q ₂₀₃ to Is quickly equalizing signal transitions. Next, the signal potential difference due to the newly selected memory cell Pulse at the same time it starts to occur ψ _CDA , The MOS transistors Q ₂₀₄ and Q ₂₀₅ are turned on to operate the CMOS positive feedback preamplifier PFB1 in which the input signal line and the output signal line are directly coupled (connected). PFB1 is The potential difference is amplified by positive feedback to obtain a potential difference (ΔV ₁ ) of up to about 0.5V. This PFB1 acts to rapidly increase the potential difference to operate the sense circuit of the next stage rapidly and stably. After the end of the sense operation after the next stage, the transistors Q ₂₀₄ and Q ₂₀₅ ψ _CDA , It becomes non-conductive and PFB1 does not operate. The sense operation is considered to end when the potential difference transmitted from the memory cell is amplified to an acceptable value (0.5 V in this example) by the entire sense amplifier circuit. However, according to the powerful amplifier of this circuit used for speeding up the operation, after the sense operation is completed, the output signal is continuously amplified to the maximum value of 3V or 5V or Vcc, which delays and complicates the inversion process. Will be. As a result, in the present invention, as soon as the output data difference with respect to the complementary lines of the entire sense amplifier circuit reaches a desired value, the preamplifier is effectively stopped in this circuit, that is, the amplification is reduced, more specifically, the constant decreases. do. Here, the entire sense amplifier circuit can be designed to have very strong amplification for high speed sensing, and can reduce amplification as soon as sensing is performed so that the desired output is kept as long as desired without increasing the required amount. As described above for the reduction of all data delays, there is an advantage that the current mirror load circuit for the preamplifier can be used in the first stage, but any preamplifier may be used as the PFB1. In addition, the amplification may be reduced by any method, and it is particularly preferable to constantly reduce the amplification of the preamplifier PFB1. Input data line It is most preferable to provide a preamplifier in the circuit so that the preamplifier is directly connected to the output data line of the preamplifier PFB1 independently of the preamplifier, thereby turning the preamplifier completely off and without turning off the data line. You can not let the current flow at all. In this method, since power is consumed only in a small portion of the lead cycle, that is, the sense portion of the lead cycle, the power consumption of the preamplifier PFB1 is very small. After detection, the signal read from the SRAM memory cell through the Y-direction switching MOS transistor is not amplified by the CMOS positive feedback preamplifier PFB1, but is a common data line through the direct path between the input signal line and the output signal line of the preamplifier PFB1. To be delivered to. like this, The potential difference of does not increase suddenly more than necessary, but gradually changes to the steady-stage potential value ΔV ₂ (0.1 to 0.2V). That is, common data line The potential difference between them does not increase more than necessary so that reading of information from the next memory cell is not delayed. Output of the first stage sense amplifier SA1 Pulse MOS transistor Q ₂₀₆ , Q ₂₀₇ Is rapidly shifted by conduction during the signal transition period, and the output of the second sense amplifier SA2 Pulse MOS transistors Q ₂₀₈ , Q ₂₀₉ As a result, the signal transitions rapidly by conduction during the signal transition period. After that, common data line The potential difference occurs at the same time and the transistors Q ₂₀₆ , Q ₂₀₇ and Q ₂₀₉ are turned off and the control signal Y. Signal amplifiers SA1 and SA2 are operated by SAC, and the signals amplified at very high speed by pMOS positive feedback operation as described above. Is obtained.

2단째의 센스앰프의 출력 와 데이타버스 를 접속하는 트랜지스터게이트를 구성하는 MOS트랜지스터 Q₂₁₂, Q₂₁₃, Q₂₁₄, Q₂₁₅는 신호가 로 출력되기 전에 도통시켜 두고, 또 MOS트랜지스터 Q₂₁₀, Q₂₁₁, Q₂₁₆, Q₂₁₇을 펄스 에 의해 신호천이기간동안 도통시킨다. 이것에 의해, 트랜지스터 Q₂₁₀, Q₂₁₁, Q₂₁₆, Q₂₁₇은 에 전위차가 발생함과 동시에 비도통으로 된다. 2단째의 센스앰프SA2에 의해 증폭된 신호 는 큰 부하용량을 갖는 데이타버스를 전파하는 동안에 완만하게 무뎌진 파형(도 17의 )로 된다.Output of the second stage sense amplifier And databus The MOS transistors Q ₂₁₂ , Q ₂₁₃ , Q ₂₁₄ , and Q ₂₁₅ constituting the transistor gate connecting the MOS transistors Q ₂₁₀ , Q ₂₁₁ , Q ₂₁₆ and Q ₂₁₇ are pulsed before being output to By the signal transition period. As a result, the transistors Q ₂₁₀ , Q ₂₁₁ , Q ₂₁₆ , Q ₂₁₇ are Potential difference is generated at the same time and becomes non-conductive at the same time. Signal amplified by sense amplifier SA2 of the second stage Figure 1 shows a smoothly dull waveform during the propagation of a data bus with large load capacity (Fig. 17 ).

신호천이기간중에 제어신호DOC에 의해 MOS트랜지스터Q₂₁₈을 비도통으로 하고 트랜지스터Q₂₁₉, Q₂₂₀을 도통시키며 신호 에 의해 MOS트랜지스터 Q₂₂₁, Q₂₂₂를 도통시키는 것에 의해서, 메인앰프출력의 전위 를 일시적으로 전원전압Vcc와 동일하게 되도록 한다. 따라서, 이 기간은 출력용 nMOS트랜지스터 Q₂₂₃, Q₂₂₄가 모두 비도통으로 된다. 출력신호Dout가 “0”에서 “1” 또는 “1”에서 “0”으로 천이하는 기간에 출력용 nMOS트랜지스터 Q₂₂₃, Q₂₂₄에 관통해서 흐르는 전류를 적은 양으로 억제시킬 수 있고, 저소비전력이고 또한 저잡음의 동작을 실행시킬 수가 있다. 다음에, 사이에 전위차가 발생하기 전에 DOC신호에 의해 트랜지스터Q₂₁₈을 도통시키고 트랜지스터 Q₂₁₉, Q₂₂₀을 비도통으로 하며, 계속해서 사이에 전위차가 발생함과 동시에 트랜지스터 Q₂₂₁,Q₂₂₂를 비도통으로 한다. 그 후, 메인앰프MA1에 의해 고속으로 증폭된 신호파형 가 얻어진다. 이들 신호는 인버터INV1, INV2를 거쳐서 출력트랜지스터 Q₂₂₃, Q₂₂₄를 구동시키고, 이것에 의해 출력Dout가 얻어진다.During the signal transition period, the MOS transistor Q ₂₁₈ is turned off by the control signal DOC and the transistors Q ₂₁₉ and Q ₂₂₀ are turned on. The MOS transistors Q ₂₂₁ and Q ₂₂₂ conduct the electric potential of the main amplifier output. Is temporarily equal to the power supply voltage Vcc. Therefore, in this period, the output nMOS transistors Q ₂₂₃ and Q ₂₂₄ are both non-conducting. In the period where the output signal Dout transitions from "0" to "1" or "1" to "0", the current flowing through the output nMOS transistors Q ₂₂₃ and Q ₂₂₄ can be suppressed in a small amount, and the power consumption is low. Low noise operation can be performed. Next, Transistor Q ₂₁₈ is conducted by DOC signal and transistors Q ₂₁₉ and Q ₂₂₀ are non-conductive before the potential difference occurs. At the same time, a potential difference occurs between the transistors Q ₂₂₁ and Q ₂₂₂ . Thereafter, the signal waveform amplified at high speed by the main amplifier MA1. Is obtained. These signals via the inverters INV1, INV2 drives the output transistor Q _223, Q _224, the output Dout is obtained by this.

상술한 바와 같이, 공통데이타선 의 미소한 전위차를 순차 고속으로 증폭하는 것에 의해, 매우 고속으로 출력파형Dout가 얻어진다.As described above, common data lines By amplifying the small potential difference of sequentially at high speed, the output waveform Dout is obtained at a very high speed.

본 발명의 또 다른 실시예로서는 도 16의 초단 및 2단째의 센스회로SA로서 도 7, 도 8 또는 도 9의 회로를 사용하여 설계한 회로구성도 고려할 수 있다. 이들 모든 실시예도 앞서 기술한 동작과 마찬가지 동작에 의해 고속으로 출력이 얻어진다.As another embodiment of the present invention, a circuit configuration designed using the circuits of Figs. 7, 8 or 9 as the first and second stage sense circuits SA of Fig. 16 can also be considered. All of these embodiments also obtain output at high speed by the same operation as described above.

도 18은 본 발명의 또 다른 실시예를 도시한 도면으로서, 도 16의 실시예에 pMOS정귀환 회로PFB2가 부가된 구성으로 되어 있다. 이 PFB2는 센스앰프SA의 동작을 더욱더 고속화시켜 더욱 고속의 증폭동작을 가능하게 하기 위해서, 비트선쌍 사이의 전위차를 고속으로 크게 하여 도 16의 실시예에 비해 공통데이타선 사이의 전위차를 더욱 빠르게 증대시키도록 작용하는 것이다.FIG. 18 shows yet another embodiment of the present invention, in which the pMOS positive feedback circuit PFB2 is added to the embodiment of FIG. This PFB2 makes the operation of the sense amplifier SA much faster and thus enables a faster amplification operation. The potential difference between them is increased at high speed, and the common data line is larger than in the embodiment of FIG. It acts to increase the potential difference more quickly.

본 발명의 또 다른 실시예로서는 도 18의 초단 및 2단째의 센스회로SA로서 도 7, 도 8 또는 도 9의 회로를 사용한 회로구성도 고려할 수 있다. 이들 모든 실시예도 도 18과 마찬가지로 고속으로 동작하는 센스앰프를 실현할 수가 있다.As another embodiment of the present invention, a circuit configuration using the circuits of Figs. 7, 8 or 9 as the first and second sense circuits SA of Fig. 18 can also be considered. All these embodiments can realize a sense amplifier that operates at high speed as in FIG.

도 19는 본 발명의 또 다른 실시예를 도시한 도면이다. Q₃₀₁, Q₃₀₈, Q₃₁₀, Q₃₁₁, Q₃₁₅는 pMOS, Q₃₀₂, Q₃₀₃, Q₃₀₅, Q₃₀₆, Q₃₀₇, Q₃₀₉, Q₃₁₂, Q₃₁₃, Q₃₁₄, Q₃₁₆은 nMOS를 각각 나타낸다. 도 19의 회로에 있어서 서로 다른 종류의 2개의 앰프는 종속(케스캐이드) 접속되어 있다. 초단 앰프는 Q₃₀₃, Q₃₀₄, Q₃₀₅, Q₃₀₆, Q₃₀₇로 구성되고 이들은 모두 nMOS이다. 도 1의 회로는 2단째 앰프로서 사용되며, Q₃₁₀, Q₃₁₁, Q₃₁₂, Q₃₁₃, Q₃₁₄로 구성되어 있다. 제1 스위칭 트랜지스터 Q₃₀₁, Q₃₀₂는 사이에 접속되고, 제2 스위칭트랜지스터 Q₃₀₈, Q₃₀₉는 사이에 접속되며, 제3 스위칭트랜지스터 Q₃₁₅, Q₃₁₆은 사이에 접속되어 있다. 1쌍의 상보신호 는 1쌍의 입력신호 에 따라 1쌍의 트랜지스터 Q₃₀₃, Q₃₀₄를 거쳐서 얻어지고, 교차결합된 트랜지스터 Q₃₀₅, Q₃₀₆에 의해 급속하게 증폭된다. 1쌍의 신호 는 2단째의 앰프에 의해서 다시 급속하게 증폭되고, Q₃₁₀, Q₃₁₁, Q₃₁₂, Q₃₁₃,Q₃₁₄의 트랜지스터 사이즈를 증대시키는 것에 의해서 큰 부하용량을 고속으로 구동시킨다.19 is a view showing another embodiment of the present invention. Q ₃₀₁ , Q ₃₀₈ , Q ₃₁₀ , Q ₃₁₁ , Q ₃₁₅ are pMOS, Q ₃₀₂ , Q ₃₀₃ , Q ₃₀₅ , Q ₃₀₆ , Q ₃₀₇ , Q ₃₀₉ , Q ₃₁₂ , Q ₃₁₃ , Q ₃₁₄ , Q ₃₁₆ are nMOS, respectively Indicates. In the circuit of FIG. 19, two amplifiers of different types are cascaded. The first stage amplifier consists of Q ₃₀₃ , Q ₃₀₄ , Q ₃₀₅ , Q ₃₀₆ and Q ₃₀₇ , all of which are nMOS. The circuit of Fig. 1 is used as a second stage amplifier and is composed of Q ₃₁₀ , Q ₃₁₁ , Q ₃₁₂ , Q ₃₁₃ and Q ₃₁₄ . The first switching transistors Q ₃₀₁ and Q ₃₀₂ are Connected between the second switching transistors Q ₃₀₈ and Q ₃₀₉ Connected between the third switching transistors Q ₃₁₅ and Q ₃₁₆ It is connected between. 1 pair complementary signal Is a pair of input signals Is obtained via a pair of transistors Q ₃₀₃ and Q ₃₀₄ and rapidly amplified by the cross-linked transistors Q ₃₀₅ and Q ₃₀₆ . 1 pair of signals Is rapidly amplified again by the second stage amplifier, and drives a large load capacity at high speed by increasing the transistor size of Q ₃₁₀ , Q ₃₁₁ , Q ₃₁₂ , Q ₃₁₃ and Q ₃₁₄ .

도 20은 본 발명의 또 다른 실시예를 도시한 도면이다. Q₄₀₂, Q₄₀₉, Q₄₁₂, Q₄₁₃, Q₄₁₄, Q₄₁₆은 nMOS, Q₄₀₁, Q₄₀₃, Q₄₀₄, Q₄₀₅, Q₄₀₆, Q₄₀₇, Q₄₀₈, Q₄₁₀, Q₄₁₁, Q₄₁₅는 pMOS를 각각 나타낸다. 도 20의 회로에 있어서 서로 다른 종류의 2개의 앰프는 종속접속되어 있다. 초단의 앰프는 Q₄₀₃, Q₄₀₄, Q₄₀₅, Q₄₀₆, Q₄₀₇로 구성되어 있고 이들은 모두 pMOS이다. 도 1의 회로는 2단째의 앰프로서 사용되고, Q₄₁₀, Q₄₁₁, Q₄₁₂, Q₄₁₃, Q₄₁₄로 구성되어 있다. 제1 스위칭 트랜지스터 Q₄₀₁, Q₄₀₂는 사이에 접속되고, 제2 스위칭트랜지스터 Q₄₀₈, Q₄₀₉는 사이에 접속되며, 제3 스위칭트랜지스터 Q₄₁₅, Q₄₁₆은 사이에 접속되어 있다. 1쌍의 상보신호 는 1쌍의 입력신호 에 따라서 1쌍의 트랜지스터 Q₄₀₃, Q₄₀₄를 거쳐 얻어지고, 교차결합된 트랜지스터 Q₄₀₅, Q₄₀₆에 의해 급속하게 증폭된다. 1쌍의 신호 는 2단째의 앰프에 의해 다시 급속하게 증폭되고, Q₄₁₀, Q₄₁₁, Q₄₁₂, Q₄₁₃,Q₄₁₄의 트랜지스터 사이즈를 증대시키는 것에 의해서 큰 부하용량을 고속으로 구동시킨다.20 is a view showing yet another embodiment of the present invention. Q ₄₀₂ , Q ₄₀₉ , Q ₄₁₂ , Q ₄₁₃ , Q ₄₁₄ , Q ₄₁₆ are nMOS, Q ₄₀₁ , Q ₄₀₃ , Q ₄₀₄ , Q ₄₀₅ , Q ₄₀₆ , Q ₄₀₇ , Q ₄₀₈ , Q ₄₁₀ , Q ₄₁₁ , Q ₄₁₅ pMOS is shown, respectively. In the circuit of Fig. 20, two amplifiers of different types are cascaded. The first stage amplifier consists of Q ₄₀₃ , Q ₄₀₄ , Q ₄₀₅ , Q ₄₀₆ and Q ₄₀₇ , all of which are pMOS. Circuit of Figure 1 is used as the amplifier in the second stage, is composed of _{Q 410, Q 411, Q 412} , Q 413, Q 414. The first switching transistors Q ₄₀₁ and Q ₄₀₂ Connected between the second switching transistors Q ₄₀₈ and Q ₄₀₉ Connected between the third switching transistors Q ₄₁₅ and Q ₄₁₆ It is connected between. 1 pair complementary signal Is a pair of input signals In accordance with this, a pair of transistors Q ₄₀₃ and Q ₄₀₄ are obtained and rapidly amplified by the cross-linked transistors Q ₄₀₅ and Q ₄₀₆ . 1 pair of signals The amplifier is rapidly amplified again by the second stage amplifier and drives a large load capacity at high speed by increasing the transistor size of Q ₄₁₀ , Q ₄₁₁ , Q ₄₁₂ , Q ₄₁₃ and Q ₄₁₄ .

도 19 및 도 20에 있어서 도 19의 초단 앰프의 n채널형 MOS트랜지스터 Q₃₀₃, Q₃₀₄또는 도 20의 초단 앰프의 p채널형 MOS트랜지스터 Q₄₀₃, Q₄₀₄는 전압증폭율이 일정값 이상인 소스폴로워로서 동작하고, 도 19의 초단 앰프의 교차결합된 n채널형 MOS트랜지스터 Q₃₀₅, Q₃₀₆또는 도 20의 초단 앰프의 p채널형 MOS트랜지스터 Q₄₀₅, Q₄₀₆은 상기 소스폴로워용 부하회로로서 동작하며, 이들 교차결합된 부하회로 Q₃₀₅, Q₃₀₆, Q₄₀₅, Q₄₀₆은 큰 전압증폭율을 갖는다.19 and 20, the n-channel MOS transistors Q ₃₀₃ and Q ₃₀₄ of the ultra-short amplifier of FIG. 19 or the p-channel MOS transistors Q ₄₀₃ and Q ₄₀₄ of the ultra-short amplifier of FIG. And the p-channel MOS transistors Q ₄₀₅ and Q ₄₀₆ of the cross-linked n-channel MOS transistors Q ₃₀₅ and Q ₃₀₆ of the ultra-short amplifier of FIG. 19 or the p-channel MOS transistors Q ₄₀₅ and Q ₄₀₆ of the ultra-short amplifier of FIG. 20 operate as the load circuit for the source follower. These cross-coupled load circuits Q ₃₀₅ , Q ₃₀₆ , Q ₄₀₅ and Q ₄₀₆ have a large voltage amplification factor.

도 19 및 도 20의 실시예에 있어서 등화스위치 트랜지스터 Q₃₀₈, Q₃₀₉, Q₄₀₈, Q₄₀₉는 상기 실시예와 마찬가지로, 펄스신호 에 따라서 교차결합된 부하 MOS트랜지스터 Q₃₀₅, Q₃₀₆, Q₄₀₅, Q₄₀₆의 정귀환동작을 저지한다. 쌍으로 이루어진 트랜지스터 Q₃₀₃, Q₃₀₄, Q₄₀₃, Q₄₀₄는 도 7에 대해 기술한 프리앰프의 이점에 부가해서, 고입력 임피던스 및 저출력 임피던스의 일반적인 소스폴로워 구성의 이점을 갖는다.19 and 20, the equalizing switch transistors Q ₃₀₈ , Q ₃₀₉ , Q ₄₀₈ , and Q ₄₀₉ are pulse signals similarly to the above embodiment. This prevents the positive feedback operation of the cross-coupled load MOS transistors Q ₃₀₅ , Q ₃₀₆ , Q ₄₀₅ and Q ₄₀₆ . The paired transistors Q ₃₀₃ , Q ₃₀₄ , Q ₄₀₃ , Q ₄₀₄ have the advantage of a general source follower configuration of high input impedance and low output impedance in addition to the advantages of the preamplifier described with reference to FIG. 7.

또, 본 발명은 SRAM에 한정되는 것은 아니고, DRAM, PROM, EPROM 등의 메모리장치 전반에 적용할 수가 있다.The present invention is not limited to SRAM, but can be applied to general memory devices such as DRAM, PROM, and EPROM.

이상 기술한 바와 같이 본 발명에 의하면, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있다.As described above, according to the present invention, the potential difference of the complementary output of the sense amplifier does not increase more than necessary amount, and the following inverted read operation can be executed at high speed.

또, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭되므로, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.In addition, even when the preamplifier is controlled in an inactive state, the signal read from the memory cell is amplified by being transmitted to the input of the sense amplifier which is controlled in an active state through a direct path between the input signal line and the output signal line of the preamplifier. Loss of amplification output can be avoided.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the Example, this invention is not limited to the said Example, Of course, can be variously changed in the range which does not deviate from the summary.

Claims (36)

제1 및 제2 입력선,First and second input lines, 제1 및 제2 중간선,First and second intermediate lines, 제1 및 제2 출력선,First and second output lines, 그의 게이트가 상기 제1 입력선에 접속된 제1 MOS트랜지스터,A first MOS transistor whose gate is connected to said first input line, 그의 게이트가 상기 제2 입력선에 접속됨과 동시에 그의 소스가 상기 제1 MOS트랜지스터의 소스에 접속된 제2 MOS트랜지스터,A second MOS transistor whose gate is connected to the second input line and whose source is connected to the source of the first MOS transistor, 그의 드레인이 상기 제1 중간선에 접속되고 그의 소스-드레인경로가 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제3 MOS트랜지스터,A third MOS transistor whose drain is connected to the first intermediate line and whose source-drain path is connected in series with the source-drain path of the first MOS transistor, 그의 드레인이 상기 제2 중간선 및 상기 제3 MOS트랜지스터의 게이트에 접속되고 그의 소스-드레인경로가 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 상기 제3 MOS트랜지스터의 드레인에 접속된 제4 MOS트랜지스터,Its drain is connected to the gate of the second intermediate line and the third MOS transistor and its source-drain path is connected in series to the source-drain path of the second MOS transistor and its gate is the drain of the third MOS transistor. A fourth MOS transistor connected to the 상기 제1 MOS트랜지스터의 소스와 제1 동작전위점 사이에 접속된 제1 스위치회로,A first switch circuit connected between a source of the first MOS transistor and a first operating potential point; 그의 게이트가 상기 제1 중간선에 접속된 제5 MOS트랜지스터,A fifth MOS transistor whose gate is connected to the first intermediate line, 그의 게이트가 상기 제2 중간선에 접속됨과 동시에 그의 소스가 상기 제5 MOS트랜지스터의 소스에 접속된 제6 MOS트랜지스터,A sixth MOS transistor whose gate is connected to the second intermediate line and whose source is connected to the source of the fifth MOS transistor, 그의 드레인이 상기 제1 출력선에 접속되고 그의 소스-드레인경로가 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제7 MOS트랜지스터,A seventh MOS transistor whose drain is connected to the first output line and whose source-drain path is connected in series to the source-drain path of the fifth MOS transistor, 그의 드레인이 상기 제2 출력선 및 상기 제7 MOS트랜지스터의 게이트에 접속되고 그의 소스-드레인경로가 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 상기 제7 MOS트랜지스터의 드레인에 접속된 제8 MOS트랜지스터,Its drain is connected to the second output line and the gate of the seventh MOS transistor and its source-drain path is connected in series to the source-drain path of the sixth MOS transistor and its gate is the drain of the seventh MOS transistor. An eighth MOS transistor connected to, 상기 제5 MOS트랜지스터의 소스와 상기 제1 동작전위점 사이에 접속된 제2 스위치회로 및A second switch circuit connected between the source of the fifth MOS transistor and the first operating potential point; 상기 제1 중간선과 상기 제2 중간선 사이에 접속된 제3 스위치회로를 구비하고,A third switch circuit connected between the first intermediate line and the second intermediate line; 상기 제1 및 제2 스위치회로가 도통하고 있는 기간과 상기 제3 스위치회로가 도통하고 있는 기간은 중첩하는 것을 특징으로 하는 증폭회로.And a period in which the first and second switch circuits are in electrical conduction and a period in which the third switch circuit is in conducting overlap. 제1항에 있어서,The method of claim 1, 상기 제1 스위치회로는 제9 MOS트랜지스터로 이루어지고,The first switch circuit is composed of a ninth MOS transistor, 상기 제2 스위치회로는 제10 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said second switch circuit comprises a tenth MOS transistor. 제2항에 있어서,The method of claim 2, 상기 제5∼제8 및 제10 MOS트랜지스터의 사이즈는 상기 제1∼제4 및 제9 MOS트랜지스터의 사이즈보다 큰 것을 특징으로 하는 증폭회로.And the size of the fifth to eighth and tenth MOS transistors is larger than that of the first to fourth and ninth MOS transistors. 제1항∼제3항중 어느 한항에 있어서,The method according to any one of claims 1 to 3, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.And the third switch circuit is brought into the conduction state from the conduction state after the first switch circuit is brought into the conduction state from the non-conduction state. 제4항에 있어서,The method of claim 4, wherein 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.And the third switch circuit is brought into the conduction state from the non-conducting state after the first switch circuit is brought into the conduction state from the non-conducting state. 제1항에 있어서,The method of claim 1, 상기 제1 입력선과 상기 제2 입력선 사이에 접속된 제4 스위치회로를 더 구비하고,And a fourth switch circuit connected between the first input line and the second input line, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.And the fourth switch circuit is brought into a conduction state from the conduction state after the first switch circuit is brought into the conduction state from the non-conduction state. 제6항에 있어서,The method of claim 6, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.And the fourth switch circuit is brought into a conduction state from the non-conducting state after the first switch circuit is brought into the conduction state from the non-conducting state. 제6항 또는 제7항에 있어서,The method according to claim 6 or 7, 상기 제4 스위치회로는 n채널형의 제11 MOS트랜지스터와 p채널형의 제12 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And said fourth switch circuit comprises at least one of an n-channel eleventh MOS transistor and a p-channel twelfth MOS transistor. 제1항에 있어서,The method of claim 1, 상기 제1, 제2, 제5 및 제6 MOS트랜지스터는 n채널형이고, 상기 제3, 제4, 제7 및 제8 MOS트랜지스터는 p채널형인 것을 특징으로 하는 증폭회로.Wherein the first, second, fifth and sixth MOS transistors are n-channel type, and the third, fourth, seventh and eighth MOS transistors are p-channel type. 제9항에 있어서,The method of claim 9, 상기 제1 스위치회로는 n채널형의 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said first switch circuit comprises an n-channel MOS transistor. 제1항에 있어서,The method of claim 1, 상기 제1, 제2, 제5 및 제6 MOS트랜지스터는 p채널형이고, 상기 제3, 제4, 제7 및 제8 MOS트랜지스터는 n채널형인 것을 특징으로 하는 증폭회로.And the first, second, fifth and sixth MOS transistors are p-channel type, and the third, fourth, seventh and eighth MOS transistors are n-channel type. 제11항에 있어서,The method of claim 11, 상기 제1 스위치회로는 p채널형 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said first switch circuit comprises a p-channel MOS transistor. 제1항에 있어서,The method of claim 1, 상기 제3 스위치회로는 n채널형의 제13 MOS트랜지스터와 p채널형의 제14 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And said third switch circuit comprises at least one of an n-channel 13th MOS transistor and a p-channel 14th MOS transistor. 제1항에 있어서,The method of claim 1, 상기 제1 출력선과 상기 제2 출력선 사이에 접속된 제5 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.And a fifth switch circuit connected between said first output line and said second output line. 제14항에 있어서,The method of claim 14, 상기 제5 스위치회로는 n채널형의 제15 MOS트랜지스터와 p채널형의 제16 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And the fifth switch circuit includes at least one of an n-channel 15th MOS transistor and a p-channel 16th MOS transistor. 제1항에 있어서,The method of claim 1, 상기 제3 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 제2 동작전위점 사이에서 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,The source-drain path of the third MOS transistor is connected in series to the source-drain path of the first MOS transistor between the first and second operating potential points, 상기 제4 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.And the source-drain path of the fourth MOS transistor is connected in series to the source-drain path of the second MOS transistor between the first operating potential point and the second operating potential point. 제1항에 있어서,The method of claim 1, 상기 제7 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,The source-drain path of the seventh MOS transistor is connected in series with the source-drain path of the fifth MOS transistor between the first operating point and the second operating potential point. 상기 제8 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.And the source-drain path of the eighth MOS transistor is connected in series to the source-drain path of the sixth MOS transistor between the first operating point and the second operating potential point. 제1 및 제2 입력선,First and second input lines, 제1 및 제2 중간선,First and second intermediate lines, 제1 및 제2 출력선,First and second output lines, 그의 게이트가 상기 제1 입력선에 접속되고 그의 드레인이 상기 제1 중간선에 접속된 제1 MOS트랜지스터,A first MOS transistor whose gate is connected to the first input line and its drain is connected to the first intermediate line, 그의 게이트가 상기 제2 입력선에 접속되고 그의 드레인이 상기 제2 중간선에 접속된 제2 MOS트랜지스터,A second MOS transistor whose gate is connected to the second input line and its drain is connected to the second intermediate line; 그의 게이트가 상기 제2 중간선에 접속되고 그의 소스-드레인경로가 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제3 MOS트랜지스터,A third MOS transistor whose gate is connected to the second intermediate line and whose source-drain path is connected in series with the source-drain path of the first MOS transistor, 그의 게이트가 상기 제1 중간선에 접속되고 그의 소스-드레인경로가 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제4 MOS트랜지스터,A fourth MOS transistor whose gate is connected to the first intermediate line and whose source-drain path is connected in series to the source-drain path of the second MOS transistor, 상기 제1 MOS트랜지스터의 소스-드레인경로 및 상기 제2 MOS트랜지스터의 소스-드레인경로와 제1 동작전위점 사이에 접속된 제1 스위치회로,A first switch circuit connected between the source-drain path of the first MOS transistor and the source-drain path of the second MOS transistor and a first operating potential point; 그의 게이트가 상기 제1 중간선에 접속되고 그의 드레인이 상기 제1 출력선에 접속된 제5 MOS트랜지스터,A fifth MOS transistor whose gate is connected to the first intermediate line and whose drain is connected to the first output line, 그의 게이트가 상기 제2 중간선에 접속되고 그의 드레인이 상기 제2 출력선에 접속된 제6 MOS트랜지스터,A sixth MOS transistor whose gate is connected to the second intermediate line and whose drain is connected to the second output line; 그의 게이트가 상기 제2 출력선에 접속되고 그의 소스-드레인경로가 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제7 MOS트랜지스터,A seventh MOS transistor whose gate is connected to the second output line and whose source-drain path is connected in series to the source-drain path of the fifth MOS transistor, 그의 게이트가 상기 제1 출력선에 접속되고 그의 소스-드레인경로가 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제8 MOS트랜지스터,An eighth MOS transistor whose gate is connected to the first output line and whose source-drain path is connected in series to the source-drain path of the sixth MOS transistor, 상기 제5 MOS트랜지스터의 소스-드레인경로 및 상기 제6 MOS트랜지스터의 소스-드레인경로와 상기 제1 동작전위점 사이에 접속된 제2 스위치회로 및A second switch circuit connected between the source-drain path of the fifth MOS transistor and the source-drain path of the sixth MOS transistor and the first operating potential point; 상기 제1 중간선과 상기 제2 중간선 사이에 접속된 제3 스위치회로를 구비하고,A third switch circuit connected between the first intermediate line and the second intermediate line; 상기 제1 및 제2 스위치회로가 도통하고 있는 기간과 상기 제3 스위치회로가 도통하고 있는 기간은 중첩하는 것을 특징으로 하는 증폭회로.And a period in which the first and second switch circuits are in electrical conduction and a period in which the third switch circuit is in conducting overlap. 제18항에 있어서,The method of claim 18, 상기 제1 스위치회로는 제9 MOS트랜지스터로 이루어지고,The first switch circuit is composed of a ninth MOS transistor, 상기 제2 스위치회로는 제10 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said second switch circuit comprises a tenth MOS transistor. 제19항에 있어서,The method of claim 19, 상기 제5∼제8 및 제10 MOS트랜지스터의 사이즈는 상기 제1∼제4 및 제9 MOS트랜지스터의 사이즈보다 큰 것을 특징으로 하는 증폭회로.And the size of the fifth to eighth and tenth MOS transistors is larger than that of the first to fourth and ninth MOS transistors. 제18항∼제20항중 어느 한항에 있어서,The method according to any one of claims 18 to 20, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.And the third switch circuit is brought into the conduction state from the conduction state after the first switch circuit is brought into the conduction state from the non-conduction state. 제21항에 있어서,The method of claim 21, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.And the third switch circuit is brought into the conduction state from the non-conducting state after the first switch circuit is brought into the conduction state from the non-conducting state. 제18항에 있어서,The method of claim 18, 상기 제1 입력선과 상기 제2 입력선 사이에 접속된 제4 스위치회로를 더 구비하고,And a fourth switch circuit connected between the first input line and the second input line, 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.And the fourth switch circuit is brought into a conduction state from the conduction state after the first switch circuit is brought into the conduction state from the non-conduction state. 제23항에 있어서,The method of claim 23, wherein 상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.And the fourth switch circuit is brought into a conduction state from the non-conducting state after the first switch circuit is brought into the conduction state from the non-conducting state. 제23항 또는 제24항에 있어서,The method of claim 23 or 24, 상기 제4 스위치회로는 n채널형의 제11 MOS트랜지스터와 p채널형의 제12 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And said fourth switch circuit comprises at least one of an n-channel eleventh MOS transistor and a p-channel twelfth MOS transistor. 제18항에 있어서,The method of claim 18, 상기 제1, 제2, 제5 및 제6 MOS트랜지스터는 n채널형이고, 상기 제3, 제4, 제7 및 제8 MOS트랜지스터는 p채널형인 것을 특징으로 하는 증폭회로.Wherein the first, second, fifth and sixth MOS transistors are n-channel type, and the third, fourth, seventh and eighth MOS transistors are p-channel type. 제26항에 있어서,The method of claim 26, 상기 제1 스위치회로는 n채널형의 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said first switch circuit comprises an n-channel MOS transistor. 제18항에 있어서,The method of claim 18, 상기 제1, 제2, 제5 및 제6 MOS트랜지스터는 p채널형이고, 상기 제3, 제4, 제7 및 제8 MOS트랜지스터는 n채널형인 것을 특징으로 하는 증폭회로.And the first, second, fifth and sixth MOS transistors are p-channel type, and the third, fourth, seventh and eighth MOS transistors are n-channel type. 제28항에 있어서,The method of claim 28, 상기 제1 스위치회로는 p채널형의 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.And said first switch circuit comprises a p-channel MOS transistor. 제18항에 있어서,The method of claim 18, 상기 제3 스위치회로는 n채널형의 제13 MOS트랜지스터와 p채널형의 제14 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And said third switch circuit comprises at least one of an n-channel 13th MOS transistor and a p-channel 14th MOS transistor. 제18항에 있어서,The method of claim 18, 상기 제1 출력선과 상기 제2 출력선 사이에 접속된 제5 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.And a fifth switch circuit connected between said first output line and said second output line. 제31항에 있어서,The method of claim 31, wherein 상기 제5 스위치회로는 n채널형의 제15 MOS트랜지스터와 p채널형의 제16 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.And the fifth switch circuit includes at least one of an n-channel 15th MOS transistor and a p-channel 16th MOS transistor. 제18항에 있어서,The method of claim 18, 상기 제3 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 제2 동작전위점 사이에서 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,The source-drain path of the third MOS transistor is connected in series to the source-drain path of the first MOS transistor between the first and second operating potential points, 상기 제4 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.And the source-drain path of the fourth MOS transistor is connected in series to the source-drain path of the second MOS transistor between the first operating potential point and the second operating potential point. 제18항에 있어서,The method of claim 18, 상기 제7 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,The source-drain path of the seventh MOS transistor is connected in series with the source-drain path of the fifth MOS transistor between the first operating point and the second operating potential point. 상기 제8 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.And the source-drain path of the eighth MOS transistor is connected in series to the source-drain path of the sixth MOS transistor between the first operating point and the second operating potential point. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 중간선은 상기 제1 및 제2 입력선과 절연된 것을 특징으로 하는 증폭회로.And the first and second intermediate lines are insulated from the first and second input lines. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 출력선은 상기 제1 및 제2 중간선과 절연된 것을 특징으로 하는 증폭회로.And the first and second output lines are insulated from the first and second intermediate lines.