KR0177743B1 - Address transition circuit - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
불휘발성 반도체 메모리 장치에 적합한 펄스폭 지연회로를 사용한 어드레스 천인 검출회로.An address shift detection circuit using a pulse width delay circuit suitable for a nonvolatile semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
센스앰프의 데이터 센싱동작을 안정하게 보장할 수 있는 반도체 메모리의 어드레스 천이 검출 회로를 제공함에 있다.An address transition detection circuit of a semiconductor memory capable of stably guaranteeing a data sensing operation of a sense amplifier is provided.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
펄스폭 지연부를 포함하는 어드레스 천이 검출회로를 가지는 반도체 메모리 장치에 있어서, 외부 전원전압의 이상 레벨에 응답하는 검출 제어신호를 발생하는 모니터링 수단과, 상기 검출 제어신호에 응답하여 상기 펄스폭 지연부로부터 출력되는 센스앰프 제어신호의 펄스폭을 확장하는 펄스폭 확장수단을 가짐을 특징으로 한다.A semiconductor memory device having an address transition detection circuit including a pulse width delay unit, comprising: monitoring means for generating a detection control signal in response to an abnormal level of an external power supply voltage; and from the pulse width delay unit in response to the detection control signal; And a pulse width extending means for extending the pulse width of the sense amplifier control signal to be output.
4. 발명의 중요한 용도4. Important uses of the invention
센스앰프의 데이터 센싱동작을 안정하게 보장하는 반도체 메모리의 어드레스 천이 검출 회로에 사용된다.The semiconductor memory device is used in an address transition detection circuit of a semiconductor memory which stably guarantees a data sensing operation of a sense amplifier.
Description
제1도는 종래의 반도체 메모리 소자의 블럭도.1 is a block diagram of a conventional semiconductor memory device.
제2도는 종래의 펄스폭 지연 회로도.2 is a conventional pulse width delay circuit diagram.
제3도는 전원전압의 변화에 따른 종래의 펄스폭 지연 회로의 신호 변화도.3 is a signal change diagram of a conventional pulse width delay circuit according to a change in power supply voltage.
제4도는 본 발명의 반도체 메모리 소자의 블럭도.4 is a block diagram of a semiconductor memory device of the present invention.
제5도는 본 발명의 펄스폭 지연 회로도.5 is a pulse width delay circuit diagram of the present invention.
제6도는 본 발명에 사용된 전원전압 레벨감지 회로도.6 is a power supply voltage level detection circuit diagram used in the present invention.
제7도는 본 발명에 사용된 전원전압 레벨감지 회로의 출력신호 파형도.7 is an output signal waveform diagram of a power supply voltage level detection circuit used in the present invention.
제8도는 본 발명에 동작 타이밍도.8 is an operation timing diagram according to the present invention.
본 발명은 어드레스 천이 검출회로에 관한 것으로, 특히 불휘발성 반도체 메모리 장치에 적합한 펄스폭 지연회로를 사용한 어드레스 천이 검출회로(Address Tran s i t ion Circuit; 이하 ATD)에 관한 것이다.The present invention relates to an address transition detection circuit, and more particularly, to an address transition detection circuit (ATD) using a pulse width delay circuit suitable for a nonvolatile semiconductor memory device.
일반적으로 반도체 메모리 소자가 고 집적화, 저 전력화 등이 진행되면서 반도체 메모리 소자에서는 ATD회로를 사용하여 디바이스의 동작을 제어한다. 이러한, ATD회로는 서메이터와 출력신호를 수신하여 펄스폭 지연을 행함에의해 센스앰프 제어신호를 제공하는 펄스폭 지연회로를 포함하고 있다.In general, as the semiconductor memory device is highly integrated and low in power, the semiconductor memory device uses an ATD circuit to control the operation of the device. The ATD circuit includes a pulse width delay circuit that receives a summator and an output signal and provides a sense amplifier control signal by performing a pulse width delay.
상기한 펄스폭 지연회로를 ATD회로의 구성으로서 사용하는 종래의 반도체 메모리 장치 및 어드레스 천이 감지회로에 대한 설명을 본 발명의 이해를 돕고자 이하에서 제1,2,3도를 참조하여 설명한다.Description of the conventional semiconductor memory device and the address transition detection circuit using the above-described pulse width delay circuit as the configuration of the ATD circuit will be described below with reference to FIGS. 1, 2, and 3 to aid in understanding of the present invention.
제1도에서, 펄스폭 지연회로 16는 센스앰프18를 제어하기 위한 어드레스 천이 검출회로의 구성으로서 사용된 경우이다. 제1도의 반도체 메모리 장치는 입력단 IN1으로 인가되는 어드레스를 입력하는 어드레스 입력부2, 행과 열의 교차점에 접속되어 데이터를 리드/라이트하는 다수의 메모리셀로 이루어진 메모리셀 어레이 10, 상기 어레이 10과 상기 입력부2간에 연결되어 상기 어드레스를 디코딩하여 각기 행 및 열 어드레스를 제공하는 X디코더 4 및 Y디코더 6, 상기 어드레스 입력부2에 연결되어 쇼트펄스를 발생하는 쇼트펄스 발생기 12, 상기 쇼트펄스 발생기 12에 연결된 서메이터14, 펄스폭 지연회로16, 센스앰프 18 및 상기 센스앰프 18에 연결된 데이터 출력부 20를 포함한다. 여기서, 상기 쇼트펄스 발생기12, 서메이터 14, 펄스폭 지연회로 16는 상기 ATD회로를 구성한다.In FIG. 1, the pulse width delay circuit 16 is a case used as a configuration of an address transition detection circuit for controlling the sense amplifier 18. In FIG. The semiconductor memory device shown in FIG. 1 includes an address input unit 2 for inputting an address applied to an input terminal IN1, and a memory cell array 10 including the plurality of memory cells connected to intersections of rows and columns to read / write data, the array 10, and the input unit. X decoder 4 and Y decoder 6 connected to each other to decode the address to provide row and column addresses, respectively, a short pulse generator 12 connected to the address input unit 2 to generate a short pulse, and a short pulse generator 12 connected to the short pulse generator 12. And a data output unit 20 connected to the mater 14, the pulse width delay circuit 16, the sense amplifier 18, and the sense amplifier 18. Here, the short pulse generator 12, the thermistor 14, and the pulse width delay circuit 16 constitute the ATD circuit.
제1도에서, 상기 외부에서 입력되는 어드레스 신호에 의하여 ATD회로에서 센스앰프를 제어하는 신호가 생성되는데, 외부에서 입력되는 어드레스 신호가 천이할 때 발생한 어드레스 출력 신호(Ai, aIB)가 상기 쇼트 펄스 발생기 12, 서메이터 14, 펄스폭 지연 회로 16를 차례로 통과하면, 라인 L3상에는 센스앰프 제어신호와 센스앰프 출력 래치제어신호가 발생된다. 바로 이 신호는 상기 센스앰프 18를 제어하는데 사용된다. 따라서, 이 신호에 의해 외부에서 입력된 어드레스 신호에 의해 선택된 메모리 셀의 셀 데이타를 센싱 할 수 있을 정도의 구간만큼 센스앰프 18가 인에이블되고, 데이터를 센싱한 후에는 센스앰프 18는 디스에이블된다. 여기서, 상기 센스앰프 18가 인에이블 되는 구간이 너무 길면 메모리 소자의 전력 소모가 증가되며, 인에이블되는 구간이 너무 짧으면 외부에서 입력된 어드레스 신호에 의해 선택된 메모리셀의 데이터가 센싱되지 않는 경우가 발생하게 된다. 따라서, 센스앰프 18에서의 센싱 스피드와 ATD회로에서 생성되는 센스앰프 제어 신호의 펄스폭이 일치하는 것이 바람직함을 알수 있다.In FIG. 1, a signal for controlling a sense amplifier in an ATD circuit is generated by an externally input address signal. An address output signal Ai or aIB generated when an externally input address signal transitions is the short pulse. Passing through the generator 12, the thermistor 14, and the pulse width delay circuit 16, a sense amplifier control signal and a sense amplifier output latch control signal are generated on the line L3. This signal is used to control the sense amplifier 18. Therefore, the sense amplifier 18 is enabled by the interval enough to sense the cell data of the memory cell selected by the externally input address signal by this signal, and the sense amplifier 18 is disabled after sensing the data. . In this case, when the period in which the sense amplifier 18 is enabled is too long, the power consumption of the memory device is increased. When the period in which the sense amplifier 18 is enabled is too short, data of the memory cell selected by an externally input address signal may not be sensed. Done. Therefore, it can be seen that the sensing speed of the sense amplifier 18 and the pulse width of the sense amplifier control signal generated by the ATD circuit are identical.
그러나, 종래의 ATD회로에서는 제어신호의 펄스폭이 정원 전압의 변환에 따라 변하여, 특정 전원 전압에서 ATD회로의 펄스폭과 센스앰프의 센싱 스피드를 일치시켜도 전원전압이 달라지면 서로 변하게 된다. 센스앰프 18의 센싱 스피드는 메모리 셀 전류에 의해서 결정되는데, 특히 반도체 메모리 소자가 고 집적화 되고 메모리 셀 크기가 작아지면서 셀전류도 감소하여 센싱 스피드는 감소하게 된다. 고 전원전압에서 메모리 셀의 셀전류는 증가하지만 셀 전류의 증가가 센스앰프 제어신호의 펄스폭 감소를 보상할 만큼 충분하지 않기 때문에 반도체 메모리 소자의 오동작을 초래하게 된다.However, in the conventional ATD circuit, the pulse width of the control signal changes according to the conversion of the excitation voltage, so that even if the pulse width of the ATD circuit matches the sensing speed of the sense amplifier at a specific power supply voltage, the power supply voltage changes. The sensing speed of the sense amplifier 18 is determined by the memory cell current. In particular, as the semiconductor memory device becomes highly integrated and the memory cell size becomes smaller, the cell current also decreases, thereby reducing the sensing speed. Although the cell current of the memory cell increases at a high power supply voltage, an increase in the cell current is not sufficient to compensate for the decrease in the pulse width of the sense amplifier control signal, which causes a malfunction of the semiconductor memory device.
제2도는 제1도중 종래의 펄스폭 지연회로 16를 상세히 도시한 것이다. 저항 162,164, 캐패시터 163, 게이트 160,166, 씨 모오스 인버터(CMOS Inverter) 161,165로 구성된 제2도의 회로는 외부에서 인가되는 전원전압이 2가지 경우일 때, 즉 Vcc1Vcc2일 때 외부에서 인가되는 전원 전압의 변화에 따라 센스앰프 제어신호의 펄스폭은 10ns-20ns의 변화폭을 갖게 되는데, 이때 Vcc1과 Vcc2의 전압차이는 0.5V-1V정도이다. 이는 제3도에 나타나 있다. 제3도에서, 파형 3B,C에 각기 도시된 센스앰프 제어신호 1,2는 파형 3A와 같이 외부에서 인가되는 전원 전압의 변화에 따라 펄스폭의 변화를 가진다. 제3도에서 알 수 있는 바와 같이, 외부에서 인가되는 전원 전압이 고 전압일 경우에는 메모리 셀 전류는 증가하게 되지만, 센스앰프 제어 신호2의 파형처럼 펄스폭이 감소하게된다. 따라서, 이 경우에 센스앰프 18는 데이터를 충분히 센싱할 수 있는 인터발을 갖지 못한다.FIG. 2 is a detailed view of the conventional pulse width delay circuit 16 in FIG. The circuit of FIG. 2 composed of resistors 162, 164, capacitors 163, gates 160, 166, and CMOS inverters 161, 165 is adapted to a change in the external supply voltage when there are two external supply voltages, that is, Vcc1 Vcc2. Therefore, the pulse width of the sense amplifier control signal has a variation range of 10 ns-20 ns, where the voltage difference between Vcc1 and Vcc2 is about 0.5V-1V. This is shown in FIG. In FIG. 3, the sense amplifier control signals 1 and 2 respectively shown in waveforms 3B and C have a change in pulse width according to a change in a power supply voltage applied from the outside, as in waveform 3A. As can be seen in FIG. 3, when the external power source voltage is a high voltage, the memory cell current increases, but the pulse width decreases as in the waveform of the sense amplifier control signal 2. Therefore, in this case, the sense amplifier 18 does not have an interval to sufficiently sense data.
상기한 바와 같이, 종래에는 전원전압이 변화할 경우에 어드레스 천이 검출 회로내의 펄스폭 지연회로가 센스앰프 제어신호의 펄스폭을 설정된 구간만큼 일정하게 생성해줄 수 없었으므로, 센스 앰프의 안정한 동작을 보장할 수 없는 문제점이 있었다.As described above, when the power supply voltage changes, the pulse width delay circuit in the address transition detection circuit cannot generate the pulse width of the sense amplifier control signal consistently by the set period, thereby ensuring stable operation of the sense amplifier. There was a problem that could not be done.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 개선된 펄스폭 지연회로를 사용한 어드레스 천이 검출 회로를 제공함에 있다.It is therefore an object of the present invention to provide an address transition detection circuit using an improved pulse width delay circuit which can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 센스앰프의 데이타 센싱동작을 안정하게 보장 할 수 있는 반도체 메모리의 어드레스 천이 검출 회로를 제공함에 있다.Another object of the present invention is to provide an address transition detection circuit of a semiconductor memory capable of stably guaranteeing a data sensing operation of a sense amplifier.
본 발명의 또 다른 목적은 외부에서 인가되는 전원전압이 상승하는 경우에 그에 따라 감소되는 센스앰프 제어 신호의 펄스폭을 원래의 상태로 증가시킬 수 있는 반도체 메모리를 제공함에 있다.It is still another object of the present invention to provide a semiconductor memory capable of increasing the pulse width of a sense amplifier control signal, which is reduced according to the increase of the externally applied power supply voltage.
본 발명의 또 다른 목적은 인가되는 전원전압의 레벨이 변동되더라도 센스앰프 제어신호의 펄스폭을 일정하게 생성할 수 있는 어드레스 천이 검출 회로내의 펄스폭 지연 회로를 제공함에 있다.It is still another object of the present invention to provide a pulse width delay circuit in an address transition detection circuit that can generate a constant pulse width of a sense amplifier control signal even when the level of the power supply voltage applied is varied.
상기의 목적을 달성하기 위한 본 발명은 펄스폭 지연부를 포함하는 어드레스 천이 검출회로를 가지는 불휘발성 반도체 메모리 장치에 있어서: 외부 전원전압의 이상 레벨에 응답하는 검출 제어신호를 발생하기 위하여, 상기 외부 전원전압을 수신하여 그의 레벨을 인버팅하는 제1인버터와, 상기 제1인버터의 출력단에 게이트가 연결된 제1엔형 및 피형 모오스 트랜지스터와, 상기 제1엔형 트랜지스터의 드레인에 소오스가 연결된 디플리션 타입 엔 모오스 트랜지스터와, 상기 디플리션 타입 엔 모오스 트랜지스터와 상기 전원전압 간에 채널이 연결된 제2피형 모오스 트랜지스터와, 상기 제1패형 트랜지스터의 드레인에 차례로 연결된 딜레이 소자를 포함하여 이루어지는 모니터링부와; 일측이 접지에 연결된 캐패시터, 상기 검출제어신호를 차례로 인버팅하기 위해 직렬연결된 인버터들, 및 상기 인버터들의 각 출력에 응답하며 상기 캐패시터의 타단과 상기 펄스폭 지연부의 일측노드사이에 연결된 전송게이트를 포함하며, 상기 검출 제어 신호에 응답하여 상기 펄스폭 지연부로부터 출력되는 센스앰프 제어신호의 펄스폭을 확장하는 펄스폭 확장부를 가짐을 특징으로 한다.A nonvolatile semiconductor memory device having an address transition detection circuit including a pulse width delay unit for achieving the above object is provided in order to generate a detection control signal in response to an abnormal level of an external power supply voltage. A first inverter for receiving a voltage and inverting its level, a first N-type and P-MOS transistor having a gate connected to an output terminal of the first inverter, and a depletion-type N-type source having a source connected to a drain of the first N-type transistor. A monitoring unit including a MOS transistor, a second type MOS transistor having a channel connected between the depletion-type N-MOS transistor and the power supply voltage, and a delay element sequentially connected to a drain of the first loss transistor; A capacitor having one side connected to ground, inverters connected in series for sequentially inverting the detection control signal, and a transmission gate connected between the other end of the capacitor and one node of the pulse width delay unit in response to each output of the inverters. And a pulse width extension unit for extending the pulse width of the sense amplifier control signal output from the pulse width delay unit in response to the detection control signal.
즉, 본 발명의 기술적 사상은 외부에서 인가되는 전원 전압의 레벨을 감지하여, 전원 전압에 맞는 센스앰프 제어 신호의 펄스폭이 변하도록 하여 고 전원 전압에서 센스앰프가 옳은 데이터를 출력할 수 있도록 한 것이다.That is, the technical idea of the present invention is to sense the level of the power supply voltage applied from the outside, so that the pulse width of the sense amplifier control signal corresponding to the power supply voltage is changed so that the sense amplifier can output correct data at a high power supply voltage. will be.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도면들중, 제4도는 본 발명의 반도체 메모리의 블록 구성을 나타낸 것이고, 제5도는 제4도중 개선된 펄스폭 지연 회로 40의 세부회로를 나타낸 것이다. 제6도는 외부에서 인가되는 전원 전압의 레벨을 감지하여 각각의 전원 전압의 레벨에 따라 서로 다른 결과를 출력하는 제4도의 전원전압 레벨 감지 회로 30의 세부회로도이다. 또한, 제7도는 제6도에 따른 동작 파형도를 나타낸 것이고, 제8도는 제5도의 펄스폭 지연회로 40에 대한 동작 타이밍 다이아그램이다.4 shows a block configuration of the semiconductor memory of the present invention, and FIG. 5 shows a detailed circuit of the improved pulse width delay circuit 40 in FIG. FIG. 6 is a detailed circuit diagram of the power supply voltage level detection circuit 30 of FIG. 4 that senses the level of the power supply voltage applied from the outside and outputs different results according to the level of each power supply voltage. 7 shows an operation waveform diagram according to FIG. 6, and FIG. 8 is an operation timing diagram for the pulse width delay circuit 40 of FIG.
제4도를 참조하면, 반도체 메모리 장치는 입력단 IN1으로 인가되는 어드레스를 입력하는 어드레스 입력부2, 행과 열의 교차점에 접속되어 데이터를 리드/라이트하는 다수의 메모리 셀로 이루어진 메모리셀 어레이 10, 상기 어레이 10과 상기 입력부2간에 연결되어 상기 어드레스를 티코딩하여 각기 행 및 열 어드레스를 제공하는 X디코더 4 및 Y디코더 6, 상기 어드레스 입력부2에 연결되어 쇼트펄스를 발생하는 쇼트펄스 발생기 12, 상기 쇼트펄스 발생기 12에 연결된 서메이터14, 펄스폭 지연회로 40, 전원 전압 레벨 감지회로 30, 센스앰프 18 및 상기 센스앰프 18에 연결된 데이터 출력부 20를 포함한다. 여기서, 상기 쇼트펄스 발생기12, 서메이터14, 펄스폭 지연회로 40는 본 발명의 ATD회로를 구성한다. 상기 제4도는 종래의 구성을 나타낸 제1도와 유사하나, 상기 펄스폭 지연회로 40의 구성이 다르고, 상기 전원전압 레벨 감지회로 30가 추가된 것이 특이하다.Referring to FIG. 4, the semiconductor memory device includes an address input unit 2 for inputting an address applied to an input terminal IN1, and a memory cell array 10 including a plurality of memory cells connected to intersections of rows and columns to read / write data. X decoder 4 and Y decoder 6 connected between the input unit and the input unit 2 to provide row and column addresses, respectively, and a short pulse generator 12 connected to the address input unit 2 to generate a short pulse, the short pulse generator And a summator 14 connected to 12, a pulse width delay circuit 40, a power supply voltage level sensing circuit 30, a sense amplifier 18, and a data output unit 20 connected to the sense amplifier 18. Here, the short pulse generator 12, the summator 14, and the pulse width delay circuit 40 constitute the ATD circuit of the present invention. 4 is similar to FIG. 1 showing a conventional configuration, but the configuration of the pulse width delay circuit 40 is different, and the power supply voltage level detecting circuit 30 is added.
먼저, 상기 전원전압 레벨 감지회로 30를 제6도를 참조하여 설명한다. 제6도의 구성은 외부 전원전압을 라인 L22을 통해 수신하여 레벨을 인버팅하는 인버터 31와, 상기 인버터 31의 출력단에 게이트가 연결된 엔형 및 피형 모오스 트랜지스터 34,35와, 상기 트랜지스터 34의 드레인에 소오스가 연결된 디플리션 타입 엔 모오스 트랜지스터 33과, 상기 트랜지터 33과 상기 전원전압 Vcc간에 채널이 연결된 피형 모오스 트랜지스터 32와, 상기 트랜지스터 35의 드레인에 차례로 연결된 딜레이 소자로서의 인버터 36,37을 포함한다. 상기 제6도에서, 외부에서 인가되는 전원 전압의 레벨을 2가지로 (Vcc1Vcc2)정하면, 외부에서 인가되는 전원 전압 레벨이 Vcc2보다 높을때는 출력단 L11의 출력신호는 '로우'가 된다. 또한 외부에서 인가되는 전원 전압 레벨이 Vcc1이면 (Vcc1Vcc2) 전원 전압 레벨 감지 회로의 출력 신호는 '하이'가 된다. 따라서, 상기 제6도의 회로는 제7도의 파형 7B,C를 입력 파형 7A에 대해 출력하므로, 전원전압이 설정된 범위를 오버하는 경우에 이를 알리는 신호로서 로우 레벨을 제공한다. 상기 제6도의 출력신호는 제8도의 라인 L11에 제공된다.First, the power supply voltage level detection circuit 30 will be described with reference to FIG. 6 shows an inverter 31 for receiving an external power supply voltage through a line L22 and inverting a level, an N and PMOS transistors 34 and 35 having a gate connected to an output terminal of the inverter 31, and a source at a drain of the transistor 34. And a depletion-type N-MOS transistor 33 to which the transistor is connected, a type MOS transistor 32 having a channel connected between the transistor 33 and the power supply voltage Vcc, and an inverter 36 and 37 which are sequentially connected to the drain of the transistor 35. In FIG. 6, when the power supply voltage applied from the outside is set to two levels (Vcc1Vcc2), the output signal of the output terminal L11 becomes 'low' when the power supply voltage level applied from the outside is higher than Vcc2. Also, if the power supply voltage level applied from the outside is Vcc1 (Vcc1Vcc2), the output signal of the power supply voltage level detection circuit is 'high'. Therefore, since the circuit of FIG. 6 outputs waveforms 7B and C of FIG. 7 to the input waveform 7A, the circuit of FIG. 6 provides a low level as a signal indicating when the power supply voltage exceeds a set range. The output signal of FIG. 6 is provided on line L11 of FIG.
제5도의 펄스폭 지연회로 40는, 저항 162,164, 캐패시터 163, 게이트 160,166, 씨 모오스 인버터(CMOS Inverter) 161, 165로 구성된 종래의 제2의 회로에다가 캐패시터 46, 인버터 49,50와 PMOS 및 NMOS로 이루어진 전송 게이트 45를 더 포함하여 이루어져 있다. 상기 제5도의 지연회로 40는 상기 전원 전압 레벨 감지 회로 30의 출력신호에 제어를 받게 되는데, 외부에서 인가되는 전원 전압이 Vcc2보다 높으면 전원전압 레벨 감지회로 30의 출력이 '로우'가 되어 인버터 49에 인가된다. 따라서, 상기 인버터 49의 출력노드 A는 '하이'가 되고, 인버터 50의 출력은 로우가 되어 PMOS 와 NMOS로 이루어진 상기 전송 게이트 45가 턴온된다. 따라서, 캐패시터 46는 노드 B상에 나타난 전압에 대한 전하를 충전한다. 그러므로, 상기 회로 40의 출력단 L3에는 펄스폭이 종래에 비해 지연된 제8도의 파형 8C와 같은 센스앰프 제어신호가 출력된다. 그러므로, 상기 제5도의 인버터 49,50 및 전송게이트 45, 캐패시터 46는 전원전압의 상승시 펄스폭 확장 수단으로서 작용한다. 상기 펄스폭 확장 수단에 의해 상기 센스앰프 18는 전원전압의 변동시에도 데이타의 센싱동작을 안정하게 할 수 있게되는 것이다. 한편, 상기 전원전압이 Vcc2보다 낮으면 전원전압 모니터링 수단으로서의 상기 레벨 감지 회로 30의 출력은 '하이'가 되고 상기 제5도의 노드 A는 '로우' 가 된다. 이에 따라, 상기 전송 게이트 45는 턴 오프되어 상기 캐패시터 46가 상기 노드 B에 전기적으로 연결되지 않는다. 그러므로, 상기 펄스폭 확장수단은 펄스폭을 확장하지 않게 된다. 즉, 설정된 펄스폭을 가지는 센스앰프 제어신호가 상기 출력단 L3을 통해 출력된다. 이는 제8도의 파형 8B로서 제공된다.The pulse width delay circuit 40 of FIG. 5 includes a second circuit including a resistor 162, 164, a capacitor 163, a gate 160, 166, a CMOS inverter 161, 165, and a capacitor 46, an inverter 49, 50, and a PMOS and an NMOS. It further comprises a transmission gate 45 made up. The delay circuit 40 of FIG. 5 is controlled by the output signal of the power supply voltage level detection circuit 30. When the external power supply voltage is higher than Vcc2, the output of the power supply voltage level detection circuit 30 becomes 'low' and the inverter 49 Is applied to. Accordingly, the output node A of the inverter 49 becomes 'high' and the output of the inverter 50 becomes low so that the transfer gate 45 composed of PMOS and NMOS is turned on. Thus, capacitor 46 charges the charge for the voltage shown on node B. Therefore, a sense amplifier control signal such as waveform 8C in FIG. Therefore, the inverters 49, 50, the transfer gate 45, and the capacitor 46 in FIG. 5 serve as pulse width expansion means when the power supply voltage rises. By the pulse width expanding means, the sense amplifier 18 can stabilize the data sensing operation even when the power supply voltage is changed. On the other hand, when the power supply voltage is lower than Vcc2, the output of the level sensing circuit 30 as the power supply voltage monitoring means becomes high and the node A of FIG. 5 becomes low. Accordingly, the transfer gate 45 is turned off so that the capacitor 46 is not electrically connected to the node B. Therefore, the pulse width expanding means does not extend the pulse width. That is, the sense amplifier control signal having the set pulse width is output through the output terminal L3. This is provided as waveform 8B in FIG.
따라서, 상기한 바와 같은 펄스폭 지연 회로에 따르면, 외부에서 인가되는 전원전압이 상승하는 경우에 그에 따라 감소되는 센스앰프 제어 신호의 펄스폭을 원래의 상태로 증가시킬 수 있으므로, 센스앰프의 데이타 센싱동작을 안정하게 보장할 수 있는 효과가 있다.Therefore, according to the pulse width delay circuit as described above, the pulse width of the sense amplifier control signal, which is reduced accordingly when the power supply voltage applied from the outside increases, can be increased to its original state. There is an effect that can ensure a stable operation.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030100A KR0177743B1 (en) | 1995-09-14 | 1995-09-14 | Address transition circuit |
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|---|---|---|---|
| KR1019950030100A KR0177743B1 (en) | 1995-09-14 | 1995-09-14 | Address transition circuit |
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| KR0177743B1 true KR0177743B1 (en) | 1999-05-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760153B1 (en) * | 2001-05-21 | 2007-09-18 | 매그나칩 반도체 유한회사 | Voltage adapted two-phase clock generating circuits |
-
1995
- 1995-09-14 KR KR1019950030100A patent/KR0177743B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760153B1 (en) * | 2001-05-21 | 2007-09-18 | 매그나칩 반도체 유한회사 | Voltage adapted two-phase clock generating circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970016964A (en) | 1997-04-28 |
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