KR0177678B1 - 적층 세라믹 칩 커패시터의 단자전극 형성방법 - Google Patents

Abstract

본 발명은 세라믹 전자부품, 특히 적층 세라믹 칩 커패시터의 단자전극을 형성하는 방법에 관한 것이며, 그 목적은 세라믹 칩 커패시터(ceramic chip capacitor)의 내부전극과 단자전극의 결합을 보다 양호하고 완전하게 결합시킬 수 있는 방법을 제공함에 있다.

상기 목적달성을 위한 본 발명은 세라믹 조성물과 비금속(base metal) 내부전극이 적층된 세라믹 소체를 연마하고, 그 양단에 단자전극을 형성시키는 적층 칩 커패시터의 제조방법에 있어서, 상기 세라믹 소체를 연마후 세라믹 소체의 내부 전극이 소체의 표면보다 더 돌출되도록 전기도금하고, 이어서 단자전극 페이스트를 도포하고 소성하는 적층 세라믹 칩 커패시터의 단자전극 형성방법에 관한 것을 그 기술적 요지로 한다.

Description

적층 세라믹 칩 커패시터의 단자전극 형성방법

제1도는 일반적인 적층 세라믹 칩 커패시터의 외관도.

제2도는 제1도의 A-A' 단면도.

제3도는 일반적인 적층 칩 커패시터 소체의 상세도.

제4도는 본 발명에 의한 적층 칩 커패시터 소체의 상세도.

제5도는 베럴연마된 종래의 적층 세라믹 칩 커패시터의 현미경조직사진.

제6도는 본 발명에 의해 전기도금된 적층 세라믹 칩 커패시터의 현미경조직사진.

제7도는 종래 및 본 발명의 적층 세라믹 칩 커패시터의 ESR특성을 비교한 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 세라믹 소체 2 : 단자전극

3 : 내부전극

본 발명은 세라믹 전자부품 등의 단자전극을 형성하는 방법에 관한 것으로, 특히 세라믹 칩 커패시터(ceramic chip capacitor)의 내부전극과 단자전극의 결합을 보다 양호하고 완전하게 결합시킬 수 있는 방법에 관한 것이다.

일반적으로 세라믹 칩 커패시터는, 제1도에 도시된 바와 같이, 세라믹 소체(1)와 단자전극(또는 외부전극)(2)으로 구성되는데, 세라믹 소체(1)는 제2도에서와 같이, 티탄산바륨 등의 금속산화물과 내부전극(3)을 이루는 금속이 적층되는 구조를 갖고 있다.

상기 적층 칩 커패시터를 제조하는 방법을 살펴보면, 먼저 세라믹 유전체와 내부 전극이 일체형으로 적층, 형성되고 이 소체는 고온에서 소성된다. 소성은 일반적으로 공기 중에서 하지만 1250-1350℃의 고온에서 처리되기 때문에 내부전극으로는 산화되지 않는 Pd 등의 귀금속이 사용된다. 그런데, 내부전극은 유전체보다도 소성수축이 크기 때문에 제3도에 도시된 바와 같이, 일반적으로 내부전극(3)이 칩 소체(1)에 약간 함몰된('3a'부분)구조를 가지고 있고, 이로 인하여 소성후에는 배럴연마 등에 의해 내부전극(3)의 양단에 노출시킬 필요가 있다. 그 후, 양단에 단자전극(2)이 형성되는 Ag 등의 소정의 금속을 형성하여 적층 세라믹 칩 커패시터가 되는 것이다.

한편, 일반적인 칩 커패시터는 내부전극, 단자전극 모두 귀금속(noble metal)을 이용하기 때문에 고가이므로 최근에 비용절감을 위하여 Ni, Cu 등의 비금속(base metal)이 전극으로서 사용되고 있다. 예를들면, 내부전극으로서 Ni, 단자전극으로서 Cu를 이용하는 것이 일반적이나, 이들 금속은 상기 Pd와 Ag의 경우에 비하여 상호확산이 작아 합금화에 의한 접촉이 어려워 내부전극인 Ni과 단자전극인 Cu의 결합이 불충분하여 용량저하, 또는 손실계수 및 ESR(직렬등가저항)의 상승 등 콘덴서 특성의 열화현상이 발생되는 문제가 있어 이에 대한 개선이 절실히 요구되고 있다.

따라서, 본 발명은 일반적인 적층 세라믹 칩 커패시터의 제조시 내부전극과 단자전극이 충분히 접촉되도록 하므로써, 전기적 또는 물리적인 충격에 의해 양전극의 결합이 손상되는 것을 방지하여 콘덴서 특성이 열화되는 것을 방지할 수 있는 적층 세라믹 칩 커패시터의 단자전극 형성 방법을 제공하고자 하는데 있다.

상기 목적 달성을 위한 본 발명은 세라믹 조성물과 비금속(base metal) 내부전극이 적층된 세라믹 소체를 연마하고, 그 양단에 단자전극를 형성시키는 적층 칩 커패시터의 제조방법에 있어서, 상기 세라믹 소체를 연마후 세라믹 소체의 내부전극이 소체의 표면보다 더 돌출되도록 전기도금하고, 이어서 단자전극 페이스트를 도포하고 소성하는 적층 세라믹 칩 커패시터의 단자전극 형성방법에 관한 것이다.

이하, 본 발명을 상세히 설명한다.

우선, 본 발명에서 적용되는 칩 커패시터는 유전체가 세라믹이고 내부전극이 비금속(base metal)인 적층 세라믹 소체를 대상으로 하며, 그 소체 양단에 단자전극이 도포, 소성되는 적층 칩 커패시터라면 어느 것이나 적용 가능하다.

상기 세라믹 소체의 재질은 통상의 티탄산 바륨 등과 같은 유전체를 사용하며, 특별히 한정하지 않는다.

또한, 상기 내부전극은 비금속, 구체적으로는 Ni, Cu 또는 이들의 합금이 바람직한데, 이러한 합금으로서는 예를들면 Ni-Cr 또는 Ni-Co 등을 들 수 있다.

또한, 상기 단자전극 페이스트는 내부전극과 동일한 재질이거나 내부전극과 합금화가 가능한 금속 또는 이들의 혼합물, 합금이 바람직하다. 예를들면, Ni, Cu 또는 이들의 분말혼합물, 그리고 Ni계 합금, Cu계 합금, Ni-Cr 합금, Ni-Co 합금 등을 들 수있다.

본 발명은 상기 세라믹 소체를 소성한 다음 연마하고 연마된 소체의 양단에 노출된 내부전극에 전기도금을 행하여 제4도와 같이 내부전극(3)이 칩 소체(1)의 양단의 표면보다 많이 돌출시키므로써, 내부전극(3)과 단자전극의 결합을 보다 완전하게 함에 그 특징이 있다. 이 때, 상기 세라믹 소체(1)의 표면에 노출되는 돌출부(3b)의 두께는 상기 소체(1)보다 크면 바람직하며, 보다 바람직하게는 약0.5-10㎛ 정도의 범위를 갖도록 하는 것이다. 만일 상기 돌출부의 두께가 0.5㎛ 미만으로 되면 종래의 커패시터에 비하여 내부전극과 단자전극간의 접촉 효과가 크게 향상되지는 않는다. 그리고, 돌출부의 두께가 10㎛ 보다 큰 경우 접촉력이 매우 좋으나 도금비용이 과다 소모되는 단점이 있다.

이와 같이, 소체의 내부전극이 소체의 표면보다 더 돌출되도록 전기도금하고, 이어서 단자전극 페이스트를 도포하고 상기 단자전극을 소성하면 내부전극과 단자전극의 결합이 매우 우수한 적층 세라믹 칩 커패시터를 얻을 수 있다.

이하, 본 발명을 실시예를 통하여 구체적으로 설명한다.

[실시예]

비환원성 유전체 조성물과 Ni 내부전극으로 구성되는 적층 세라믹 칩 커패시터의 그린 칩(green chip)을 탈지후, 환원성 분위기(H₂/N₂=5/95), 1300℃에서, 2시간 동안 소성을 행하고,그 후 배럴(barrel)연마에 의하여 내부전극의 칩 단면에 노출시켜 세라믹 소체를 얻었다. 이때, 배럴연마는 적정량의 SIC를 주체로 한 구상의 매질(media)과 연마재, 순수를 포트(pot)중에 넣고 12시간 회전시킨 다음, 충분한 세척을 행하였다. 이렇게 하여 얻어진 세라믹 소체(종래재)의 표면상태를 현미경으로 관찰한 결과 제5도와 같았다.

또한, 상기 배럴연마된 세라믹 소체를 Ni도금액 중에 행하여 세라믹 소체의 양단면에 노출된 Ni 내부전극의 금속부분에 약 2㎛정도의 Ni도금을 행하였다. 도금된 소체(발명재)의 표면상태를 현미경으로 관찰하고 제6도에 나타내었다.

제5도 및 제6도에 도시된 바와 같이, Ni도금을 실시한 발명재의 경우 내부전극이 연속적으로 확실히 소체 밖으로 돌출되어 있지만, 배럴연마만 행한 종래재의 경우 내부전극이 확실히 돌출되지 않을 뿐만 아니라 끊어짐이 많이 발견됨을 알 수 있었다.

한편, 종래재 및 발명재를 각각 충분히 건조하고, 칩 양단면에 Cu 페이스트를 도포, 건조한 후 질소 분위기중에서 900℃, 10분간 소부한 다음, 내열성과 납땜성을 부여하기 위하여 Ni도금, 납도금을 행한 제품을 얻었다. 제작된 각각의 적층 세라믹 칩 커패시터에 대하여 전기적 특성을 대표예로서 ESR 특성을 측정하고 그 결과을 제7도에 나타내었다.

제7도에 도시된 바와 같이, 발명재의 경우 종래재보다 평균치 및 편차가 모두 우수한 특성을 갖음을 알 수 있었다.

상술한 바와 같이, 본 발명은 배럴연마 등에 의해 칩 커패시터의 양단에 노출된 내부전극상에 전기도금을 행하고, 단자전극 페이스트를 도포, 건조한 후 소성함으로써, 적층 칩 커패시터의 내부전극과 외부전극의 결합을 보다 완전하게 하고 이로 인해 양 단자의 결합이 전기적 또는 물리적인 충격에 의해 손상되는 것을 방지하고 특히 콘덴서 특성의 열화를 방지하는 효과가 있다.

Claims (4)

1. 세라믹 조성물과 비금속(base metal) 내부전극이 적층된 세라믹 소체를 연마하고, 그 양단에 단자전극을 형성시키는 적층 칩 커패시터의 제조방법에 있어서, 상기 세라믹 소체를 연마후 세라믹 소체의 내부전극이 소체의 표면보다 더 돌출되도록 전기도금하고, 이어서 단자전극 페이스트를 도포하고 소성함을 특징으로 하는 적층 세라믹 칩 커패시터의 단자전극 형성방법.
2. 제1항에 있어서, 상기 내부전극은 Ni, Cu 또는 이들의 합금인 것을 특징으로 하는 적층 세라믹 칩 커패시터의 단자전극 형성방법.
3. 제1항에 있어서, 상기 단자전극 페이스트는 내부전극과 동재질이거나 내부전극과 합금화가 가능한 금속 또는 이들의 혼합물, 합금을 이루는 것을 특징으로 하는 적층 세라믹 칩 커패시터의 단자전극 형성방법.
4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 세라믹 소체의 표면에 노출되는 돌출부의 두께는 0.5-10㎛ 임을 특징으로 하는 적층 세라믹 칩 커패시터의 단자전극 형성방법.