KR0176194B1 - Method for forming a trench of semiconductor device - Google Patents
Method for forming a trench of semiconductor device Download PDFInfo
- Publication number
- KR0176194B1 KR0176194B1 KR1019960003437A KR19960003437A KR0176194B1 KR 0176194 B1 KR0176194 B1 KR 0176194B1 KR 1019960003437 A KR1019960003437 A KR 1019960003437A KR 19960003437 A KR19960003437 A KR 19960003437A KR 0176194 B1 KR0176194 B1 KR 0176194B1
- Authority
- KR
- South Korea
- Prior art keywords
- material layer
- semiconductor substrate
- region
- layer pattern
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 장치의 트렌치 소자 분리 방법이 개시되어 있다. 본 발명은 반도체 기판 상에 반도체 기판의 소정 영역을 노출시키는 제1물질층 패턴 및 제2물질층 패턴을 차례로 적층시키어 형성하는 단계, 상기 노출된 반도체 기판을 소정 깊이만큼 식각하여 트렌치 영역을 형성하는 단계, 상기 트렌치 영역을 채우면서 상기 제2물질층 패턴의 표면 높이보다 낮은 표면을 갖는 제3물질층 패턴을 형성하는 단계, 상기 트렌치 영역의 측벽 상부의 반도체 기판에 제1깊이를 가지면서 상기 반도체 기판과 동일한 도전형의 불순물로 도우핑된 채널반전 방지 영역을 형성하는 단계, 상기 제1물질층 패턴 및 상기 제2물질층 패턴을 제거하여 그 아래의 반도체 기판을 노출시키는 단계, 상기 노출된 반도체 기판 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 소정 영역 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 양 옆의 반도체 기판 표면에 상기 채널반전 방지 영역을 완전히 감싸도록 상기 제1깊이보다 깊은 제2깊이를 가지면서 상기 반도체 기판과 반대형의 불순물에 의해 상기 채널반전 방지 영역의 농도보다 높은 농도로 도우핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법을 제공한다. 본 발명에 의하면, 구동속도를 저하시키지 않으면서 누설전류를 크게 감소시킬 수 있는 트랜지스터를 구현할 수 있다.A method of separating trench elements in a semiconductor device is disclosed. According to an embodiment of the present invention, forming a first material layer pattern and a second material layer pattern that sequentially expose a predetermined region of a semiconductor substrate on a semiconductor substrate, and etching the exposed semiconductor substrate to a predetermined depth to form a trench region. Forming a third material layer pattern having a surface lower than a surface height of the second material layer pattern while filling the trench area; and having the first depth on the semiconductor substrate on the sidewall of the trench area Forming a channel inversion prevention region doped with an impurity of the same conductivity type as the substrate, removing the first material layer pattern and the second material layer pattern to expose a semiconductor substrate below the exposed semiconductor layer; Forming a gate insulating layer on a substrate, forming a gate electrode on a predetermined region of the gate insulating layer, and A concentration higher than the concentration of the channel inversion prevention region by impurities opposite to the semiconductor substrate while having a second depth deeper than the first depth so as to completely surround the channel inversion prevention region on the surface of the semiconductor substrate on both sides of a bit electrode. And forming a source / drain region doped with a semiconductor device. According to the present invention, it is possible to implement a transistor that can greatly reduce the leakage current without lowering the driving speed.
Description
제1도는 종래 기술 및 본 발명이 모두 적용되는 일반적인 트랜지스터의 레이아웃도이다.1 is a layout diagram of a general transistor to which both the prior art and the present invention are applied.
제2도와 제3a도 내지 제3c도는 종래 기술에 의한 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.2 and 3A to 3C are cross-sectional views illustrating a trench isolation method according to the prior art.
제4도 내지 제6도와 제7a도 내지 제7c도는 본 발명에 의한 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.4 to 6 and 7a to 7c are cross-sectional views for explaining a trench device isolation method according to the present invention.
본 발명은 반도체 장치의 트렌치 소자 분리 방법에 관한 것으로, 특히 트랜지스터의 전기적 특성을 개선시킬 수 있는 트렌치 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench device isolation method of a semiconductor device, and more particularly, to a trench device isolation method capable of improving electrical characteristics of a transistor.
최근 반도체 장치의 집적도가 증가함에 따라 소자 분리 영역이 차지하는 면적을 감소시키기 위한 연구가 활발해지고 있다. 소자 분리 영역의 면적을 감소시키기 위한 대표적인 방법으로는 반도체 기판의 소정 영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역을 절연막으로 채우는 트렌치 소자 분리 방법이 널리 채택되고 있다. 이는, 트렌치 영역을 좁고 깊게 형성함으로써 소자 분리 영역이 차지하는 면적을 작게 형성할 수 있음은 물론, 후속 공정시 패턴 형성을 용이하게 해주는 평탄화 특성이 우수하기 때문이다.Recently, as the degree of integration of semiconductor devices increases, researches for reducing the area occupied by device isolation regions have been actively conducted. As a representative method for reducing the area of the device isolation region, a trench device isolation method of etching a predetermined region of a semiconductor substrate to form a trench region and filling the trench region with an insulating layer is widely adopted. This is because the trench region may be formed to be narrow and deep, so that the area occupied by the device isolation region may be reduced, and the planarization characteristic of the pattern region may be easily facilitated in subsequent processes.
그러나, 초기의 트렌치 소자 분리 방법을 적용하여 형성시킨 트랜지스터는 반대의 좁은 폭 효과(inverse narrow width effect)를 보이는 문제점이 있다. 여기서, 반대의 좁은 폭 효과란 트랜지스터의 채널 영역 양 가장자리에 인접하여 형성된 트렌치 영역의 측벽이 쉽게 반전되어 게이트 전극에 문턱전압보다 낮은 전압이 가해져도 상기 트렌치 영역의 측벽을 통하여 소오스 영역과 드레인 영역 사이에 많은 누설전류가 흐르는 현상을 말한다. 이와 같은 반대의 좁은 폭 효과가 발생하는 현상을 억제시키기 위하여, 최근에 트렌치 영역의 측벽 및 바닥에 반도체 기판과 동일한 도전형의 불순물을 추가로 이온 주입하여 채널의 양 가장자리 부분의 농도를 그 중앙 부분보다 좀 더 증가시키는 방법이 널리 이용되고 있다.However, the transistor formed by applying the initial trench isolation method has a problem of showing an inverse narrow width effect. Here, the opposite narrow width effect means that the sidewalls of the trench region formed adjacent to both edges of the channel region of the transistor are easily inverted so that even if a voltage lower than the threshold voltage is applied to the gate electrode, between the source region and the drain region through the sidewall of the trench region. Refers to a phenomenon in which a lot of leakage current flows. In order to suppress the phenomenon of the opposite narrow width effect, recently, ion concentration of the same conductivity type as that of the semiconductor substrate is additionally implanted into the sidewalls and the bottom of the trench region, thereby increasing the concentration of both edge portions of the channel. More increasing methods are widely used.
제1도는 종래 기술 및 본 발명이 모두 적용될 수 있는 일반적인 트랜지스터의 레이아웃도이다.1 is a layout diagram of a general transistor to which both the prior art and the present invention can be applied.
제1도를 참조하면, 참조번호 1은 직사각형 형태를 갖는 활성 영역 패턴을 나타내고, 3은 상기 활성 영역 패턴(1)의 가운데 부분을 가로지르는 게이트 전극 패턴을 나타낸다. 도시된 바와 같이 하나의 트랜지스터는 게이트 전극 패턴(3)에 의해 그 양 옆에 각각 분할된 활성 영역으로 이루어지는 소오스 영역 및 드레인 영역을 구비한다.Referring to FIG. 1, reference numeral 1 denotes an active region pattern having a rectangular shape, and 3 denotes a gate electrode pattern crossing a center portion of the active region pattern 1. As shown, one transistor has a source region and a drain region, each consisting of an active region divided next to each other by a gate electrode pattern 3.
제2도와 제3a도 내지 제3c도는 종래 기술에 의한 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다. 여기서, 제3a도, 제3b도, 및 제3c도는 각각 제1도의 절단선 AA', BB', 및 CC'에 따른 최종 단면도들이다.2 and 3A to 3C are cross-sectional views illustrating a trench isolation method according to the prior art. 3A, 3B, and 3C are final cross-sectional views taken along cut lines AA ′, BB ′, and CC ′ of FIG. 1, respectively.
제2도는 소자 분리 영역을 한정하기 위한 단면도이다. 먼저, 반도체 기판(11) 상에 제1물질층 및 제2물질층을 차례로 형성한다. 여기서, 상기 제1물질층은 반도체 기판과 직접 접촉하는 물질층으로서 상기 제2물질층과 반도체 기판 사이에 형성되어 스트레스를 완충시켜주는 역할을 하며, 제2물질층은 후속 공정, 즉 트렌치 영역을 채우는 제3물질층 패턴을 형성하기 위한 에치백 공정 또는 CMP 공정시 식각 저지막 역할을 한다. 또한, 제2물질층은 필요에 따라 트렌치 영역을 형성하기 위한 후속 공정시 반도체 기판(11)의 소정 영역을 식각할 때 식각 마스크로 사용할 수도 있다. 따라서, 제1물질층 및 제2물질층으로는 각각 열산화막 및 실리콘 질화막이 널리 사용된다. 다음에, 상기 제2물질층의 소정 영역을 덮는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 하여 노출된 제2물질층 및 그 아래의 제1물질층을 연속적으로 식각함으로써 반도체 기판(11)의 소정 영역을 노출시키는 제1물질층 패턴(13) 및 제2물질층 패턴(15)을 형성한다. 여기서, 상기 노출된 반도체 기판 부분은 소자 분리 영역이 형성될 부분이다.2 is a cross-sectional view for defining the device isolation region. First, a first material layer and a second material layer are sequentially formed on the semiconductor substrate 11. Here, the first material layer is a material layer in direct contact with the semiconductor substrate and is formed between the second material layer and the semiconductor substrate to act as a buffer for stress, and the second material layer is a subsequent process, that is, a trench region. It serves as an etch stopper during an etch back process or a CMP process to form a filling third material layer pattern. In addition, the second material layer may be used as an etching mask when etching a predetermined region of the semiconductor substrate 11 in a subsequent process of forming a trench region, as necessary. Therefore, a thermal oxide film and a silicon nitride film are widely used as the first material layer and the second material layer, respectively. Next, a photoresist pattern (not shown) covering a predetermined region of the second material layer is formed. Subsequently, the first material layer pattern 13 and the second material layer exposing a predetermined region of the semiconductor substrate 11 are sequentially etched by continuously etching the exposed second material layer and the first material layer below the photoresist pattern as an etching mask. The two material layer pattern 15 is formed. Here, the exposed semiconductor substrate portion is a portion where the device isolation region is to be formed.
제3a도, 제3b도, 및 제3c도는 종래 기술에 의한 트렌치 소자 분리 영역을 완성하는 단계를 설명하기 위한 단면도들이다. 구체적으로, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 반도체 기판(11)을 소정의 깊이만큼 식각함으로써 그 표면에 트렌치 영역이 형성된 반도체기판(11a)을 형성한다. 이때, 상기 포토레지스트 패턴을 먼저 제거한 후 제2물질층 패턴(15)을 식각 마스크로하여 반도체기판(11)을 소정의 깊이만큼 식각함으로써 트렌치 영역을 형성할 수도 있다. 다음에, 포토레지스트 패턴을 제거한 후, 트렌치 영역의 측벽 및 바닥에 반도체 기판과 동일한 도전형의 불순물을 이온 주입하여 반도체 기판보다 좀 더 높은 농도를 갖는 채널스톱 불순물 영역(17)을 형성한다.3A, 3B, and 3C are cross-sectional views for explaining a step of completing a trench isolation region according to the prior art. Specifically, the exposed semiconductor substrate 11 is etched by a predetermined depth using the photoresist pattern as an etching mask to form a semiconductor substrate 11a having a trench region formed on the surface thereof. In this case, the trench region may be formed by first removing the photoresist pattern and then etching the semiconductor substrate 11 by a predetermined depth using the second material layer pattern 15 as an etching mask. Next, after the photoresist pattern is removed, an impurity of the same conductivity type as that of the semiconductor substrate is ion-implanted into the sidewalls and the bottom of the trench region to form the channel stop impurity region 17 having a higher concentration than that of the semiconductor substrate.
이어서, 상기 결과물 전면에 트렌치 영역을 채우는 제3물질층, 예컨대 CVD 산화막을 형성한 다음에, 이를 평탄화시키어 상기 트렌치 영역을 채우는 제3물질층 패턴(19)을 형성함과 동시에 상기 제2물질층 패턴(15)을 노출시킨다. 여기서, 상기 제3물질층을 평탄화시키는 방법으로는 CMP 방법이나 전면 에치백 공정을 널리 사용한다. 이때, 상기 제2물질층 패턴(15)이 노출될 때까지 평탄화시킨다.Subsequently, a third material layer filling the trench region, for example, a CVD oxide layer, is formed on the entire surface of the resultant, and then planarized to form a third material layer pattern 19 filling the trench region. The pattern 15 is exposed. In this case, as the method of planarizing the third material layer, a CMP method or an entire etch back process are widely used. In this case, the planarization is performed until the second material layer pattern 15 is exposed.
계속해서, 상기 노출된 제2물질층 패턴(15) 및 그 아래의 제1물질층 패턴(13)을 제거한 후, 결과물을 열산화시키어 상기 트렌치 영역 사이의 반도체 기판 상에 열산화막으로 이루어진 게이트 절연층(21)을 형성한다. 이어서, 상기 게이트 절연층(21)의 소정 영역 상에 도전층, 예컨대 도우핑된 폴리실리콘으로 이루어진 게이트 전극(23)을 형성한다. 다음에, 상기 게이트 전극(23)을 이온 주입 마스크로 하여 상기 게이트 전극(23) 양 옆의 반도체 기판 표면에 반도체 기판과 반대의 도전형 불순물을 이온 주입하여 소오스/드레인 영역(25)을 형성한다.Subsequently, after removing the exposed second material layer pattern 15 and the first material layer pattern 13 thereunder, the resultant is thermally oxidized to insulate the gate of a thermal oxide film on the semiconductor substrate between the trench regions. Layer 21 is formed. Subsequently, a gate electrode 23 made of a conductive layer, for example, doped polysilicon, is formed on a predetermined region of the gate insulating layer 21. Next, source / drain regions 25 are formed by ion implanting conductive impurities opposite to the semiconductor substrate on the surface of the semiconductor substrate on both sides of the gate electrode 23 using the gate electrode 23 as an ion implantation mask. .
이와 같이 형성된 트렌치 영역을 포함하는 트랜지스터의 각 부위에 대한 단면도를 살펴보기로 한다.A cross-sectional view of each portion of the transistor including the trench region formed as described above will be described.
먼저, 제1도의 절단선 CC'에 따른 단면도인 제3c도를 살펴보면, 게이트 전극(23) 아래의 채널 영역 가장자리에 반도체 기판보다 좀 더 높은 농도를 갖는 채널스톱 불순물 영역(17)이 형성되어 반대의 좁은 폭 효과가 발생하는 현상을 방지할 수 있다. 그러나 이때 소오스/드레인 영역(25)을 가로 방향 및 세로 방향으로 각각 가로지르는 단면도인 제3a도 및 제3b도를 참조하면, 소오스/드레인 영역(25)의 가장자리 부분이 채널스톱 불순물 영역(17)과 접하고 있으므로 소오스/드레인 영역(25)의 기생접합 용량이 증가하게 된다. 이는, 트랜지스터의 구동속도를 느리게 하는 요인으로 작용한다.First, referring to FIG. 3C, which is a cross-sectional view taken along the cutting line CC ′ of FIG. 1, the channel stop impurity region 17 having a higher concentration than that of the semiconductor substrate is formed at the edge of the channel region under the gate electrode 23, and thus, the opposite side is formed. The narrow width effect of the phenomenon can be prevented from occurring. However, referring to FIGS. 3A and 3B, which are cross-sectional views traversing the source / drain regions 25 in the horizontal and vertical directions, respectively, the edges of the source / drain regions 25 are the channel stop impurity regions 17. The parasitic junction capacity of the source / drain region 25 is increased because it is in contact with each other. This acts as a factor to slow down the driving speed of the transistor.
따라서, 본 발명의 목적은 트렌치 영역의 측벽 상부에만 트랜지스터의 소오스/드레인 영역보다 얕은 깊이를 갖는 채널반전 방지 영역을 형성함으로써, 소오스/드레인 영역의 기생접합 용량을 증가시키지 않으면서 반대의 좁은 폭 효과를 개선시킬 수 있는 트렌치 소자 분리 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to form a channel inversion prevention region having a depth shallower than the source / drain regions of the transistor only on the sidewalls of the trench region, thereby increasing the opposite narrow width effect without increasing the parasitic capacitance of the source / drain regions. It is to provide a trench isolation method that can improve the.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체 기판 상에 반도체 기판의 소정 영역을 노출시키는 제1물질층 패턴 및 제2물질층 패턴을 차례로 적층시키어 형성하는 단계 ;Sequentially stacking a first material layer pattern and a second material layer pattern on the semiconductor substrate to expose a predetermined region of the semiconductor substrate;
상기 노출된 반도체 기판을 소정 깊이만큼 식각하여 트렌치 영역을 형성하는 단계 ;Etching the exposed semiconductor substrate by a predetermined depth to form a trench region;
상기 제2물질층 패턴의 표면 높이보다 낮은 표면을 가지면서 상기 트렌치 영역을 채우는 제3물질층 패턴을 형성하는 단계 ;Forming a third material layer pattern having a surface lower than a surface height of the second material layer pattern and filling the trench region;
상기 트렌치 영역의 측벽 상부의 반도체 기판에 제1깊이를 가지면서 상기 반도체 기판과 동일한 도전형의 불순물로 도우핑된 채널반전 방지 영역을 형성하는 단계 ;Forming a channel inversion prevention region having a first depth on the semiconductor substrate above the sidewall of the trench region and doped with impurities of the same conductivity type as the semiconductor substrate;
상기 제1물질층 패턴 및 상기 제2물질층 패턴을 제거하여 그 아래의 반도체 기판을 노출시키는 단계 ;Removing the first material layer pattern and the second material layer pattern to expose a semiconductor substrate underneath;
상기 노출된 반도체 기판 상에 게이트 절연층을 형성하는 단계 ;Forming a gate insulating layer on the exposed semiconductor substrate;
상기 게이트 절연층의 소정 영역 상에 게이트 전극을 형성하는 단계 ; 및Forming a gate electrode on a predetermined region of the gate insulating layer; And
상기 게이트 전극 양 옆의 반도체 기판 표면에 상기 채널반전 방지 영역을 완전히 감싸도록 상기 제1깊이보다 깊은 제2깊이를 가지면서 상기 반도체 기판과 반대형의 불순물에 의해 상기 채널반전 방지 영역의 농도보다 높은 농도로 도우핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법을 제공한다.It has a second depth deeper than the first depth so as to completely surround the channel reversal prevention region on the surface of the semiconductor substrate on both sides of the gate electrode, and is higher than the concentration of the channel reversal prevention region by impurities opposite to the semiconductor substrate. And forming a doped source / drain region at a concentration.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제4도 내지 제6도 및 제7a도 내지 제7c도는 본 발명에 의한 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다. 여기서, 제4도 내지 제6도는 제1도의 절단선 AA'에 따른 단면도를 주요 공정 단계별로 순차적으로 도시한 것이다. 그리고 제7a도, 제7b도, 및 제7c도는 각각 제1도의 절단선 AA', BB', 및 CC'에 따른 단면도들로서 본 발명에 의한 트렌치 소자 분리 영역이 완성된 상태를 도시한 것이다.4 to 6 and 7a to 7c are cross-sectional views for explaining a trench device isolation method according to the present invention. 4 to 6 are cross-sectional views taken along the cutting line AA ′ of FIG. 1 sequentially in the main process steps. 7A, 7B, and 7C are cross-sectional views taken along cut lines AA ′, BB ′, and CC ′ of FIG. 1, respectively, illustrating a state in which the trench isolation region according to the present invention is completed.
제4도는 제1물질층 패턴(33) 및 제2물질층 패턴(35)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(31) 상에 제1물질층 및 제2물질층을 차례로 형성한다. 여기서, 상기 제1물질층은 반도체 기판(31)과 제2물질층 사이에 형성되어 이들에 의한 스트레스를 완충시켜주는 역할을 하는 물질층으로서 열산화막으로 형성하는 것이 바람직하며, 제2물질층은 후속 공정에서 트렌치 영역을 채우는 제3물질층 패턴 형성시 식각 저지막 역할을 하는 물질층으로서 실리콘 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 제2물질층의 소정 영역 상에 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 하여 노출된 제2물질층 및 제1물질층을 연속적으로 식각함으로써 반도체 기판(31)의 소정 영역을 노출시키는 제1물질층 패턴(33) 및 제2물질층 패턴(35)을 형성한다.4 is a cross-sectional view for describing a step of forming the first material layer pattern 33 and the second material layer pattern 35. First, a first material layer and a second material layer are sequentially formed on the semiconductor substrate 31. Here, the first material layer is formed between the semiconductor substrate 31 and the second material layer and serves to buffer the stress caused by them, preferably formed of a thermal oxide film, the second material layer is In the subsequent process, it is preferable to form the silicon nitride layer as a material layer that serves as an etch stop layer when forming the third material layer pattern filling the trench region. Next, a photoresist pattern (not shown) is formed on a predetermined region of the second material layer. Subsequently, the second material layer and the first material layer exposed by using the photoresist pattern as an etching mask are continuously etched to expose a predetermined region of the semiconductor substrate 31 to expose the first material layer pattern 33 and the second material layer. The pattern 35 is formed.
제5도는 트렌치 영역을 채우는 평탄화된 제3물질층 패턴(37)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 포토레지스트 패턴을 식각 마스크로 하여 노출된 반도체 기판(31)을 소정의 깊이만큼 식각함으로써 그 표면에 트렌치 영역을 형성된 반도체 기판(31a)을 형성한다. 이때, 상기 포토레지스트 패턴을 먼저 제거한 후 제2물질층 패턴(35)을 식각 마스크로 하여 반도체 기판(31)을 소정의 깊이만큼 식각함으로써 트렌치 영역을 형성할 수도 있다. 다음에, 포토레지스트 패턴을 제거한 후, 그 결과물 전면에 상기 트렌치 영역을 채우는 제3물질층, 예컨대 CVD 산화막을 형성한다. 이어서, 상기 제3물질층을 평탄화시키어 제2물질층 패턴(35)을 노출시키면서 상기 트렌치 영역을 채우는 평탄화된 제3물질층 패턴(37)을 형성한다. 여기서, 상기 제3물질층을 평탄화시키는 방법으로는 CMP 공정 또는 전면 에치백 공정을 사용하는 것이 바람직하다. 이때, 상기 제2물질층 패턴(35)을 식각 저지막으로 하여 제2물질층 패턴(35)이 노출될 때까지 평탄화시킨다.FIG. 5 is a cross-sectional view for describing a step of forming the planarized third material layer pattern 37 filling the trench region. Specifically, the exposed semiconductor substrate 31 is etched by a predetermined depth using the photoresist pattern as an etching mask to form a semiconductor substrate 31a having trench regions formed on the surface thereof. In this case, the trench region may be formed by first removing the photoresist pattern and then etching the semiconductor substrate 31 by a predetermined depth using the second material layer pattern 35 as an etching mask. Next, after removing the photoresist pattern, a third material layer, for example, a CVD oxide film, is formed on the entire surface of the resultant material to fill the trench region. Next, the third material layer is planarized to form a planarized third material layer pattern 37 filling the trench region while exposing the second material layer pattern 35. In this case, it is preferable to use a CMP process or an entire etch back process as a method of planarizing the third material layer. In this case, the second material layer pattern 35 is used as an etch stop layer and planarized until the second material layer pattern 35 is exposed.
제6도는 본 발명의 특징 요소인 제3물질층 패턴(37a) 및 채널반전 방지 영역(39)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 제2물질층 패턴(35)을 식각 마스크로 하여 상기 평탄화된 제3물질층 패턴(37)을 소정의 깊이만큼 식각함으로써 그 표면이 상기 제1물질층 패턴(33)의 표면과 거의 일치하는 제3물질층 패턴(37a)을 형성한다. 이와 같이 상기 평탄화된 제3물질층 패턴(37)을 더욱 식각하는 목적은 후속 공정인 채널반전 방지 영역을 형성하기 위한 이온 주입 공정시 상기 트렌치 영역의 측벽 상부에만 선택적으로 이온 주입이 가능하도록 하기 위함이다. 다시 말해서, 일정한 이온 주입 에너지로 가속된 불순물 이온이 상기 제2물질층 패턴(35)을 통과하지 못하면서 상기 제1물질층 패턴(33) 및 상기 제3물질층 패턴(37a)이 서로 접촉하는 부분은 통과할 수 있도록 제3물질층 패턴(37)의 두께를 얇게 형성하기 위함이다.6 is a cross-sectional view for explaining a step of forming the third material layer pattern 37a and the channel reversal prevention region 39 which are the features of the present invention. In more detail, the planarized third material layer pattern 37 is etched by a predetermined depth using the second material layer pattern 35 as an etch mask, thereby forming a surface of the first material layer pattern 33. The third material layer pattern 37a substantially matches the third material layer pattern 37a. As such, the purpose of further etching the planarized third material layer pattern 37 is to enable selective ion implantation only on the sidewalls of the trench region during an ion implantation process to form a channel reversal prevention region, which is a subsequent process. to be. In other words, a portion where the first material layer pattern 33 and the third material layer pattern 37a contact each other while impurity ions accelerated by a constant ion implantation energy do not pass through the second material layer pattern 35. The purpose is to form a thin thickness of the third material layer pattern 37 to pass through.
다음에, 상기 제3물질층 패턴(37a)이 형성된 반도체 기판 표면에 일정 에너지로 가속된 반도체 기판과 동일한 도전형의 불순물을 경사각 이온 주입(tilt-angle ion implantation)공정을 통하여 상기 트렌치 영역의 측벽 상부에만 제1깊이를 갖는 채널반전 방지 영역(39)을 형성한다. 이때, 상기 채널반전 방지 영역(39)의 불순물 농도는 상기 반도체 기판, 예컨대 트렌치 영역 사이의 반도체 기판 표면의 농도보다 좀 더 높은 농도를 갖는다. 그리고 상기 경사각 이온 주입시 이온의 입사각은 반도체 기판 표면과 45°를 이루도록 조절하는 것이 바람직하다.Next, a sidewall of the trench region is formed on the surface of the semiconductor substrate on which the third material layer pattern 37a is formed by performing a tilt-angle ion implantation process on the same conductivity type impurity as the semiconductor substrate accelerated by a constant energy. A channel inversion prevention region 39 having a first depth only in the upper portion is formed. At this time, the impurity concentration of the channel inversion prevention region 39 has a concentration higher than that of the surface of the semiconductor substrate, for example, the semiconductor substrate between the trench regions. In addition, the incidence angle of the ion during the inclination angle ion implantation is preferably adjusted to form 45 ° with the semiconductor substrate surface.
제7a도 내지 제7c도는 본 발명에 의한 트렌치 소자 분리 영역을 구비하는 트랜지스터를 완성하는 단계를 설명하기 위한 단면도들이다. 먼저, 상기 제2물질층 패턴(35) 및 제1물질층 패턴(33)을 제거하여 트렌치 영역 사이의 반도체 기판(31a)을 노출시킨다. 다음에, 상기 결과물 전면에 게이트 절연층(41) 및 도전층을 차례로 형성한다. 여기서, 상기 게이트 절연층(41)은 막질이 우수한 열산화막으로 형성하는 것이 바람직하며, 상기 도전층은 도우핑된 폴리실리콘막 또는 내화성 금속막을 포함하는 폴리사이드막으로 형성하는 것이 바람직하다. 이때, 상기 게이트 절연층(41)은 트렌치 영역 사이의 반도체 기판 표면에 주로 형성된다.7A to 7C are cross-sectional views for explaining a step of completing a transistor having a trench isolation region according to the present invention. First, the second material layer pattern 35 and the first material layer pattern 33 are removed to expose the semiconductor substrate 31a between the trench regions. Next, the gate insulating layer 41 and the conductive layer are sequentially formed on the entire surface of the resultant product. Here, the gate insulating layer 41 is preferably formed of a thermal oxide film having excellent film quality, and the conductive layer is preferably formed of a polyside film including a doped polysilicon film or a refractory metal film. In this case, the gate insulating layer 41 is mainly formed on the surface of the semiconductor substrate between the trench regions.
계속해서, 상기 도전층을 통상의 사진/식각 공정으로 패터닝하여 상기 게이트 절연층(41)의 소정 영역 상에 게이트 전극(43)을 형성한다. 이어서, 상기 게이트 전극(43)을 이온 주입 마스크로 하여 그 양 옆의 반도체 기판 표면에 반도체 기판과 반대의 도전형을 갖는 불순물을 정해진 에너지로 이온 주입함으로써 상기 제1깊이보다 깊은 제2깊이를 갖는 소오스/드레인 영역(45)을 형성한다. 이때, 상기 소오스/드레인 영역(45)의 농도는 상기 채널반전 방지 영역(39)의 농도보다 충분히 높도록 조절하여 상기 소오스/드레인 영역(45)에 의해 둘러싸여진 채널반전 방지 영역(39)이 충분히 카운트 도우핑되도록 한다.Subsequently, the conductive layer is patterned by a normal photo / etch process to form a gate electrode 43 on a predetermined region of the gate insulating layer 41. Subsequently, by using the gate electrode 43 as an ion implantation mask, ion implantation of impurities having a conductivity type opposite to that of the semiconductor substrate on the surface of the semiconductor substrate on both sides thereof with a predetermined energy has a second depth deeper than the first depth. Source / drain regions 45 are formed. In this case, the concentration of the source / drain region 45 is controlled to be sufficiently higher than that of the channel inversion prevention region 39 so that the channel inversion prevention region 39 surrounded by the source / drain region 45 is sufficiently formed. Allow count doping.
이와 같이 형성된 트렌치 소자 분리 영역을 구비하는 트랜지스터의 구조를 좀 더 자세히 살펴보기로 한다.The structure of the transistor having the trench isolation region formed as described above will be described in more detail.
먼저, 채널 폭 방향으로 가로지르는 단면도를 나타내넌 제7c도를 참조하면, 채널 영역의 가장자리에 채널 영역의 중앙 부분보다 높은 농도를 가지면서 제1깊이의 채널반전 방지 영역(39)이 형성되어 있다. 따라서, 반대의 좁은 폭 효과가 발생하는 현상을 억제시킬 수 있다. 또한, 소오스/드레인 영역(45)을 가로 방향 및 세로 방향으로 각각 가로지르는 단면도를 나타내는 제7a도 및 제7b도를 참조하면, 소오스/드레인 영역(45)이 그 가장자리에 형성된 채널반전 방지 영역(39)을 완전히 감싸면서 카운트 도우핑시키므로 소오스/드레인 영역(39)은 초기의 농도를 유지하는 반도체 기판(31a)과 접촉한다. 따라서, 종래의 문제점인 기생접합 용량이 증가하는 현상을 방지할 수 있다.First, referring to FIG. 7C, which shows a cross-sectional view crossing the channel width direction, the channel inversion prevention region 39 of the first depth is formed at the edge of the channel region with a higher concentration than the central portion of the channel region. . Therefore, the phenomenon which the opposite narrow width effect generate | occur | produces can be suppressed. In addition, referring to FIGS. 7A and 7B, which illustrate cross-sectional views crossing the source / drain regions 45 in the horizontal and vertical directions, respectively, the channel inversion prevention region formed at the edges thereof. The source / drain regions 39 are in contact with the semiconductor substrate 31a, which maintains the initial concentration, since the count doping is performed while completely enclosing 39. Therefore, it is possible to prevent the phenomenon of increasing the parasitic junction capacity, which is a conventional problem.
상술한 바와 같이 본 발명의 실시예에 의하면, 트랜지스터의 특성, 예컨대 반대의 좁은 폭 효과를 크게 개선시킬 수 있고, 이와 아울러 소오스/드레인 영역의 기생접합 용량이 증가하는 현상을 방지할 수 있다. 따라서, 게이트 전극에 문턱전압 이하의 전압이 가해질 경우 소오스 영역과 드레인 영역 사이에 흐르는 누설전류를 크게 감소시킬 수 있으며, 소오스/드레인 영역의 기생접합 용량에 의한 트랜지스터의 구동속도가 저하되는 현상을 방지할 수 있다.As described above, according to the embodiment of the present invention, it is possible to greatly improve the characteristics of the transistor, for example, the opposite narrow width effect, and to prevent the phenomenon of increasing the parasitic junction capacity of the source / drain regions. Therefore, when a voltage below the threshold voltage is applied to the gate electrode, a leakage current flowing between the source region and the drain region can be greatly reduced, and the driving speed of the transistor due to the parasitic junction capacitance of the source / drain region is reduced. can do.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003437A KR0176194B1 (en) | 1996-02-13 | 1996-02-13 | Method for forming a trench of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003437A KR0176194B1 (en) | 1996-02-13 | 1996-02-13 | Method for forming a trench of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970063665A KR970063665A (en) | 1997-09-12 |
| KR0176194B1 true KR0176194B1 (en) | 1999-04-15 |
Family
ID=19451162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960003437A KR0176194B1 (en) | 1996-02-13 | 1996-02-13 | Method for forming a trench of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0176194B1 (en) |
-
1996
- 1996-02-13 KR KR1019960003437A patent/KR0176194B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063665A (en) | 1997-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11133387B2 (en) | FinFETs having dielectric punch-through stoppers | |
| US7399679B2 (en) | Narrow width effect improvement with photoresist plug process and STI corner ion implantation | |
| US7071515B2 (en) | Narrow width effect improvement with photoresist plug process and STI corner ion implantation | |
| US9607995B2 (en) | Semiconductor structure and fabrication method thereof, and static random access memory cell | |
| EP1610372B1 (en) | Fabrication method of a self aligned contact in a semiconductor device | |
| JP3607431B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11557656B2 (en) | Semiconductor device having a capping pattern on a gate electrode | |
| US10886181B2 (en) | Semiconductor device | |
| JP3965027B2 (en) | Method for manufacturing trench gate type MIS device having thick polysilicon insulating layer at bottom of trench | |
| US11652170B2 (en) | Trench field effect transistor structure free from contact hole | |
| KR0176194B1 (en) | Method for forming a trench of semiconductor device | |
| KR100263475B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100506455B1 (en) | A method for forming a semiconductor device | |
| US11742207B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100448090B1 (en) | Method for fabricating high-performance semiconductor device by reducing junction capacitance | |
| KR100546125B1 (en) | Method of forming a semiconductor device | |
| KR20040008618A (en) | Method for isolation in semiconductor device using trench structure | |
| KR100552814B1 (en) | Vertical transistor in semiconductor device and formation method thereof | |
| KR20040070798A (en) | Method for manufacturing mosfet | |
| KR20030088627A (en) | Method for manufacturing shallow trench isolation free from bad effect of dent | |
| JPH0493084A (en) | Semiconductor device and manufacture thereof | |
| KR19990057278A (en) | LDD Formation Method of Trench Transistor | |
| KR20020051504A (en) | Method for forming contact in semiconductor device | |
| KR20040038433A (en) | Semiconductor device with damascene gate structure and method of forming the same | |
| KR20040049550A (en) | A method for forming a field oxide of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061030 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |