KR0173693B1 - Receiver performing oversampling analog/digital conversion for digital signal inside tv signal - Google Patents
Receiver performing oversampling analog/digital conversion for digital signal inside tv signal Download PDFInfo
- Publication number
- KR0173693B1 KR0173693B1 KR1019940027307A KR19940027307A KR0173693B1 KR 0173693 B1 KR0173693 B1 KR 0173693B1 KR 1019940027307 A KR1019940027307 A KR 1019940027307A KR 19940027307 A KR19940027307 A KR 19940027307A KR 0173693 B1 KR0173693 B1 KR 0173693B1
- Authority
- KR
- South Korea
- Prior art keywords
- digital
- response
- comb filter
- signal
- input connection
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0251—Comb filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/1245—Details of sampling arrangements or methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Probability & Statistics with Applications (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Television Systems (AREA)
Abstract
복합 화상신호에 의하여 진폭변조된 화상 반송파와 직각에 있는 억압 반송파의 BPSK 변조를 검출하기 위한 디지탈 신호 수신기가 개시된다. 검출된 BPSK는 잔류 복합 화상신호로 부터 BPSK를 분리하기 위한 디지탈 콤 필터링전에 '오버샘플링' 아날로그-디지탈 변환기를 사용해 디자탈화된다. 이는 상대적으로 비싸지 않은 플레시(flash) 변환기로 부터 증가된 수의 비트 해상도를 얻기 위해 수행된다.Disclosed is a digital signal receiver for detecting a BPSK modulation of a suppressed carrier at right angles to an image modulated by a composite image signal. The detected BPSK is dedigitized using an 'oversampling' analog-to-digital converter before digital comb filtering to separate the BPSK from the residual composite picture signal. This is done to get an increased number of bit resolutions from relatively inexpensive flash converters.
Description
제1도는 양 지안에 의해 기술된 바와 같이, 내부에 디지탈 신호가 숨겨진 텔레비젼 신호를 송신하기 위한 텔레비젼 송신기에 대한 전체적인 개략도이다.1 is an overall schematic diagram of a television transmitter for transmitting a television signal with a digital signal hidden therein, as described by both Jian.
제2도 및 3도는 양 지안에 의해 기술된 바와 같이, 둘 중 어느 하나가 제1도의 텔레비젼 송신기에 사용될 수 있는 부분-응답 필터에 대한 개략도이다.2 and 3 are schematic diagrams of a part-response filter, either of which can be used in the television transmitter of FIG. 1, as described by both Jian.
제4도는 억압, 직각-위상 화상 반송파를 변조하는 위상-시프트 키 신호를 발생하는 디지탈 데이타를 디지탈적으로 필터링하는 데 사용된 제1도의 텔레비젼 송신기의 일부분을 상세히 도시하는 개략도이다.4 is a schematic diagram detailing a portion of the television transmitter of FIG. 1 used to digitally filter digital data generating a phase-shift key signal that modulates a suppressed, quadrature-phase image carrier.
제5도 내지 제8도 각각은 내부에 디지탈 신호가 숨겨진 텔레비젼 신호를 수신하고 숨겨져 있는 디지탈 신호를 추출하기 위한, 본 발명을 구체화하는 각각의 디지탈 신호 수신기에 대한 개략도이다.5 to 8 are schematic diagrams of respective digital signal receivers embodying the present invention for receiving a television signal with a digital signal hidden therein and extracting a hidden digital signal.
제9도 내지 10도 각각은 제5도 또는 6도의 어느 한 디지탈-신호 수신기에 있는 라인-콤(line-conb) 필터링이 취할 수 있는 여러가지 형태들 중 하나를 상세하게 도시하는 개략도이다.9 to 10 are schematic diagrams detailing one of the various forms that line-conb filtering in either the digital or signal receiver of either FIG. 5 or 6 may take.
제11도 내지 12도는 제7도 또는 제8도의 어느 한 디지탈-신호 수신기에 있는 라인-콤 필터링이 취할 수 있는 여러가지 형태들 중 하나를 상세하게 도시하는 개략도이다.11 through 12 are schematic diagrams showing in detail one of the various forms that line-com filtering in either the digital signal receiver of FIG. 7 or FIG. 8 may take.
제13도는 양 지안에 의해 기술된 바와 같이, 제4도에 도시된 제1도의 텔레비젼 송신기의 일부분에 사용될 수 있는, 인터리버(interleaver)로서 동작되는 레이트 버퍼에 대한 개략도이다.FIG. 13 is a schematic diagram of a rate buffer operated as an interleaver, which may be used for a portion of the television transmitter of FIG. 1 shown in FIG. 4, as described by both Jian.
제14도는 양 지안에 의해 기술된 디지탈 신호 수신기에서와 같이, 제5도 내지 8도의 디지탈-신호 수신기에 사용될 수 있는, 디인터리버(deinterleaver)로서 동작되는 레이트 버퍼에 대한 개략도이다.FIG. 14 is a schematic diagram of a rate buffer operated as a deinterleaver, which may be used in the digital-signal receivers of FIGS. 5-8, as in the digital signal receiver described by both jian.
본 발명은 아날로그 텔레비젼 신호에 숨겨진 디지탈 신호를 복구하기 위한 수신기에 관한 것이다.The present invention relates to a receiver for recovering a digital signal hidden in an analog television signal.
디지탈 정보를 암호화 하는 비교적 작은(예를 들어, 3 내지 5 IRE) 신호들은 디지탈 신호 포맷 상에 적절한 제한이 지켜진다면 복합 화상 신호로 부터 생겨난 텔레비젼 화면에 좀처럼 나타남 없이 복합 화상 신호와 혼합될 수 있다. 양 지안은 그가 동시에 출원한 본 명세서에 참고로 첨부된 미국 특허 출원 제 08/141,070호, 직각-위상 화상 반송파 상에 디지탈 신호를 갖는 엔티에스씨 텔레비젼 신호를 처리하기 위한 장치에서 이를 행하기 위한 시스템을 기술하고 있다. 본 명세서에 기술된 발명들과 같이 양 지안에 의해 그의 특허 출원에 기술된 발명들은 고용 범위 내에서 만들어진 발명들을 양도하기 위한 선재하는 고용인 협약서에 따라 삼성 전자에 양도된다. 양 지안은 화상 반송파와 주파수가 같고 위상이 직각인 억압 반송파의 이중 위상-시프트-키(BPSK) 변조에 대해 기술하고 있다. 양 지안은 콤 필터링에 의지하지 않고 루마(luma)와 크로마(chroma)를 분리하는 TV 수상기에서 크로마로의 혼선을 피하기 위하여 약 2 ㎒ 정도의 대역폭으로 제한되는 BPSK 신호를 옹호하고 있다. 양 지안은 복합 화상 신호에서 연속되는 수평 스캔 라인을 따라 나 있는 대응 점들에서의 상호 관계를 증가시키기 위한 부분-응답 필터를 통하여 송신되는 데이타를 전달하는 것이 더 나음을 보여주고 있는데, 이것은 PSK 부반송파와 복합 화상 신호의 발광 부분을 분리하기 위해 디지탈 신호 수신기에서 라인-콤 필터링을 사용하기 위한 기초를 마련하고 있다. 양 지안은 또한 NTSC 텔레비젼 신호의 연속 프레임 쌍에 있는 BPSK의 프레임을 역위상(antiphase)으로 반복할 것을 주장하고 있다. 프레임 쌍에서의 그러한 데이타의 반복은 NTSC 텔레비젼 신호로 부터 검출된 복합 화상 신호를 BPSK가 스크린 상에서 보기 위한 복합 화상 신호로 부터 발생되는 화상에서 보다 덜 보이도록 한다. 프레임 쌍에서 일어나는 그러한 데이타의 반복은 또한 연속되는 텔레비젼 화상의 정지부(static portion)를 나타내는 복합 화상 신호의 발광부와 BPSK를 분리하기 위해 디지탈 신호 수신기에서 프레임-콤 필터링을 사용하기 위한 기초를 마련한다.Relatively small (e.g., 3 to 5 IRE) signals that encrypt digital information can be mixed with the composite picture signal without seldom appearing on the television screen resulting from the composite picture signal if appropriate restrictions on the digital signal format are observed. Yang Jian, US patent application Ser. No. 08 / 141,070, which is hereby incorporated by reference, discloses a system for doing this in an apparatus for processing an NTS television signal having a digital signal on a quadrature-phase image carrier. It describes. The inventions described in its patent application by both Jian, such as the inventions described herein, are assigned to Samsung Electronics in accordance with an existing employee agreement for the transfer of inventions made within the scope of employment. Both papers describe dual phase-shift-key (BPSK) modulation of a suppressed carrier at the same frequency and perpendicular to the image carrier. Both Jian advocates BPSK signals that are limited to a bandwidth of about 2 MHz to avoid crosstalk to the chroma in a TV receiver that separates luma and chroma without relying on comb filtering. Both papers show that it is better to pass the data transmitted through a partial-response filter to increase the correlation at corresponding points along successive horizontal scan lines in the composite image signal, which is equivalent to the PSK subcarriers. There is a foundation for using line-comb filtering in digital signal receivers to separate the light emitting portions of composite image signals. Yang Jian also insists on repeating the anti-phase of the BPSK's frames in consecutive frame pairs of NTSC television signals. The repetition of such data in the frame pair makes the composite picture signal detected from the NTSC television signal less visible in the picture generated from the composite picture signal for BPSK to view on the screen. Such repetition of data occurring in a frame pair also provides the basis for using frame-comb filtering in a digital signal receiver to separate the BPSK and the light emitting portion of the composite picture signal representing the static portion of a continuous television picture. do.
양 지안은 통상 복합 화상 신호를 디지탈화 하기 위해 사용되는 플레쉬(flash) 변환기가 사용된다는 가정하에, BPSK가 검출 후 디지탈화 될 때 디지탈 신호 수신기에 생기는 문제점들을 기술하고 있다. 750 ㎑ 이상의 복합 화상 신호의 잔여물은 BPSK가 동시에 검출될 때 BPSK를 수반하는데, 때때로 BPSK와 비교해서 비교적 클 수 있다. 만약 디지탈화가 BPSK의 동기 검출 직후에 이루어지고 8 비트 정도의 해상도만을 가지는 플레쉬 변환기의 양자화 잡음으로 인해 비교적 작은 BPSK 신호가 부적절하게 분해된다면, 이러한 큰 복합 화상 신호 잔여물은 플레쉬 변환기가 아날로그 입력 신호에 제공하는 동 영역의 많은 부분을 차지하게 된다. 12 비트 정도를 가지는 플레쉬 변환기가 만들어질 수는 있지만, 대량 시장용 전자 제품에 사용하기에는 너무 비싸다. 양 지안은 BPSK를 수반하는 750 ㎑ 이상의 복합 화상 신호 잔여물의 상대적 크기를 줄이기 위하여, 디지탈화 하기 전에 BPSK 신호의 라인-콤 필터링을 사용할 것을 주장한다. 그러면 BPSK 신호는 심볼 에러를 줄이기 위해 상기 플레쉬 변환기의 디지탈 출력 범위의 보다 많은 부분에 분해될 수 있다.Both papers describe problems that occur in digital signal receivers when BPSK is digitized after detection, assuming that a flash converter, which is typically used to digitize composite image signals, is used. Residues of composite image signals of 750 Hz or more are accompanied by BPSK when BPSK is detected simultaneously, which can sometimes be relatively large compared to BPSK. If the digitalization takes place immediately after synchronous detection of the BPSK and the quantization noise of a flash converter with only a resolution of about 8 bits, the relatively small BPSK signal is inadequately decomposed, this large composite picture signal residue can cause the flash converter to It will occupy a large part of the area. Flash converters with around 12 bits can be made, but they are too expensive for use in high-volume electronics. Both Jian insist on using line-comb filtering of the BPSK signal before digitization, in order to reduce the relative size of the composite picture signal residue above 750 kHz with BPSK. The BPSK signal can then be resolved over a larger portion of the digital output range of the flash converter to reduce symbol errors.
플레쉬 변환기는 그것의 비트 해상도가 증가함에 따라 가격이 아주 급속히 증가하지만, 양 지안이 주장하는 BPSK 대역폭에 대한 제한이 2 ㎒을 넘어서는 대역폭의 증가에 대한 가격의 증가는 비교적 적당한 편이다. BPSK 대역폭에 대한 2 ㎒ 제한은 최대 심볼율이 적절하게 샘플화되기 위해서 4 ㎒ 샘플비를 필요로 하며, 이 샘플비를 16배, 32배, 또는 심지어 64배한 곳에서 동작 가능한 8-비트 플레쉬 변환기들은 가격이 비교적 적절하다. 따라서, 그러한 8-비트 플레쉬 변환기로 부터 증가된 효과적인 비트 해상도를 얻기 위해 오버샘플링 변환 방법이 사용될 수 있다고 발명자는 지적한다. 4 ㎒ 샘플비의 16배에서의 오버샘플링으로 12-비트 정도의 효과적인 해상도를 얻을 수 있어서, 상기 플레쉬 변환기의 동 영역의 대부분을 차지하는 복합 화상 신호에 비해 검출된 BPSK가 비교적 작더라도, 양자화 잡음에 손실됨이 없이 검출된 BPSK를 디지탈화 할 수 있다.Flash converters increase in price very rapidly as their bit resolution increases, but the price increase for bandwidth increases beyond the limit of 2 MHz for which both Jian claims the BPSK bandwidth is relatively moderate. The 2 MHz limitation on the BPSK bandwidth requires a 4 MHz sample rate in order for the maximum symbol rate to be sampled properly, and an 8-bit flash converter that can operate at 16, 32, or even 64 times the sample rate. They are reasonably priced. Thus, the inventor points out that the oversampling conversion method can be used to obtain an increased effective bit resolution from such an 8-bit flash converter. By oversampling at 16 times the 4 MHz sample rate, an effective resolution of about 12-bits can be obtained, so that even if the detected BPSK is relatively small compared to the composite picture signal occupying most of the same area of the flash converter, The detected BPSK can be digitized without being lost.
본 발명은 복합 화상 신호에 의해 증폭-변조된 화상 반송파와 직각인 억압 반송파의 BPSK 변조를 검출하기 위한 디지탈 신호 수신기에 구체화되어 있으며, 검출된 BPSK는 잔유 복합 화상 신호로 부터 BPSK를 콤-필터링하기 전에 디지탈화 된다. 바람직하게는, 검출된 BPSK의 디지탈화는 오버샘플링 아날로그-디지탈 변화기로 이루어진다.The present invention is embodied in a digital signal receiver for detecting BPSK modulation of a suppressed carrier orthogonal to an amplified-modulated image carrier by a composite image signal, wherein the detected BPSK is used to comb-filter BPSK from a residual composite image signal. Before it is digitalized. Preferably, the digitalization of the detected BPSK consists of an oversampling analog-digital changer.
통상, 등화 지연은 도면을 단순화시키고 보다 이해하기 쉽게 하기 위하여 도면에서 삭제되었다. 화상 신호 프로세서 설계에 통상의 지식을 가진 사람이라면 다른 진행 통로에서 수행되는 다른 과정으로 인한 이들 다른 진행 통로 상의 다른 지연에 영향을 받는 화소 또는 데이타를 적절하게 타임-얼라인(time-align)하기 위한 그러한 지연의 필요성을 이해할 것이다. 당 분야에 통상의 지식을 가진 사람이라면 그러한 지연이 어느 곳에 필요하며 각 지연은 얼마나 길어야 하는지 이해할 것이므로, 이하 그러한 지연은 기술되지 않을 것이다. 논리 회로에 있어서, 당 분야에 통상의 지식을 가진 사람이라면 바람직하지 않은 논리 경합(logic race) 조건을 극복하거나 논리 동작 수행시의 잠재 지연을 보상하기 위해 요구되는 시밍(shimming) 지연을 어떻게 제공하는지 이해할 것이므로, 시밍 지연 제공에 관한 논리 회로 설계의 상세한 설명은 이하 논의 되지 않을 것이다. 더우기, 아날로그-디지탈 변환기(ADC)가 본 명세서에 도시되거나 기술되는 경우, 당 분야에 통상의 지식을 가진 사람이라면 반-에일리어싱(anti-aliasing) 저역 통과 필터를 가지는 그러한 변환기를 선행하는 것이 바람직하다는 것과 이것이 어떻게 이행될 수 있는지 이해할 수 있으므로 그러한 것은 이하 더 설명하지 않겠다. 또한, 디지탈-아날로그 변환기(DAC)가 본 명세서에 도시되거나 기술되는 경우, 당 분야에 통상의 지식을 가진 사람이라면 샘플 클럭(clock) 거절 저역통과필터 뒤에 그러한 변환기를 덧붙이는 것이 바람직하다는 것과 이것이 어떻게 이행될 수 있는지 이해할 수 있으므로 그러한 것은 이하 더 설명하지 않겠다.Typically, equalization delays have been removed from the drawings to simplify the drawings and make them easier to understand. One of ordinary skill in the art of image signal processor design appropriately to time-align pixels or data that are affected by different delays on these different pathways due to different processes performed in different pathways. Will understand the need for such a delay. Those skilled in the art will understand where such delays are needed and how long each delay should be, so such delays will not be described below. In logic circuits, one of ordinary skill in the art knows how to provide the shimming delay required to overcome undesirable logic race conditions or compensate for potential delays in performing logic operations. As will be appreciated, a detailed description of the logic circuit design regarding providing seaming delay will not be discussed below. Furthermore, where analog-to-digital converters (ADCs) are shown or described herein, it would be desirable for one of ordinary skill in the art to precede such converters with an anti-aliasing low pass filter. We will not discuss further such as this can be understood as well as how it can be implemented. In addition, where a digital-to-analog converter (DAC) is shown or described herein, it is desirable for a person of ordinary skill in the art to add such a converter after a sample clock reject lowpass filter and how As we can see if it can be implemented, we will not discuss that further below.
제1도는 내부에 디지탈 신호가 숨겨진 텔레비젼 신호를 송신하기 위한 텔레비젼 송신기 1을 도시하고 있다. 소스 2는 하나 또는 그 이상의 아날로그 오디오 신호를 오디오 프로세싱 회로 3에 공급한다. 상기 오디오 프로세싱 회로 3는 변조 신호를 오디오 반송파의 주파수를 변조하기 위해 오디오 반송파 송신기 4에 공급한다. 상기 오디오 프로세싱 회로 3은 음성 및 화면을 동기화 하는데 필요한 지연을 포함한다. 관례에 따라, 오디오 프로세싱 회로 3은 또한 아날로그 오디오 신호에 대한 프리-엠퍼시스(pre-emphasis) 네트워크를 포함하며, 오디오 반송파 송신기 4에 공급된 변조 신호에 포함하기 위해 입체 음향 및 이차 오디오 프로그램(SAP) 부반송파를 발생하기 위한 장치를 포함할 수도 있다. 주파수 변조(FM) 오디오 반송파는 동상의 VSB AM 화상 반송파 및 직각 위상 VSB BPSK 데이타 반송파와 함께 주파수-다중 송신이 되도록 하기 위해, 통상 송신기 4로 부터 멀티플렉서 5로 공급된다. 무선 방송을 위한 텔레비젼 송신기 1에서, 상기 멀티플렉서 5는 통상 안테나 결합 회로의 형태를 취하며 결과적으로 발생된 주파수 다중 송신 신호는 송신 안테나 6으로 부터 방송된다. 케이블 방송 시스템의 전파 중계소에 대한 텔레비젼 송신기는 무선 방송에 사용된 송신 안테나 6을 가지지 않을 것이다. 멀티플렉서 5는 다른 형태를 가지는데, 고려중의 채널로 부터 주파수 다중 송신된 신호는 다른 채널로 부터 주파수 다중 송신된 신호들과 더 주파수 다중 송신되며, 그 결과 발생되는 신호는 선형 증폭기에 의해 케이블 방송 시스템의 트렁크 케이블로 인가된다.FIG. 1 shows a television transmitter 1 for transmitting a television signal with a digital signal hidden therein. Source 2 supplies one or more analog audio signals to audio processing circuit 3. The audio processing circuit 3 supplies a modulated signal to an audio carrier transmitter 4 to modulate the frequency of the audio carrier. The audio processing circuit 3 includes the delay required to synchronize voice and picture. By convention, audio processing circuit 3 also includes a pre-emphasis network for analog audio signals and includes stereo and secondary audio programs (SAP) for inclusion in the modulated signal supplied to audio carrier transmitter 4. ) May include an apparatus for generating a subcarrier. Frequency modulated (FM) audio carriers are typically supplied from transmitter 4 to multiplexer 5 for frequency-multiplex transmission with in-phase VSB AM picture carriers and quadrature-phase VSB BPSK data carriers. In a television transmitter 1 for wireless broadcasting, the multiplexer 5 usually takes the form of an antenna combining circuit and the resulting frequency multiplexed signal is broadcast from the transmitting antenna 6. The television transmitter for the head end of the cable broadcast system would not have a transmit antenna 6 used for radio broadcasting. The multiplexer 5 has a different form, in which the frequency multiplexed signal from the channel under consideration is further frequency multiplexed with the signals multiplexed from the other channel, and the resulting signal is transmitted by a linear amplifier to the cable broadcasting system. Is applied with the trunk cable.
제1도에서 소스 7은 공급된 변조 신호의 토대인 아날로그 복합 화상 신호를 송신기 8에 공급하고, 송신기 8은 VSB AM 화상 반송파를 멀티플렉서 5에 공급하여, 그곳에서 주파수 변조(FM) 음성 반송파와 주파수-다중 송신되게 한다. 소스 7로 부터의 수직 동기 펄스, 수평 동기 펄스 및 아날로그 복합 화상 신호의 칼라 버스트(color burst)는 스테이션 동기 신호 발생기 9에 의해 공급된 해당 신호와 동기화 된다. 복합 화상 신호의 소스 7과 스테이션 동기 발생기 9 사이의 제어 연결 10은 이러한 동기화에 사용된 수단을 나타낸다. 소스 7이 도심 스튜디오, 또는 지방 텔레비젼 방송국과 네트워크인 다른 텔레비젼 방송국과 같은 복합 화상 신호의 원격 발생기인 경우, 상기 제어 연결 10은 스테이션 동기 발생기 9에 대한 젠락(genlock) 연결일 수 있다. 소스 7이 지역 카메라인 경우, 그 지역 카메라는 상기 제어 연결 10을 통해 스테이션 동기 발생기 9로 부터 동기 정보를 수신하게 된다. 비디오 테이프 레코더 및 텔레비젼 영화 장치를 위해 그러한 것들을 포함하는 여타한 동기 설계들은 당 분야에서 통상의 지식을 가진 사람들에게는 친숙하다. 통상, 시-분할 멀티플렉서 11은 수직 동기 펄스, 수평 동기 펄스, 등화 펄스, 컬러 버스트 및 페디스틀(pedestal)(흔히 포치(porch)로 언급됨)을 포함하는 동기 블럭 정보를 원래의 동기 블럭 정보를 대신해서 화상 반송파 송신기 8에 변조 신호로써 인가된 복합 화상 신호에 삽입하는데 사용된다.In FIG. 1, source 7 supplies an analog composite picture signal, which is the basis of the supplied modulated signal, to transmitter 8, and transmitter 8 supplies a VSB AM picture carrier to multiplexer 5, where a frequency modulated (FM) speech carrier and frequency -Allow multiple transmissions. The color burst of the vertical sync pulse, horizontal sync pulse and analog composite picture signal from source 7 is synchronized with the corresponding signal supplied by the station sync signal generator 9. The control connection 10 between the source 7 of the composite picture signal and the station synchronization generator 9 represents the means used for such synchronization. If source 7 is a remote generator of a composite video signal, such as a downtown studio or another television station networked with a local television station, the control connection 10 may be a genlock connection to station synchronization generator 9. If source 7 is a local camera, the local camera will receive synchronization information from station sync generator 9 via the control connection 10. Other synchronous designs, including those for video tape recorders and television movie apparatuses, are familiar to those of ordinary skill in the art. Typically, time-division multiplexer 11 converts sync block information, including vertical sync pulses, horizontal sync pulses, equalization pulses, color bursts and pedestals (commonly referred to as porches) into original sync block information. Is used to insert into the composite image signal applied as a modulation signal to the image carrier transmitter 8.
제1도의 텔레비젼 송신기 1은 또 다른 VSB AM 송신기 12가 잔류 측대역, NTSC 복합 화상 신호에 대한 VSC AM 화상 반송파와 직각 위상인 이진 위상-시프트-키(VSB BPSK) 억압 반송파를 발생한다는 점에서 현재 사용되는 송신기들과 다르다. 이 또 다른 VSB AM 송신기 12는 반송파와 BPSK 변조 신호 둘 다에 대해 균형잡힌 균형 변조기를 포함할 수 있으며, VSB AM 송신기 8로부터 동상의 화상 반송파를 수신하고 직각-위상 화상 반송파를 상기 균형 변조기로 공급하는 90°-위상-시프트 네트워크를 더 포함할 수 있다. 송신기 8로 부터 수신된 NTSC 복합 화상 신호에 의해 증폭-변조된 VSB AM 화상 반송파와 같은, 송신기 12로 부터 수신된 VSB BPSK 신호는 멀티플렉서 5로 공급되며, 그곳에서 또한 주파수-변조된(FM) 음성 반송파와 함께 주파수-다중 송신된다. 소스 13은 에러 정정 부호의 부가 비트를 프레임 반복기 15에 인가된 직렬-비트 형태로 삽입하기 위한 에러-정정 코더 14에 직렬-비트 형태의 디지탈 신호를 공급한다. 프레임 반복기 15는 출력 신호의 두배인 입력 신호로 수신된 데이타의 각 프레임을 공급한다. 프레임 반복기 15로 부터의 출력 신호는 부분 응답 필터 16으로 공급되며, 상기 부분 응답 필터 16은 연속 수평 스캐닝 라인의 해당 점들에 있는 데이타로 코릴레이션(correlation)을 삽입한다. 부분-응답 필터 16으로 부터의 디지탈 응답은 아날로그 키 신호로 변환하기 위해 디지탈-아날로그 변환기(DAC) 17로 공급된다. DAC 17은 고주파수 프리-엠퍼시스와 전이-정형 필터 18에, 디지탈 0에 대응하여서는 소정의 양가이고 디지탈 1에 대응하여서는 소정의 음가인 키잉 신호를 공급한다. 아날로그 변조 신호의 상기 소정 음 레벨은 아날로그 변조 신호의 상기 소정 양 레벨과 동일한 절대값을 갖는다. 필터 18은 VSB BPSK를 동시에 검출 할 때, 검출 효율상에 있어서의 손실을 보상하는데, 이 손실은 사실상 단일 측대역인 송신 탓이다. 필터 18의 응답은 송신기 12에 있는 균형 변조기에 공급된 키잉 신호이며, 이 균형 변조기는 또한 변조되는 직각 위상 화상 반송파를 수신한다. NTSC 복합 화상 신호에 의해 증폭-변조된 VSB AM 화상 반송파를 멀티플렉서 5로 공급하는 송신기 8은 트랜스미터 12로 부터 온 직각-위상 VSB BPSK 억압 반송파를 방해할 수 있는 우연적인(incidental) 위상 변조를 피하기 위하여 신중하게 설계되고 동작된다. PSK에 대한 직각-위상 VSB AM 반송파가 억압되기 때문에, VSB PSK와 VSB AM이 결합되어 있는 신호의 위상은 동상의 VSB AM 화상 반송파의 위상과 감지될 수 있을 정도로 다르지는 않다. 제1도가 서로 분리된 트랜스미터 8과 12를 도시하지만, 실제로 동일한 상부 측대역 필터와 최종 증폭기 단들은 트랜스미터 8과 12가 공유할 수 있다.The television transmitter 1 of FIG. 1 is currently present in that another VSB AM transmitter 12 generates a binary phase-shift-key (VSB BPSK) suppressed carrier that is in phase with the VSC AM picture carrier for the residual sideband, NTSC composite picture signal. It is different from the transmitters used. This another VSB AM transmitter 12 may include a balanced balanced modulator for both carrier and BPSK modulated signals, receiving in-phase picture carriers from VSB AM transmitter 8 and feeding quadrature-phase picture carriers to the balance modulator. It may further comprise a 90 ° -phase-shift network. VSB BPSK signals received from transmitter 12, such as VSB AM picture carriers amplified-modulated by NTSC composite picture signals received from transmitter 8, are fed to multiplexer 5, where also frequency-modulated (FM) speech Frequency-multiplexed with carrier Source 13 supplies a digital signal in serial-bit form to error-correcting coder 14 for inserting an additional bit of error correction code in the form of serial-bit applied to frame iterator 15. Frame repeater 15 supplies each frame of data received as an input signal that is twice the output signal. The output signal from frame repeater 15 is fed to partial response filter 16, which inserts a correlation into the data at the corresponding points of the continuous horizontal scanning line. The digital response from the partial-response filter 16 is fed to a digital-to-analog converter (DAC) 17 for conversion to an analog key signal. The DAC 17 supplies a high frequency pre-emphasis and transition-shaping filter 18 with a keying signal that is a predetermined positive value corresponding to digital zero and a predetermined negative value corresponding to digital one. The predetermined sound level of the analog modulated signal has an absolute value equal to the predetermined positive level of the analog modulated signal. Filter 18 compensates for the loss in detection efficiency when simultaneously detecting VSB BPSK, due to the transmission being virtually single sideband. The response of filter 18 is the keying signal supplied to the balance modulator in transmitter 12, which also receives the quadrature image carrier being modulated. Transmitter 8, which supplies VSB AM picture carriers amplified-modulated by NTSC composite picture signals to multiplexer 5, to avoid incidental phase modulation that can interfere with quadrature-phase VSB BPSK suppressed carriers from transmitter 12. Carefully designed and operated. Since the quadrature-phase VSB AM carrier relative to the PSK is suppressed, the phase of the signal in which the VSB PSK and VSB AM are combined is not noticeably different from the phase of the in-phase VSB AM picture carrier. Although FIG. 1 shows transmitters 8 and 12 separated from one another, in practice the same upper sideband filter and final amplifier stages may be shared by transmitters 8 and 12.
제2도는 부분 응답 필터 16이 취할 수 있는 한 형태 160을 도시하고 있다. 직렬-비트 형태의 디지탈 입력 신호는 입력 단자 161을 경유해서 2-입력 배타적 논리합(XOR) 게이트의 제1입력으로 인가되며, 2-입력 XOR 게이트의 출력은 출력 단자 163과 연결되어 그곳에 부분-응답 필터 160의 응답을 공급하게 된다. 상기 XOR 게이트 162의 제2입력은 디지탈 지연 라인 164의 독출 출력 연결로 부터 디지탈 지연 라인 164의 기입 입력 연결에 인가된 멀티플렉서 165로 부터의 출력 신호에 대한 지연 응답을 수신한다. 독출-기입 반복 모드에서 동작되는 순환 어드레스 라인 저장 메모리로서 이행될 수 있는 디지탈 지연 라인 164는 한 텔레비젼 수평 스캔 라인의 주기와 동일한 1-H 지연을 제공한다. 데이타 프레임의 최종 데이타 행이 부분-응답 필터 160에 공급되고 있음을 나타내는, 멀티플렉서 165에 제어 신호로서 공급된 최종 행 디코딩 결과가 1일 때를 제외하고, 멀티플렉서 165는 디지탈 지연 라인 164의 기입 입력 연결에 인가하기 위해 출력 단자 163에서 부분-응답 필터 160의 응답을 선택한다.2 illustrates one form 160 that partial response filter 16 may take. The serial-bit digital input signal is applied to the first input of the 2-input exclusive OR gate via input terminal 161, and the output of the 2-input XOR gate is connected to output terminal 163 and partially-responded therein. Supply the response of filter 160. The second input of the XOR gate 162 receives a delay response to the output signal from the multiplexer 165 applied to the write input connection of the digital delay line 164 from the read output connection of the digital delay line 164. Digital delay line 164, which can be implemented as a cyclic address line storage memory operated in a read-write repeat mode, provides a 1-H delay equal to the period of one television horizontal scan line. The multiplexer 165 is connected to the write input connection of the digital delay line 164 except when the last row decoding result supplied as a control signal to the multiplexer 165 is 1, which indicates that the last data row of the data frame is being fed to the partial-response filter 160. Select the response of the partial-response filter 160 at output terminal 163 to apply it to.
데이타 프레임의 최종 데이타 행이 부분-응답 필터 160에 공급되고 있음을 나타내는, 멀티플렉서 165에 제어 신호로서 공급된 최종 행 디코딩 결과가 1일 때, 멀티플렉서 165는 마듈로-2 데이타 프레임 카운트를 디지탈 지연 라인 164의 기입 입력 연결에 인가한다. 그렇게 인가된 마듈로-2 데이타 프레임 카운트가 한 쌍의 프레임 중 최종 프레임의 최종 행 동안 0일 때, 일련의 0이 디지탈 지연 라인 164에 기입되어서, 다음 쌍의 프레임들의 제1데이타 행 동안 상기 데이타는 변화없이 부분-응답 필터 160을 통과하게 된다. 그러나, 디지탈 지연 라인 164의 기입 입력 연결에 인가하기 위해 멀티플렉서 165에 의해 선택된 마듈로-2 데이타 프레임 카운트가 한 쌍의 데이타 프레임 중 최초 프레임의 최종 행 동안 1일 때, 일련의 1이 디지탈 지연 라인 164에 기입되어서, 상기 데이타 프레임의 쌍에서 최종 프레임의 제1데이타 행 동안 상기 데이타는 부분-응답 필터 160을 통과함으로써 1의 보수가 된다. 이것은 상기 데이타 프레임 쌍에서 최종 프레임의 다음 데이타 행이 상기 데이타 프레임 쌍에서 선행하는 최초 프레임의 해당 데이타 행의 1의 보수가 되게 한다.When the last row decoding result supplied as a control signal to the multiplexer 165 is 1, which indicates that the last data row of the data frame is being supplied to the partial-response filter 160, the multiplexer 165 sets the modulo-2 data frame count to a digital delay line. Applies to 164 write input connections. When the modulo-2 data frame count so applied is zero during the last row of the last frame of a pair of frames, a series of zeros are written to the digital delay line 164 to allow the data for the first data row of the next pair of frames. Passes through the partial-response filter 160 without change. However, when the modulo-2 data frame count selected by the multiplexer 165 to apply to the write input connection of the digital delay line 164 is 1 during the last row of the first frame of the pair of data frames, a series of ones are digital delay lines. Written in 164, during the first data row of the last frame in the pair of data frames, the data passes through the partial-response filter 160 to be one's complement. This causes the next data row of the last frame in the data frame pair to be one's complement of the corresponding data row of the first frame preceding the data frame pair.
부분-응답 필터 160에 의해 제공된 디지탈 필터링은 BPSK 신호들의 발생을 제어하기 위한 신호인 키잉 신호의 +1 과 -1 증폭으로 출력 단자 163에서 디지탈 응답 0들 및 1들을 변환함으로써 발생되는 아날로그 신호에서의 DC 텀(term)을 억압한다. 이 디지탈 필터링은 1/2 수평-주사-선 주파수 fH의 홀의 배수에서 반응의 피크를 나타내고 수평-주사-선 주파수 fH의 배수에서 반응이 0이 됨을 보여준다. 이 디지탈 필터링은 데이타에 대한 PSK 신호가 콤처럼 생긴 발광 신호의 주파수 스펙트럼을 보완하는, 콤처럼 생긴 주파수 스펙트럼을 가지게 한다. 상기 발광 신호는 1/2 수평-주사-선 주파수 fH의 홀수의 배수에서 0의 반응을 나타내고 수평-주사-선 주파수 fH의 배수에서 반응의 피크를 보여준다. 부분-응답 필터 160은 PSK의 스펙트럼을 공유하여, 단일 1H 지연 라인과 서브트랙터를 구비하는 2-탭 고역통과 라인-콤 필터를 통과하게 될 것이다. 그러한 고역통과 라인-콤 필터는 수직 배열된 화소들 사이에서 우호적인 상호 관계를 가지는 발광 신호를 억압하고 그것을 PSK에 대한 전파방해 신호로 줄이기 위한 디지탈 신호 수신기 내에 위치할 수 있다.The digital filtering provided by the partial-response filter 160 is performed on the analog signal generated by converting the digital response 0s and 1s at the output terminal 163 with +1 and -1 amplification of the keying signal, which is a signal for controlling the generation of BPSK signals. Suppresses the DC term. This digital filtering shows the peak of the response at multiples of the hole at 1/2 horizontal-scan-line frequency f H and the response is zero at multiples of horizontal-scan-line frequency f H. This digital filtering allows the PSK signal for the data to have a comb-like frequency spectrum that complements the frequency spectrum of the comb-like emission signal. The luminescent signal shows a response of zero at an odd multiple of 1/2 the horizontal-scan-line frequency f H and a peak of the response at a multiple of the horizontal-scan-line frequency f H. Partial-response filter 160 will share the spectrum of the PSK, passing through a 2-tap highpass line-comb filter with a single 1H delay line and subtractor. Such a highpass line-comb filter may be placed in a digital signal receiver to suppress a light emitting signal having a favorable correlation between vertically arranged pixels and reduce it to a jamming signal for the PSK.
제3도는 부분-응답 필터 16이 취할 수 있는 다른 형태 166을 도시하며, 이것은 부분-응답 필터 160과 동일한 요소 162-165를 포함하는 최종 필터링부를 포함한다. 상기 부분-응답 필터 166은 자신의 최종 필터링부와 유사한 최초 필터링부를 더 포함한다. 이 최초 필터링부는 2-입력 배타적 논리합 게이트 167을 가지는데, 상기 게이트 167의 제1입력은 입력 단자 161과 연결되고, 상기 게이트 167의 출력은 제2도의 부분-응답 필터 160에서와 같이 입력 단자 161 보다는 상기 XOR 게이트 162의 제1입력에 연결된다. 상기 XOR 게이트 167의 제2입력은 디지탈 지연 라인 168의 독출 출력 연결로 부터 디지탈 지연 라인 168의 기입 입력 연결로 인가된 멀티플렉서 169로 부터의 출력 신호에 대한 지연 응답을 수신한다. 디지탈 지연 라인 168은 디지탈 지연 라인 164와 같이 한 텔레비젼 수평 스캔 라인의 주기와 동일한 1H를 제공한다. 데이타 프레임의 최종 데이타 행이 부분-응답 필터 166에 공급되고 있음을 나타내는, 멀티플렉서 169에 제어 신호로서 공급된 최종 행 디코딩 결과가 1일 때를 제외하고, 상기 멀티플렉서 169는 디지탈 지연 라인 168의 기입 입력 연결에 인가하기 위해 XOR 게이트 167의 응답을 선택한다.3 shows another form 166 that part-response filter 16 may take, which includes a final filtering comprising the same elements 162-165 as part-response filter 160. The partial-response filter 166 further includes an initial filtering unit similar to its final filtering unit. This first filtering part has a two-input exclusive OR gate 167, where the first input of the gate 167 is connected to the input terminal 161, and the output of the gate 167 is input terminal 161 as in the partial-response filter 160 of FIG. Rather, it is connected to the first input of the XOR gate 162. The second input of the XOR gate 167 receives a delay response to the output signal from the multiplexer 169 applied from the read output connection of the digital delay line 168 to the write input connection of the digital delay line 168. Digital delay line 168 provides 1H equal to the period of one television horizontal scan line, such as digital delay line 164. The multiplexer 169 is write input of the digital delay line 168 except when the last row decoding result supplied as a control signal to the multiplexer 169 is 1, indicating that the last data row of the data frame is being fed to the partial-response filter 166. Select the response of XOR gate 167 to apply to the connection.
최종 데이타 행이 부분-응답 필터 166에 공급되고 있음을 나타내는, 멀티플렉서 169에 제어 신호로 공급된 최종 행 디코딩 결과가 1일 때, 멀티플렉서 169는 와이어드(wired) 0을 디지탈 지연 라인 164의 기입 입력 연결에 인가한다. 이것은 각 데이타 프레임의 최초 행 동안 일련의 0들을 상기 디지탈 지연 라인 164에 기입한다. 이 일련의 0들은 상기 다음 데이타 프레임의 최초 행 동안 상기 XOR 게이트 167에 공급되어, 제2도의 부분-응답 필터 160에 관해 기술된 것과 같이 선택적인 보완을 위해 데이타의 최초 행이 XOR 게이트 167에 의해 XOR 게이트 162로 전달된다.When the last row decoding result supplied as a control signal to multiplexer 169 is 1, indicating that the last data row is being fed to partial-response filter 166, multiplexer 169 connects wired 0 to the write input connection of digital delay line 164. To apply. This writes a series of zeros to the digital delay line 164 during the first row of each data frame. This series of zeros is fed to the XOR gate 167 during the first row of the next data frame such that the first row of data is replaced by an XOR gate 167 for selective complementation as described for the partial-response filter 160 of FIG. It is passed to the XOR gate 162.
상기 부분-응답 필터 166는 부분-응답 필터 160 보다 더 날카로운-칫솔 모양의 콤 응답을 가지지만 역시 1/2 수평-주사-선 주파수 fH의 홀수의 배수에서 0의 반응을 나타내고 수평-주사-선 주파수 fH의 배수에서 반응의 피크를 보여준다. 디지탈 신호 수신기에서 3-탭 고역통과 라인-콤 필터는 PSK 신호를 평면 주파수 스펙트럼으로 복구하고 PSK에 대한 전파 방해 신호인 발광 신호를 줄이는데 사용될 수 있다.The partial-response filter 166 has a sharper-toothbrush shaped comb response than the partial-response filter 160 but also exhibits a zero response at odd multiples of the 1/2 horizontal-scan-line frequency f H and a horizontal-scan- The peak of the reaction is shown at multiples of the line frequency f H. In a digital signal receiver, a three-tap highpass line-comb filter can be used to recover the PSK signal to the planar frequency spectrum and reduce the luminescent signal, which is a jamming signal for the PSK.
제4도는 위상-시프트 키잉 신호가 생성되는 디지탈 데이타를 디지탈적으로 필터링하기 위해 사용된 제1도 TV 송신기 1의 한 부분에 대한 구조를 보다 상세하게 도시하고 있다. 에러-정정 코더 14는 직렬-비트 형태의 디지탈 신호를 레이트 버퍼 20에 공급한다. 바람직하게는, 상기 코더 14는 변형된 리드-솔로몬 부호(Reed-Solomon codes)를 발생하는 유형이며 상기 레이트 버퍼 20은 인터리버로서 이중 역할을 수행한다. 상기 레이트 버퍼 20의 인터리버 동작은 VSB AM 화상 트랜스미터 8에 의해 송신되는 복합 화상 신호의 각각의 수평 스캔 라인과 동시에 VSB BPSK 데이타 트랜스미터 12에 의해 최종적으로 송신된 데이타의 행을 가로지르는 칼럼으로 데이타 스캐닝의 원래의 순서를 배치한다. 수평 방향으로 결합하는 경향이 있는 복합 화상 신호의 임펄스 잡음 및 중간 대역 주파수는 수평 스캔 라인을 가로지르는 칼럼에 사상된 데이타 상에 보다는 수평 스캔 라인을 따라 나 있는 행에 사상된 데이타 상에서 동작하는 변형된 리드-솔로몬 부호의 경우 보다 변형 리드-솔로몬 부호의 비트를 덜 방해하기 위해 상기와 같은 동작이 행해진다. 어쨌든, 레이트 버퍼 20은 규칙적으로 조절된 기초 상의 비트를 대체 데이타 프레임 동안 기입하기 위해 프레임-저장 메모리 21로 공급하는 메모리이다. 데이타 프레임들은 데이타 행 스캔 레이트의 배수인 심볼 레이트에서 발생하는 심볼들의 525 행의 블럭으로 정의되며, 상기 데이타 행 스캔 레이트는 아날로그 복합 화상 신호에 대한 수평 스캔 라인 레이트와 같다. BPSK 심볼들은 비트이지만 변형된 리드-솔로몬 부호들이 인가되는 이 심볼들은 통상 2N-비트 데이타이며, 이때 N은 3,4 또는 5와 같은 작은 양의 정수이다. 각 변형 리드-솔로몬 부호가 확장하는 비트 길이는 525 보다 작도록(예를 들어, 256 또는 512) 선택되어, 임펄스 잡음이 한 번 이상 그 세로 축을 따라 변형 리드-솔로몬 부호 중 어느 하나를 덜 혼란시키게 된다.4 illustrates in more detail the structure of a portion of FIG. 1 TV Transmitter 1 used to digitally filter the digital data from which the phase-shift keying signal is generated. The error-correcting coder 14 supplies a digital signal in serial-bit form to the rate buffer 20. Preferably, the coder 14 is a type that generates modified Reed-Solomon codes and the rate buffer 20 plays a dual role as an interleaver. The interleaver operation of rate buffer 20 is used to scan data into a column across a row of data finally transmitted by VSB BPSK data transmitter 12 simultaneously with each horizontal scan line of the composite picture signal transmitted by VSB AM picture transmitter 8. Place the original order. The impulse noise and mid-band frequencies of a composite picture signal that tend to combine in the horizontal direction are transformed to operate on the data mapped to the row along the horizontal scan line rather than on the data mapped to the column across the horizontal scan line. The above operation is performed to lessen the bits of the modified Reed-Solomon code than in the case of the Reed-Solomon code. In any case, the rate buffer 20 is a memory that supplies the regularly adjusted bits on the base to the frame-storage memory 21 for writing during the replacement data frame. Data frames are defined as blocks of 525 rows of symbols that occur at a symbol rate that is a multiple of the data row scan rate, which is equal to the horizontal scan line rate for the analog composite image signal. The BPSK symbols are bits, but these symbols to which modified Reed-Solomon codes are applied are typically 2 N -bit data, where N is a small positive integer such as 3, 4 or 5. The bit length that each modified Reed-Solomon code extends is chosen to be less than 525 (e.g., 256 or 512), so that the impulse noise more than once confuses one of the modified Reed-Solomon codes along its longitudinal axis. do.
데이타 행과 복합 화상 신호의 수평 스캔 라인의 상대적인 위상은 각 데이타 행이 복합 화상 신호의 각 수평 스캔 라인과 때를 맞춰 일치하도록 되어 있다. 데이타 프레임은 소스 7에 의해 공급된 아날로그 복합 화상 신호의 프레임과 같은 비율로 나타나지만, 본 명세서에 더 개시된 이유들로 인해 데이타 프레임이 복합 화상 신호의 아홉개의 수평 스캔 라인 만큼 화상 신호 프레임을 지연시키는 것이 편리하다. 연속되는 데이타 프레임 쌍들 중 각각의 프레임 동안 부분-응답 필터 16에 입력 신호로서 제공된 출력 신호를 발생하기 위하여, 프레임-저장 메모리 21은 제1데이타 프레임을 기입 후 독출하고, 제2데이타 프레임에 재-기입하기 전에 그것을 기입 후 재-독출한다. 레이트 버퍼 20 및 프레임-저장 메모리 21의 기입 및 독출은 프레임-저장 패킹(packing)-제어 회로 22에 의해 제어된다.The relative phase of the data row and the horizontal scan line of the composite image signal is such that each data row coincides with each horizontal scan line of the composite image signal in time. The data frames appear at the same rate as the frames of the analog composite image signals supplied by source 7, but for reasons further disclosed herein it is desirable that the data frames delay the image signal frames by nine horizontal scan lines of the composite image signal. It is convenient. In order to generate an output signal provided as an input signal to the partial-response filter 16 during each frame of the successive pairs of data frames, the frame-storage memory 21 reads and writes the first data frame and re-writes the second data frame. Before writing, re-read after writing. Writing and reading of the rate buffer 20 and the frame-storage memory 21 are controlled by the frame-storage packing-control circuit 22.
선택된 수직-귀선 소거 기간(VBI) 스캔 라인 동안 고스트-소거 기준 신호를 복합 화상 신호에 삽입하는 것을 제어하기 위한 8개의 프레임 사이클을 카운트하기 위해 사용된 트랜스미터 1에 있는 프레임 계수기는 그것의 한 단계로서, 각 연속되는 데이타 프레임 쌍의 각각의 프레임 동안 프레임-저장 메모리 21의 독출 및 독출-기입 반복 동작의 시간을 정하는데 사용된 마듈로-2 데이타 프레임 계수기 23을 포함한다. 상기 패킹-제어 회로 22는 또한 데이타 행 계수기 24로 부터 데이타 행 카운트 신호를, 심볼 계수기 25로 부터 심볼 카운트 신호를 수신하며, 수신된 데이타 행 카운트 신호 및 심볼 카운트 신호를 각각 행 어드레싱 및 행-내 독출 어드레싱으로 프레임-저장 메모리 21에 인가한다. 데이타 행 카운트 및 심볼 카운트는 함께 완료 어드레싱 AD를 구성하며, 상기 패킹-제어 회로 22는 상기 완료 어드레싱 AD를 제4도의 프레임-저장 메모리 21에 인가한다. 상기 회로 22는 또한 프레임-저장 메모리 21에 대한 기입 가능 신호 WE와, 프레임-저장 메모리를 기입하는 동안 상기 프레임-저장 메모리 21에 공급된 상기 완료 어드레싱 AD와 동시에 레이트 버퍼 20에 공급되는 독출 어드레싱 RAD 및 레이트 버퍼 20에 대한 기입 어드레싱 WAD를 발생한다. 디지탈 데이타가 선택적으로 송신되는 경우, 상기 회로 22는 또한 프레임-저장 메모리 21에 대한 독출 가능 신호 RE를 발생한다.The frame counter in Transmitter 1, used to count eight frame cycles for controlling the insertion of the ghost-erase reference signal into the composite picture signal during the selected vertical-blank erasure period (VBI) scan line, is a step in it. And a module-2 data frame counter 23 used to time read and write-write repeat operations of the frame-storage memory 21 during each frame of each successive pair of data frames. The packing-control circuit 22 also receives a data row count signal from the data row counter 24 and a symbol count signal from the symbol counter 25, and receives the received data row count signal and the symbol count signal, respectively, in row addressing and row-in-row. Read addressing is applied to the frame-storage memory 21. The data row count and the symbol count together constitute a completion addressing AD, and the packing-control circuit 22 applies the completion addressing AD to the frame-storage memory 21 of FIG. The circuit 22 also reads the writeable signal WE for the frame-storage memory 21 and the read-addressing RAD supplied to the rate buffer 20 simultaneously with the completion addressing AD supplied to the frame-storage memory 21 during the writing of the frame-storage memory. And write addressing WAD for rate buffer 20. When digital data is selectively transmitted, the circuit 22 also generates a readable signal RE for the frame-storage memory 21.
더욱 상세한 동작 모드는 다음과 같다. 데이타 프레임 카운트 비트는 프레임 계수기 23으로 부터 패킹-제어 회로 22로 공급되어, 그곳에서 마듈로-2 데이타 프레임 카운트 비트가 0일 경우에만 상기 프레임-저장 메모리 21에 대한 기입 가능 신호를 생성하도록 사용된다. 상기 패킹-제어 회로 22는 상기 마듈로-2 데이타 카운트 비트가 0일 때, 상기 프레임-저장 메모리 21이 독출-후 기입 모드에서 동작하도록 하는 독출 가능 및 기입 가능 신호들을 공급한다. 상기 마듈로-2 데이타 프레임 카운트 비트가 1일 때, 상기 패킹-제어 회로 22는 독출 가능 신호만을 공급한다.More detailed operation modes are as follows. The data frame count bits are fed from the frame counter 23 to the packing-control circuit 22 where they are used to generate a writable signal for the frame-storage memory 21 only if the modulo-2 data frame count bits are zero. . The packing-control circuit 22 supplies the readable and writable signals to cause the frame-storage memory 21 to operate in a post-read write mode when the module-2 data count bit is zero. When the module-2 data frame count bit is 1, the packing-control circuit 22 supplies only a readable signal.
최종 행 디코더 27은 데이타 행 계수기 24로 부터 데이타 행 카운트 신호를 공급받아 부분-응답 필터 16에 있는 멀티플렉서 165 및 (만약 상기 필터 16에 사용된다면) 멀티플렉서 169에 대한 제어 신호를 발생한다. 상기 최종 행 디코더 27은 데이타 프레임에서 최종 행을 나타내는 경우를 제외하고, 데이타 행 카운트의 모든 값에 응답하여 최종 행 복호 결과로서 0 출력 신호를 공급하며, 이 0 출력 신호는 상기 필터 16에 있는 멀티플렉서 165(멀티플렉서 169가 사용된다면 169 역시)가 상기 필터 16에 의해 정상적인 부분-응답 필터링을 하도록 한다. 다음 데이타 프레임을 위해 상기 필터 16의 초기 상태에 맞게 1-H 지연 라인 164(사용된다면 1-H 지연 라인 역시)의 부하를 조절하기 위해, 상기 최종 행 디코더 27은 데이타 프레임에서 최종 행을 나타내는 데이타 행 카운트에 응답하여 1 응답을 상기 필터 16에 있는 멀티플렉서 165(멀티플렉서 169가 사용된다면 169 역시)에 공급한다. 상기 마듈로-2 데이타 프레임 계수기 23은 상기 멀티플렉서 165에 마듈로-2 데이타 프레임 카운트를 대체 입력 신호로 공급하여, 상기 최종 행 디코더 27이 상기 멀티플렉서에 1을 제어 신호로 공급할 때 1-H 지연 라인 164의 기입 입력 연결에 선택되게 한다.The final row decoder 27 receives the data row count signal from the data row counter 24 and generates control signals for the multiplexer 165 in the partial-response filter 16 and the multiplexer 169 (if used in the filter 16 above). The last row decoder 27 supplies a zero output signal as a result of the last row decoding in response to all values of the data row count except for indicating the last row in the data frame, which zero output signal is a multiplexer in the filter 16. 165 (also 169 if multiplexer 169 is used) causes normal partial-response filtering by filter 16 above. To adjust the load of 1-H delay line 164 (also 1-H delay line if used) to match the initial state of the filter 16 for the next data frame, the last row decoder 27 displays data representing the last row in the data frame. In response to the row count, a 1 response is supplied to multiplexer 165 in filter 16 (also 169 if multiplexer 169 is used). The modulo-2 data frame counter 23 supplies the modulator-2 data frame count to the multiplexer 165 as a replacement input signal so that when the last row decoder 27 supplies 1 to the multiplexer as a control signal, a 1-H delay line. Allows selection of 164 write input connections.
제4도는 심볼 계수기 25에 더하여 전압-제어 발진기(VCO) 31, 제로-크로싱 검출기 32, 255-카운트 디코더 33 및 자동 주파수 및 위상 제어(AFPC) 검출기 34를 포함하는 심볼 클라킹(clocking) 회로 30을 도시하고 있다. 상기 심볼 계수기 25는 8개의 이진 카운트 단들을 포함한다. 보다 적절하게는 평균-축-크로싱 검출기로 불릴 수 있는 상기 제로-크로싱 검출기 32는 발진기 30의 사인 발진이 소정 방향으로 그 평균 축을 교차할 때는 언제나 펄스를 발생한다. 상기 제로-크로싱 검출기 32는 통상 VCO 31의 사인 발진에 대한 방형파를 발생하는 제한기 증폭기와, 이러한 방형파의 전이에 응답하는 펄스를 발생하는 미분 회로 및 타이밍 목적으로 프레임-저장 패킹-제어 회로 22에 공급되는 한 극의 펄스들을 분리하기 위한 클리퍼를 구성한다.이러한 펄스들은 또한 각 연속 라인에서 카운트하기 위해 상기 심볼 계수기 25에 공급되어, 상기 패킹-제어 회로 22에 공급된 심볼 카운트를 생성하게 된다. 상기 255-카운트 디코더 33은 펄스를 발생시키기 위해 255에 이르는 상기 심볼 카운트를 복호한다. 최대 카운트 값이 2의 제곱수이므로 상기 심볼 카운트 값을 단순히 산술적 영으로 만들기 보다는, 상기 255-카운트 디코더 33으로 부터의 각 펄스는 상기 제로-크로싱 검출기 32에 의해 상기 계수기 25에 공급된 다음 펄스 상에서 상기 계수기 25를 리셋하는 데 사용될 수 있어서, 심볼 카운트를 산술적 제로로 복귀한다. 상기 255-카운트 디코더 33은 펄스를 AFPC 검출기 34에 공급하여, VCO 31에 공급된 AFPC 전압을 현상하기 위해 수평 동기 싱크 H와 비교하게 된다. 이것은 VCO 31 발진의 주파수가 수평 스캔 라인 주파수의 255배, 또는 4 027 972 ㎐가 되도록 조절하는 음 귀환 루프를 완료시킨다.4 shows a symbol clocking circuit 30 including a voltage-controlled oscillator (VCO) 31, a zero-crossing detector 32, a 255-count decoder 33 and an automatic frequency and phase control (AFPC) detector 34 in addition to the symbol counter 25. It is shown. The symbol counter 25 includes eight binary count stages. The zero-crossing detector 32, more suitably referred to as the mean-axis-crossing detector, generates a pulse whenever the sine oscillation of oscillator 30 crosses its mean axis in a predetermined direction. The zero-crossing detector 32 is typically a limiter amplifier for generating square waves for a sinusoidal oscillation of VCO 31, a differential circuit for generating pulses in response to the transition of these square waves, and a frame-stored packing-control circuit for timing purposes. And constitutes a clipper for separating one pole pulses supplied to 22. These pulses are also supplied to the symbol counter 25 for counting on each successive line, to generate a symbol count supplied to the packing-control circuit 22. do. The 255-count decoder 33 decodes the symbol count up to 255 to generate a pulse. Rather than simply making the symbol count value arithmetic zero because the maximum count value is a power of two, each pulse from the 255-count decoder 33 is fed to the counter 25 by the zero-crossing detector 32 on the next pulse. Can be used to reset counter 25, returning the symbol count to arithmetic zero. The 255-count decoder 33 supplies a pulse to the AFPC detector 34 to compare with the horizontal sync sink H to develop the AFPC voltage supplied to VCO 31. This completes the negative feedback loop, which adjusts the frequency of the VCO 31 oscillation to be 255 times the horizontal scan line frequency, or 4 027 972 Hz.
마듈로-2 데이타 프레임 계수기 23 및 아날로그 복합 화상 신호의 프레임들을 가지는 데이타 행 계수기 24에 의해 카운트를 동기화 하는 한 방법을 살펴보겠다. 본 명세서에 기술된 시스템에 대한 디지탈 신호 수신기에서, 각 프레임의 초기 필드에 있는 수직 싱크 펄스의 하강 구간 바로 직후에, 아날로그 복합 화상 신호의 각 프레임의 라인 9의 처음으로 데이타 프레임 카운트를 재생하는 계수기를 동기화 하는 것이 바람직하다. 그러한 경우, 디지탈 신호 수신기에서 데이타 행 카운트를 발생하는 계수기는 아날로그 복합 화상 신호의 각 프레임의 라인 9의 처음에서 소정의 카운트값으로 리셋된다. 제4도에 도시된 트랜스미터 1에 있는 마듈로-2 데이타 프레임 계수기 23 및 데이타 행 계수기 24로 카운트를 동기화 하는 것은 바람직한 수신기 실행에 적합하다.We will look at one method of synchronizing counts by a module-2 data frame counter 23 and a data row counter 24 having frames of an analog composite picture signal. In the digital signal receiver for the system described herein, a counter that reproduces the data frame count for the first time in line 9 of each frame of the analog composite picture signal, immediately after the falling edge of the vertical sync pulse in the initial field of each frame. It is desirable to synchronize them. In such a case, the counter which generates a data row count at the digital signal receiver is reset to a predetermined count value at the beginning of line 9 of each frame of the analog composite image signal. Synchronizing the counts with the Modulo-2 data frame counter 23 and the data row counter 24 in transmitter 1 shown in FIG. 4 is suitable for the desired receiver implementation.
255-카운트 디코더 33의 출력 신호는 2-입력 논리곱 게이트 36에 제1입력 신호로 공급된다. 스테이션 싱크 발생기 9는 수직 싱크 펄스 V를 하강 구간 검출기 35에 공급하고, 상기 검출기 36은 복합 화상 신호의 라인 9의 끝에서 그리고 복합 화상 신호의 라인 271의 중간점에서 펄스를 제공하며, 상기 검출기 36의 출력 신호는 상기 논리곱 게이트 35에 제2입력 신호로 공급된다. 상기 논리곱 게이트 35의 응답은 복합 화상 신호의 라인 9의 끝에서 데이타-프레임-말단 펄스를 구성한다. 이러한 데이타-프레임-말단 펄스 각각은 데이타 프레임 카운트 신호를 앞서 나가게 하기 위해 마듈로-2 데이타 프레임 계수기 23에 지연 펄스로 인가되고, 또한 그것의 데이타 행 카운트를 소정의 초기값으로 리셋하기 위해 데이타 행 계수기 24에 인가된다. 실제로, 상기 255-카운트 디코더 33은 없어도 되며, 상기 심볼 계수기 25의 최종 이진 카운트 단으로 부터의 캐리 펄스는 상기 디코더 33의 출력 신호 대신 AFPC 검출기 34와 논리곱 게이트 35에 공급될 수 있다.The output signal of the 255-count decoder 33 is supplied to the two-input AND gate 36 as the first input signal. The station sink generator 9 supplies a vertical sync pulse V to the falling edge detector 35, the detector 36 providing a pulse at the end of line 9 of the composite image signal and at the midpoint of line 271 of the composite image signal, the detector 36 The output signal of is supplied to the AND gate 35 as a second input signal. The response of the AND gate 35 constitutes a data-frame-end pulse at the end of line 9 of the composite picture signal. Each of these data-frame-end pulses is applied as a delay pulse to the Modulo-2 data frame counter 23 to advance the data frame count signal, and also to reset its data row count to a predetermined initial value. Applied to counter 24. Indeed, the 255-count decoder 33 may be absent, and carry pulses from the last binary count stage of the symbol counter 25 may be supplied to the AFPC detector 34 and the AND gate 35 instead of the output signal of the decoder 33.
제1도 내지 4도와 관련하여 상술한 송신 장치는 양 지안에 의해 기술된 것과 같다. 제5도 내지 8도에 관한 하기의 디지탈 신호 수신기는 본 발명을 구체화하고 있다.The transmission apparatus described above in connection with FIGS. 1 to 4 is as described by both Jian. The following digital signal receivers in FIGS. 5 to 8 embody the present invention.
제5도는 안테나 42와 같은 수단으로 부터, 내부에 디지탈 신호가 숨겨진 텔레비젼 신호를 수신하여 상기 숨겨진 디지탈 신호를 추출하기 위한 디지탈-신호 수신기 37을 도시하고 있다. 동조기 43은 그 안에 있는 제1검출기에 의해 검출되는 텔레비젼 채널을 선택하며, 상기 제1검출기는 선택된 텔레비젼 신호를 한 셋트의 중간 주파수 및 한 화상 셋트의 주파수로 변환하기 위한 슈퍼헤테로다인(superheterodyne) 형의 동조가능 하향 변환기이다. 화상 중간 주파수(IF) 필터 44는 중간 주파수 증폭기 45에 입력 신호로 인가하기 위한 화상 중간 주파수를 선택하고, 상기 화상 셋트의 주파수는 선택하지 않는다. 일반적인 관례에 따라, 표면 탄성파(SAW) 필터는 화상 중간 주파수 필터 44에, 그리고 단간 동조가 없는 다단 증폭기인 단일 집적 회로(IC) 내에 있는 화상 중간 주파수 증폭기 45를 구성하는데 사용될 수 있다. 상기 화상 중간 주파수 증폭기 45는 증폭 화상 중간 주파수 신호를 동상 동기 화상 검출기 46 및 직각-위상 동기 화상 검출기 47에 공급한다. 표준 주파수인 45.75 ㎒로 발진하는 발진기 48은 그 발진을 위상 시프트 없이 동상 동기 화상 검출기 46에 공급하고, 시프트 회로망 49에 의해 90°지연 위상 시프트가 이루어지면서 직각-위상 동기 화상 검출기 47에 공급한다. 상기 발진기 48은 직각-위상 동기 화상 검출기 47의 출력 신호에 응답하는 자동 주파수 및 위상 제어(AFPC)를 가진다. 상기 동기 화상 검출기 46 및 47은 통상 화상 중간 주파수 증폭기 45 및 발진기 48과 함께 집적 회로 내에 포함된다. 화상 검출기 46 및 47 각각은 강조(exalted) 반송파 유형일 수도 있고, 또는 트루(true) 동기 유형일 수도 있다. 동상 동기 화상 검출기 46에 의해 복구된 동상 변형 복합 화상 신호는 수평 싱크 분리기 50 및 수직 싱크 분리기 51에 공급되며, 상기 싱크 분리기들 50 및 51은 각각 상기 동상 변형 복합 화상 신호로 부터 수평 및 수직 동기 펄스를 복구한다.5 shows a digital-signal receiver 37 for receiving a television signal with a digital signal hidden therein from a means such as an antenna 42 and extracting the hidden digital signal. Tuner 43 selects a television channel detected by a first detector therein, the first detector being of a superheterodyne type for converting the selected television signal into one set of intermediate frequencies and one image set of frequencies. Is a tunable downconverter. An image intermediate frequency (IF) filter 44 selects an image intermediate frequency for application as an input signal to the intermediate frequency amplifier 45, but does not select the frequency of the image set. As a general practice, surface acoustic wave (SAW) filters can be used to construct an image intermediate frequency amplifier 45 in the image intermediate frequency filter 44 and in a single integrated circuit (IC), which is a multi-stage amplifier without inter-step tuning. The picture intermediate frequency amplifier 45 supplies an amplified picture intermediate frequency signal to the in-phase synchronous image detector 46 and the quadrature-phase synchronous image detector 47. The oscillator 48 oscillating at the standard frequency 45.75 MHz supplies the oscillation to the in-phase synchronous image detector 46 without phase shift, and to the quadrature-phase synchronous image detector 47 with a 90 degree delay phase shift by the shift network 49. The oscillator 48 has automatic frequency and phase control (AFPC) responsive to the output signal of the quadrature-phase synchronous image detector 47. The synchronous image detectors 46 and 47 are usually included in an integrated circuit together with the image intermediate frequency amplifier 45 and the oscillator 48. Each of the picture detectors 46 and 47 may be an exalted carrier type, or may be a true sync type. The in-phase modified composite image signal recovered by the in-phase synchronized image detector 46 is supplied to a horizontal sync separator 50 and a vertical sync separator 51, wherein the sync separators 50 and 51 are horizontal and vertical sync pulses from the in-phase modified composite image signal, respectively. To recover.
화상 중간 주파수 필터 44가 바람직하게는 단지 약 3.5 ㎒ 폭으로 만들어지고 45.25 ㎒에 중심을 둔다 하더라도, 지금까지 살펴본 디지탈-신호 수신기 37의 양상은 TV 수상기 설계 분야에 통상의 지식을 가진 사람들에게는 일반적으로 친숙하다. 이 화상 중간 주파수 필터 44는 직각-위상 화상 검출기 47 후에 크로마 리젝션 및 인-채널 리젝션을 필터링 할 필요없이 크로마 리젝션 및 인-채널 리젝션을 제공한다.(상기 디지탈-신호 수신기 37이 텔레비젼 수상기와 함께 구성된다면, 상기 화상 중간 주파수 필터 44는 직각-위상 화상 검출기 47 후에 필터링 함으로써 제공된 크로마 리젝션 및 인-채널 음성 리젝션으로 폭이 넓어지게 될 것이다.) 상기 직각-위상 화상 검출기 47의 대역폭은 BPSK 응답의 종지(tail)에 있는 상위 주파수를 감소시키지 않기 위해서 심볼율 보다 다소 더 넓어야 한다. 상기 직각-위상 화상 검출기 47은 750 ㎑ 이상의 주파수에서 NTSC 복합 화상 신호의 그러한 부분들 만을 수반하는 키잉 신호를 검출한다.Although the picture intermediate frequency filter 44 is preferably made only about 3.5 MHz wide and centered on 45.25 MHz, the aspects of the digital-signal receiver 37 discussed so far are generally for those of ordinary skill in the field of TV receiver design. Familiar This picture intermediate frequency filter 44 provides chroma rejection and in-channel rejection without the need for filtering chroma rejection and in-channel rejection after the quadrature-phase image detector 47. If configured with a receiver, the picture intermediate frequency filter 44 will be widened with the chroma rejection and in-channel speech rejection provided by filtering after the quadrature-phase picture detector 47.) The bandwidth must be somewhat wider than the symbol rate in order not to reduce the higher frequency at the tail of the BPSK response. The quadrature-phase image detector 47 detects a keying signal involving only those portions of the NTSC composite image signal at frequencies above 750 kHz.
실제로 디지탈 수신기 37은 통상 고스트 억압 회로를 포함하는데, 이 고스트 억압 회로는 제5도에 따로 명백하게 도시되지는 않았지만 1993년 8월 20일에 출원된 미국 특허 출원 제 08/108,311호에 상세하게 기술된 유형으로 볼 수 있다. 동상 및 직각 위상 화상 검출기들 46 및 47 각각은 자신의 동기 검출기 다음에, 다른 화상 검출기에 포함된 동기 검출기 다음 사용된 것들과 유사한 각각의 고스트 소거 및 등화 필터들을 포함한다. 상기 두 고스트-소거 필터들의 조절 가능한 파라미터들은 컴퓨터에서 행해진 계산에 응답하여 수평으로 조절되고, 상기 두 등화 필터들의 조절 가능한 파라미터들 역시 컴퓨터에서 행해진 또 다른 계산에 응답하여 수평으로 조절된다. 송신될 때는 주파수를 4.1㎒ 까지 확대하지만 디지탈 신호 수신기에서는 제한된 중간 주파수 대역폭 때문에 2.5 ㎒ 정도 까지만 주파수를 확대하는 고스트-소거 기준(GCR) 신호들은 동상 동기 화상 검출기 46에 의해 검출된 화상 신호의 선택된 수직-귀선 소거 기간(VBI) 스캔 라인으로 부터 추출된다. 상기 GCR 신호들은 디지탈화 되어 상기 고스트-소거 및 등화 필터들의 조절 가능 파라미터를 계산하기 위한 컴퓨터에 입력 신호로서 공급된다. 선택적으로 또는 부가적으로, 상기 직각-위상 화상 검출기 47의 응답의 직류 또는 저-주파수 소자들은 탐지되어서, 상기 고스트-소거 필터들의 조절가능 파라미터들을 계산하기 위한 기초로 사용될 수 있다.In fact, digital receiver 37 typically includes a ghost suppression circuit, which is described in detail in US patent application Ser. No. 08 / 108,311, filed August 20, 1993, although not explicitly shown in FIG. Can be seen by type. Each of the in-phase and quadrature phase image detectors 46 and 47 includes their ghost detector and respective ghost cancellation and equalization filters similar to those used following the synchronous detector included in another image detector. The adjustable parameters of the two ghost-erase filters are adjusted horizontally in response to a computation made in the computer, and the adjustable parameters of the two equalization filters are also adjusted horizontally in response to another computation made in the computer. Ghost-erasing reference (GCR) signals that extend frequencies up to 4.1 MHz when transmitted but only up to 2.5 MHz in digital signal receivers due to limited intermediate frequency bandwidth are selected verticals of the image signals detected by the in-phase synchronous image detector 46. Extraction from the blanking period (VBI) scan line. The GCR signals are digitized and supplied as input signals to a computer for calculating the adjustable parameters of the ghost-erase and equalization filters. Alternatively or additionally, direct current or low-frequency elements of the response of the quadrature-phase image detector 47 can be detected and used as a basis for calculating the adjustable parameters of the ghost-erasing filters.
제5도의 디지탈-신호 수신기 37에서, 샘플/심볼 카운트 신호는 전압-제어 발진기 105로 부터 수신된 사인 발진에 응답하여 제로-크로싱 검출기 104에 의해 발생된 펄스를 카운트하는 샘플/심볼 계수기 103에 의해 발생된다. 심볼 카운트 신호는 상기 샘플/심볼 계수기 103으로 부터의 초과 캐리(carries)를 카운트하는 심볼 계수기 52에 의해 발생된다. 디코더 55는 제로-크로싱 검출기 104에 의해 상기 계수기 103에 공급된 다음 펄스 상에서 상기 계수기 103 및 52를 리셋하는 펄스를 발생시키기 위하여, 255에 이르는 심볼 카운트를 복호하여 샘플/심볼 카운트 및 심볼 카운트 둘 다를 산술 제로로 복귀시킨다. 상기 디코더 55에 의해 발생된 펄스는 수평 싱크 분리기 50에 의해 분리된 수평 싱크 펄스 H와 비교하기 위하여 AFPC 검출기 56에 공급되며, 제어 지연 라인 57에 의한 심볼 기간을 세분하기 위해 조절 가능하도록 지연된다. 상기 비교 결과들은 VCO 105에 인가하기 위한 자동 주파수 및 위상 제어(AFPC) 전압 신호를 발생하기 위하여 상기 AFPC 검출기 56 내에서 저역통과 필터된다. 이러한 장치들은 라인-폐쇄 VCO 105로 부터 공급된 발진의 주파수를 제어하여 수평 스캔 라인 주파수 fH의 4 096배, 또는 64 447 545 ㎐가 되게 한다. 제어 발진기와 관련하여 사용된 용어 라인-폐쇄는 발진의 주파수가 15,734,264 ㎐ 스캔 라인 주파수에 대한 향수비로 유지되며, 이것은 통상 적당한 요소에 의해 수평 동기 펄스로 분리된 발진의 주파수를 비교하는 AFPC 회로에 의해 이루어짐을 의미한다.In the digital-signal receiver 37 of FIG. 5, the sample / symbol count signal is generated by a sample / symbol counter 103 which counts pulses generated by the zero-crossing detector 104 in response to a sine oscillation received from the voltage-controlled oscillator 105. FIG. Is generated. The symbol count signal is generated by a symbol counter 52 that counts excess carriers from the sample / symbol counter 103. Decoder 55 decodes the symbol count up to 255 to generate both a sample / symbol count and a symbol count to generate a pulse that resets the counters 103 and 52 on the next pulse supplied to the counter 103 by a zero-crossing detector 104. Return to arithmetic zero The pulse generated by the decoder 55 is supplied to the AFPC detector 56 for comparison with the horizontal sync pulse H separated by the horizontal sync separator 50 and delayed to be adjustable to subdivide the symbol period by the control delay line 57. The comparison results are lowpass filtered in the AFPC detector 56 to generate an automatic frequency and phase control (AFPC) voltage signal for application to the VCO 105. These devices control the frequency of the oscillation supplied from the line-closed VCO 105 to be 4 096 times the horizontal scan line frequency f H , or 64 447 545 kHz. The term line-closed, as used in connection with a controlled oscillator, is maintained at a nominal ratio for the frequency of the oscillation to the 15,734,264 kHz scan line frequency, which is usually achieved by an AFPC circuit that compares the frequency of the oscillation separated by a horizontal sync pulse by a suitable factor. It means done.
상기 직각-위상 화상 검출기 47에 의해 검출된 750 ㎑ 이상의 주파수에서의 NTSC 복합 화상 신호의 키잉 신호 및 수반부들은 정합 필터 58에 공급되며, 상기 정합 필터 58은 복합 화상 신호의 750 ㎑ 이상되는 주파수 소자들의 선택된 부분인 키잉 신호에 응답한다. 상기 정합 필터 58은 심볼간 간섭을 줄이기에 충분하도록 PSK 대역폭을 확장시키기 위해, 트랜스미터에 있는 필터 18의 전이-정형부의 롤-오프(roll-off)와 정합하는 피킹 응답을 제공한다. 상기 정합 필터 58은 또한 0.75와 1.25 ㎒ 사이의 주파수 범위를 넘어 사실상 점차적으로 단일 측대역이 되어가고 1.25 ㎒ 이상의 주파수 범위를 넘어서는 상당히 단일 측대역인 VSB BPSK에 기인하는 상기 직각-위상 화상 검출기 47의 검출 효율의 롤-오프를 보상하기 위해 피킹 응답을 더 제공한다. 그러나, 다른 TV 트랜스미터들의 잔류 측파대 필터들은 서로 간의 변동을 보여주기 때문에, 직각-위상 화상 검출기 47의 검출 효율의 롤-오프를 보상하기 위한 상기 피킹 응답은 정형 전이에 더하여 적절한 피킹 응답을 제공하기 위해, 상기 전이 정형 필터 18을 변형함으로써 각 TV 트랜스미터 1에서 아마 더 잘 이루어지게 될 것이다. 그러나 트랜스미터 1에 있는 이진 키잉 신호의 이러한 부가적인 피킹 또는 프리-엠퍼시스는 발광 신호와 함께 전달되는 0.75 ㎒ 이상되는 BPSK의 고 주파수 함유량을 증가시킬 것이다.The keying signal and accompanying portions of the NTSC composite image signal at a frequency of 750 kHz or higher detected by the quadrature-phase image detector 47 are supplied to the matching filter 58, wherein the matching filter 58 is a frequency element of 750 kHz or more of the composite image signal. Respond to the keying signal, which is the selected portion of them. The matched filter 58 provides a peaking response that matches the roll-off of the transition-shape of the filter 18 in the transmitter to extend the PSK bandwidth sufficient to reduce intersymbol interference. The matched filter 58 is also substantially single sideband over the frequency range between 0.75 and 1.25 MHz and is substantially single sideband beyond the frequency range above 1.25 MHz, due to the VSB BPSK of the quadrature-phase image detector 47. The peaking response is further provided to compensate for the roll-off of the detection efficiency. However, since the residual sideband filters of the other TV transmitters show variations between each other, the peaking response to compensate for the roll-off of the detection efficiency of the quadrature-phase image detector 47 provides an appropriate peaking response in addition to the standard transition. In order to achieve this, the transition shaping filter 18 will probably be better at each TV transmitter 1. However, this additional peaking or pre-emphasis of the binary keying signal in transmitter 1 will increase the high frequency content of the BPSK to be greater than 0.75 MHz delivered with the luminescent signal.
상기 정합 필터 58로 부터의 응답은, 예를 들어, 8-비트 해상도를 가진 플래쉬 변환기인 아날로그-디지탈 변환기(ADC) 106에 입력 신호로 인가된다. 상기 직각-위상 화상 검출기 47은 실질적으로 750 ㎑ 이하의 복합 화상 신호 주파수는 복구하지 않으며, BPSK 부호화는 제로-주파수 함유량을 가지지 않는다. 750 ㎑ 이상의 주파수에서 많은 에너지 없이 TV 화상을 송신하는 동안, 직각-위상 동기 화상 검출기 47의 응답의 BPSK 부분은 한 극에서 다른 극으로 번갈아 바뀌게 될 것이다. 입력 신호를 양자화하기 위한 결정 임계값 중 하나를 제로 아날로그 입력 레벨에서 ADC 106에 배치하는 것은 ADC 106의 비트-해상도가 8비트 보다 다소 낮다하더라도, 750 ㎑ 이상의 주파수에서 다소의 에너지 없이 TV 화상을 송신하는 동안 직각-위상 동기 화상 검출기 47의 응답의 BPSK 부분이 ADC 106의 디지탈 응답에 변화를 일으키게 할 것임을 확실하게 한다. 동기 펄스의 저-주파수 소자에 대한 검출기 47의 비반응성으로 인하여 상기 복합 화상 신호 잔여물의 동 영역이 140 IRE 단위 이하로 감소되는데, 그 동 영역은 아날로그 입력 포트에서 ADC 106의 동 영역 가능 출력 내에 있어야 하고 검출기 47은 상기 동 영역에 반응한다. 만약 ADC 106이 8-비트의 해상도를 가지고 BPSK의 진폭이 약 3 IRE 단위라면, 다섯 내지 여섯개의 결정 임계값이 BPSK에 의해 교차될 것이다. 이것은 충분히 양자화 잡음 이상이어서, 750 ㎑ 이상의 주파수에서 다소의 에너지를 갖는 TV 화상은 직각-위상 동기 화상 검출기 47의 응답의 BPSK 부분을 근접한 결정 임계값 사이에 배치할 수 없을 것이다. 그러나, 만약 심볼 결정 회로가 제5도 및 제6도의 디지탈 신호 수신기 37 및 38에서의 경우에 도시된 바와 같이, 3진 키잉 신호에 대한 심볼 결정을 해야 한다면, 약 열 여섯개의 결정 임계값이 저심볼 에러를 보장하기 위해 BPSK에 의해 교차되어져야 한다. 만약 심볼 결정 회로가 제7도 및 제8도의 디지탈 신호 수신기 39 및 40 에서의 경우에 도시된 바와 같이, 5-레벨 키잉 신호에 대한 심볼 결정을 해야한다면, 32개의 결정 임계값이 저심볼 에러를 보장하기 위해 BPSK에 의해 교차되어져야 한다.The response from the matched filter 58 is applied as an input signal to an analog-to-digital converter (ADC) 106, for example a flash converter with 8-bit resolution. The quadrature-phase image detector 47 does not substantially recover a composite image signal frequency of 750 kHz or less, and BPSK coding has no zero-frequency content. While transmitting TV images without much energy at frequencies above 750 kHz, the BPSK portion of the response of the quadrature-phase synchronous image detector 47 will alternate from one pole to another. Placing one of the decision thresholds for quantizing the input signal on the ADC 106 at zero analog input level transmits the TV picture without any energy at frequencies above 750 kHz, even though the bit-resolution of the ADC 106 is slightly lower than 8 bits. This ensures that the BPSK portion of the response of the quadrature-phase synchronous image detector 47 will cause a change in the digital response of the ADC 106. Due to the non-responsiveness of the detector 47 to the low-frequency device of the sync pulse, the dynamic area of the composite image signal residue is reduced to less than 140 IRE units, which must be within the analog area capable output of the ADC 106 at the analog input port. And detector 47 reacts to the same area. If the ADC 106 has an 8-bit resolution and the amplitude of the BPSK is in units of about 3 IRE, five to six decision thresholds will be crossed by the BPSK. This is more than enough quantization noise so that TV images with some energy at frequencies above 750 kHz will not be able to place the BPSK portion of the response of the quadrature-phase locked image detector 47 between adjacent decision thresholds. However, if the symbol decision circuit has to make symbol decisions for the ternary keying signal, as shown in the case of digital signal receivers 37 and 38 in FIGS. 5 and 6, approximately sixteen decision thresholds are low. Should be crossed by the BPSK to ensure symbolic errors. If the symbol decision circuit has to make symbol decisions for the five-level keying signal, as shown in the case of the digital signal receivers 39 and 40 in FIGS. 7 and 8, 32 decision thresholds result in low symbol error. Should be crossed by the BPSK to ensure.
따라서, 본 발명의 바람직한 실시예에서, ADC 106은 오버샘플링 아날로그-디지탈 변환기로서 동작되어 제로-크로싱 점이 제로-크로싱 검출기 104에 의해 검출될 때 마다 정합 필터 58로 부터 응답을 샘플화 한다. 따라서, ADC 106은 256배 수평 주사율 fH의 심볼율을 16번 샘플하여, 부가적인 4-비트의 해상도가 오버샘플링을 통해 8-비트 ADC 106으로 부터 획득될 수 있다. ADC 106의 디지탈 응답은 유한-임펄스-응답(FIR) 디지탈 저역통과 필터 107에 입력 신호로 공급된다. 상기 필터 107은 다중-탭 디지탈 지연 라인으로, 그것의 연속되는 탭으로 부터의 신호들은 저역통과 필터 응답을 발생시키는 덧셈 이전에(sin x)/x 함수에 따라 대칭적으로 가중치화 된다. 상기 필터 107로 부터의 저역통과 필터 응답은 256배 수평 주사율 fH의 BPSK 심볼율에서 12-비트 아날로그-디지탈 변환 응답을 제공하는 16배 부표본화기 또는 데시미터(decimator) 108로 공급된다. 16배 부표본화기 108에 의한 데시메이션(decimation)은 후속하는 디지탈-콤 필터링의 지연부에서 필요로 하는 저장력을 감소시킨다. 최적의 위상을 가진 심볼율에서 오버샘플러 108로 부터의 샘플링은, 심볼율에서 변화를 나타내지만 상기 샘플링과는 직각 위상인 복합 화상 신호의 소자들에 대한 응답을 억압하는 동기 심볼 검출의 한 형태이다.Thus, in a preferred embodiment of the present invention, ADC 106 is operated as an oversampling analog-to-digital converter to sample the response from matched filter 58 whenever a zero-crossing point is detected by zero-crossing detector 104. Thus, ADC 106 samples a symbol rate of 256 times horizontal refresh rate f H 16 times, so that an additional 4-bit resolution can be obtained from 8-bit ADC 106 through oversampling. The digital response of the ADC 106 is fed to the finite-impulse-response (FIR) digital lowpass filter 107 as an input signal. The filter 107 is a multi-tap digital delay line in which signals from its successive taps are symmetrically weighted according to the sin x / x function prior to generating a lowpass filter response. The lowpass filter response from the filter 107 is fed to a 16-time subsampler or decimator 108 which provides a 12-bit analog-to-digital conversion response at a BPSK symbol rate of 256 times horizontal refresh rate f H. Decimation by the 16-fold subsampler 108 reduces the storage capacity required in the delay portion of subsequent digital-comb filtering. Sampling from oversampler 108 at a symbol rate with an optimal phase is a form of synchronous symbol detection that exhibits a change in symbol rate but suppresses the response to elements of the composite image signal that are in phase with the sampling. .
ADC 106의 디지탈화 된 응답 신호의 싸인 비트(sign bit)를 선으로 입력한(wired taking) 것이다. 상기 싸인 비트 및 비트 래치 110에서 한 샘플이 지연된 싸인 비트는 각각의 입력으로서 배타적 논리합 게이트 111에 공급된다. 상기 XOR 게이트 111은 ADC 106으로 부터 디지탈화 된 응답의 제로-크로싱을 검출하여 그 검출 결과를 펄스 위상 판별기 67에 공급한다. 상기 펄스 위상 판별기 67은 상기 제로-크로싱 검출기 104에 의해 검출된 제어 발진기 105의 발진 신호의 제로-크로싱 점에 대하여 적절한 위상 관계로 부터 XOR 게이트 111에 의해 검출된 ADC 106 응답의 제로-크로싱의 출발 지점(departure)을 선택적으로 검출한다. 상기 펄스 위상 판별기 67은 샘플화 된 이러한 선택적으로 검출된 출발 지점을 저역통과 필터하여, 제어 지연 라인 57이 AFPC 검출기 56에 인가된 수평 싱크 펄스 H에 제공하는 지연을 조절하기 위한 제어 신호를 발생한다. 상기 펄스 위상 판별기 67에 의한 이러한 선택적인 검출은 복합 화상 신호에 대한 직각-위상 화상 검출기 47의 응답의 값이 0으로 기대될 때인 수직 귀선 소거 기간 중에 이루어질 수 있다. 디지탈화 하는 동안 ADC 106 입력 신호의 심볼율에서의 샘플에 대한 위상은 따라서 심볼간의 간섭을 최소화하기 위해 조절된다.Wired taking the sign bit of the ADC 106's digitized response signal. The sign bit delayed by one sample in the sign bit and bit latch 110 is supplied to the exclusive OR gate 111 as its respective input. The XOR gate 111 detects zero-crossing of the digitized response from the ADC 106 and supplies the detection result to the pulse phase discriminator 67. The pulse phase discriminator 67 detects zero-crossing of the ADC 106 response detected by the XOR gate 111 from an appropriate phase relationship with respect to the zero-crossing point of the oscillation signal of the control oscillator 105 detected by the zero-crossing detector 104. Selectively detect the departure point. The pulse phase discriminator 67 lowpass filters this sampled detected starting point to generate a control signal for adjusting the delay that the control delay line 57 provides to the horizontal sync pulse H applied to the AFPC detector 56. do. This selective detection by the pulse phase discriminator 67 can be made during the vertical blanking period when the value of the response of the quadrature-phase image detector 47 for the composite image signal is expected to be zero. During digitization, the phase for the sample at the symbol rate of the ADC 106 input signal is thus adjusted to minimize intersymbol interference.
라인-폐쇄(line-locked) 발진기의 위상을 조절하기 위한 장치들은 본 발명자의 동료인 고 정완에 의해 개발된 형태이다. 제어 지연 라인 57로 부터 공급된 조절가능하게 지연된 수평 싱크 펄스 H에 관한 제어 발진기 105의 발진 신호의 주파수 및 위상을 제어하는 AFPC 루프는 위상을 조절하는 동안 ADC 65 클로킹이 주기의 급격한 변화(glitch) 또는 현저한 단축이 일어나는 것을 막는 필터링 기능을 제공한다. 적합한 위상 조절이 ADC 65 클로킹 자체에서 시도될 때 그러한 급격한 변화가 때때로 일어난다.The devices for adjusting the phase of a line-locked oscillator are of a type developed by Ko Jung, a colleague of the present inventor. The AFPC loop, which controls the frequency and phase of the oscillation signal of the control oscillator 105 with respect to the adjustable delayed horizontal sync pulse H, supplied from the control delay line 57, has an abrupt glitch of the period during which the ADC 65 clocking is adjusted. Or provide filtering to prevent significant shortening. Such drastic changes sometimes occur when proper phase adjustment is attempted at the ADC 65 clocking itself.
수직 싱크 분리기 51은 분리된 수직 싱크 펄스 V에 대한 손실이 있는 통합 응답을 임계값 검출기 68에 공급하며, 그것의 임계 전압은 상기 수직 싱크 펄스가 5와 1/2 스캔 라인 이상, 6과 1/2 스캔 라인 이하로 통합될 때에만 초과 되도록 선택된다. 입력 신호가 임계 전압을 초과할 때에만 1이고 그렇지 않은 경우에는 0인 임계값 검출기 68의 출력 신호는 2-입력 논리곱 게이트 69에 제1입력 신호로 공급된다.(수평 스캔 라인의 끝에 있는) 각 데이타 행에 있는 심볼 카운트의 최종 값에 대해 1을 발생하고 그렇지 않은 경우 0을 발생하는 상기 디코더 55는 그 출력신호를 상기 논리곱 게이트 69에 그것의 제2입력 신호로 공급한다. 상기 논리곱 게이트 69의 출력으로 부터 나온 1은 복합 화상 신호 프레임의 초기 필드의 시작부분에서 일어나는 수직 펄스의 하강 구간에 응답하여, 이러한 각 하강 구간에 대한 각각의 데이타-프레임-말단 펄스를 제공하지만, 프레임 각각의 초기 및 최종 필드 사이에서 일어나는 수직 펄스의 하강 구간에는 응답하지 않는다.Vertical sync separator 51 supplies an integrated response with loss for a separate vertical sync pulse V to threshold detector 68 whose threshold voltage is greater than 5 and 1/2 scan lines, 6 and 1 / It is selected to be exceeded only when integrated below two scan lines. The output signal of threshold detector 68, which is 1 only when the input signal exceeds the threshold voltage and 0 otherwise, is supplied as a first input signal to the 2-input AND gate 69 (at the end of the horizontal scan line). The decoder 55, which generates one for the final value of the symbol count in each data row, or zero otherwise, supplies its output signal to its AND gate 69 as its second input signal. 1 from the output of the AND gate 69 provides a respective data-frame-end pulse for each of these falling sections, in response to the falling sections of the vertical pulses occurring at the beginning of the initial field of the composite image signal frame. It does not respond to falling periods of vertical pulses that occur between the initial and final fields of each frame.
트랜스미터에 있는 데이타 프레임 카운트 신호로 부터 한 스캔 라인 만큼 차감된 재생된 데이타 프레임 카운트 신호를 앞서 나가게 하기 위해, 상기 논리곱 게이트 69의 응답에 있는 데이타-프레임-말단 펄스는 마듈로-2 데이타 프레임 계수기 70에 카운트 입력(CI) 신호로 공급된다. 미국 특허 출원 제 08/108,311에 나타난 바와 같이, TV 트랜스미터 1 및 디지탈 데이타 수신기 37에 있는 데이타 프레임 카운트를 동기화하기 위한 배열의 가장 좋은 방법은 4-프레임 주기의 19번째 스캔 라인에 있는 버스트 위상 및 베슬 첩(Bessel chirp) 위상의 소정 순열에서 일어나는 고스트 소거 기준(GCR) 신호를 참고로 하는 것이다. 마듈로-2 데이타 프레임 카운트를 발생하는 단일-이진-단 계수기 70은 종종 마듈로-2N(N은 적어도 2인 양의 정수) 데이타 프레임 카운트를 발생하는 복수-이진-단 계수기에 있는 한 단이며, 상기 복수-이진-단 계수기는 고스트 소거 기준(GCR) 신호의 누적 시간을 정하는데 사용된다.To advance the regenerated data frame count signal subtracted by one scan line from the data frame count signal at the transmitter, the data-frame-end pulse at the response of the AND gate 69 is a modulo-2 data frame counter. 70 is supplied as a count input (CI) signal. As shown in US patent application Ser. No. 08 / 108,311, the best method of arrangement for synchronizing data frame counts in TV transmitter 1 and digital data receiver 37 is the burst phase and vessel in the 19th scan line of a four-frame period. Reference is made to a ghost cancellation reference (GCR) signal that occurs at a given permutation of Bessel chirp phases. The single-binary-stage counter 70 that generates the Modulo-2 data frame count is often one stage in the multi-binary-stage counter that generates the Modulo-2N (N is a positive integer of at least 2) data frame count. The multi-binary-end counter is used to determine the cumulative time of the ghost cancellation reference (GCR) signal.
상기 논리곱 게이트 69의 응답에 있는 데이타-프레임-말단 펄스는 또한 데이타 행 계수기 71에 리셋 신호로 인가되어, 그 출력 신호로 복구된 데이타 행 카운트를 산술 제로로 리셋하는데, 이때 상기 출력 신호는 524이어야 한다. 데이타 행 계수기 71은 수평 싱크 분리기 50으로 부터 공급된 수평 싱크 펄스 H를 카운트하도록 연결된다. 데이타 행 카운트는 화상 검출기 46 및 47에 포함된 등화 및 고스트-소거 필터들에 대한 조절가능한 필터링 파라미터를 계산하는 컴퓨터에 대한 데이타를 획득하기 위한 회로에서(제5도에 명확하게 도시되어 있지 않음) GCR 신호를 포함하는 VBI 주사-선의 선택을 제어하는데 사용된다.The data-frame-end pulse in the response of the AND gate 69 is also applied as a reset signal to the data row counter 71 to reset the data row count recovered to its output signal to arithmetic zero, where the output signal is 524. Should be The data row counter 71 is connected to count the horizontal sync pulses H supplied from the horizontal sync separator 50. The data row count is in a circuit for acquiring data for a computer that calculates adjustable filtering parameters for the equalization and ghost-erase filters included in image detectors 46 and 47 (not explicitly shown in FIG. 5). It is used to control the selection of the VBI scan-line containing the GCR signal.
고역통과 프레임-콤 필터 72는 부표본화기 108의 디지탈 응답을 입력 신호로 수신한다. 고역통과 프레임-콤 필터 72는 입력단에 인가된 신호 샘플을 추후 적절한 때에 1 프레임 주사 기간 동안 그 출력단에 공급하기 위하여 상기 신호 샘플에 응답하는 디지탈 프레임-저장 74 및 디지탈 감산기 73을 포함한다. 상기 디지탈 프레임 저장 74는 편리하게도 독출-기입 반복 모드에서 동작되는 RAM으로 구성되어 있다. 이 RAM은 계수기 71로 부터 라인 어드레싱(LAD)으로 데이타 행 카운트를 수신하고 계수기 52로 부터 심볼 어드레싱(SAD)으로 심볼 카운트를 수신한다. 상기 감산기 73은 부표본화기 108로 부터 현재 프레임에 대한 디지탈화된 키잉 신호의 샘플을 피감수 입력 신호로 수신하고, 프레임 저장 74로 부터 선행 프레임에 대한 디지탈화 된 키잉 신호의 해당 샘플을 감수 입력 신호로 수신한다. 상기 감산기 73으로 부터의 차신호는 고역통과 프레임-콤 필터 72의 응답으로서, 이 응답으로 부터 프레임-대-프레임 상관을 나타내는 잔유 발광 요소가 제거된다.The highpass frame-comb filter 72 receives the digital response of the subsampler 108 as an input signal. The highpass frame-comb filter 72 includes a digital frame-storing 74 and a digital subtractor 73 responsive to the signal sample for later supplying the signal sample applied to the input stage to the output stage for a later one frame scan period as appropriate. The digital frame storage 74 conveniently consists of RAM operated in a read-write repeat mode. This RAM receives data row counts from the counter 71 with line addressing (LAD) and symbol counters from the counter 52 with symbol addressing (SAD). The subtractor 73 receives a sample of the digitized keying signal for the current frame from the subsampler 108 as the subtracted input signal, and receives the corresponding sample of the digitized keying signal for the preceding frame from the frame storage 74 as the subtracted input signal. do. The difference signal from the subtractor 73 is the response of the highpass frame-comb filter 72, from which the residual light emitting element exhibiting frame-to-frame correlation is removed.
고역통과 라인-콤 필터 120은 이 응답을 그 입력 신호로 수신한다. 상기 고역통과 라인-콤 필터 120은 제1도 트랜스미터 1에 있는 부분-응답 필터 16에 사용되는 제2도의 부분-응답 필터 160을 위한 정합 필터이다. 상기 고역통과 라인-콤 필터 120은 검출된 키잉 신호를 수반하지만 라인-대-라인 변화는 나타나지 않는 복합 화상 신호의 소자들을 억압한다. 상기 필터 120의 상세한 구조는 제9도 및 제10도와 관련하여 본 명세서에서 더 기술될 것이다.Highpass line-comb filter 120 receives this response as its input signal. The highpass line-comb filter 120 is a matched filter for the second-degree partial-response filter 160 used in the partial-response filter 16 in the first degree transmitter 1. The high pass line-comb filter 120 suppresses elements of the composite picture signal that accompany the detected keying signal but do not exhibit line-to-line variation. The detailed structure of the filter 120 will be further described herein in connection with FIGS. 9 and 10.
고역통과 라인-콤 필터 59에 입력 신호로 일부분 공급되는 아날로그 신호는 키잉 신호의 이진 부호화를 기술하지만 상기 고역통과 라인-콤 필터 59로 부터의 일부 출력 신호는 키잉 신호의 3진 부호화를 기술하며, 상기 출력 신호는 고역통과 프레임-콤 필터 72에 입력 신호를 공급하기 위해 ADC 65에 의해 디지탈화 된다. 유효 데이타 프레임들이 증폭이 같고 반대의 극을 가진 해당 디지탈 샘플들이 있는 두 데이타 프레임들을 결합하기 때문에, 상기 고역통과 프레임-콤 필터 72로 부터 출력 신호로서 공급되는 디지탈화된 신호는 유효 데이타 프레임인 대체 데이타 프레임에 있는 키잉 신호의 3진 부호화를 기술한다. 무효 데이타 프레임인 개입 대체 데이타 프레임에서, 고역통과 프레임-콤 필터 72로 부터 출력 신호로 공급되는 디지탈화 된 신호는 사실상 5-레벨이지만, 상기 무효 데이타 프레임에 기초한 심볼 결정은 중요하지 않다.The analog signal supplied in part to the highpass line-comb filter 59 as an input signal describes the binary encoding of the keying signal while some output signals from the highpass line-comb filter 59 describe the ternary encoding of the keying signal, The output signal is digitized by the ADC 65 to supply an input signal to the highpass frame-comb filter 72. Since the valid data frames combine two data frames with corresponding digital samples with the same amplification and opposite poles, the digitized signal supplied as the output signal from the highpass frame-comb filter 72 is the replacement data which is the valid data frame. Describes the ternary encoding of the keying signal in a frame. In an intervening replacement data frame that is an invalid data frame, the digitized signal supplied to the output signal from the highpass frame-comb filter 72 is in fact five-level, but symbol determination based on the invalid data frame is not important.
ADC 106 일부분에 입력 신호로 공급되는 아날로그 신호는 키잉 신호의 이진 부호화를 기술하며 따라서, 입력 신호로 고역통과 프레임-콤 필터 72에 공급된 디지탈 신호도 마찬가지로 키잉 신호의 이진 부호화를 기술한다. 고역통과 라인-콤 필터 120에 입력 신호로 공급된 고역통과 프레임-콤 필터 72로 부터의 디지탈 응답은 유효 데이타 프레임인 대체 데이타 프레임에 있는 키잉 신호의 이진 부호화를 기술하며, 이들 데이타 프레임에서 상기 감산기 73은 증폭이 같고 극이 반대인 해당 디지탈 샘플들이 있는 두개의 데이타 프레임들을 차동적으로 결합한다. 무효 데이타 프레임에서 상기 감산기 73이 때때로 증폭이 같고 극이 반대이지만 다른 때에는 증폭과 극이 모두 같은(이 동일한 극은 양극일 수도 있고 음극일 수도 있다) 해당 디지탈 샘플들이 있는 두개의 데이타 프레임들을 차동적으로 결합하기 때문에, 이러한 무효 데이타 프레임인 개입 대체 데이타 프레임에서, 고역통과 프레임-콤 필터 120에 입력 신호로 공급된 고역통과 라인-콤 필터 72로 부터의 디지탈 응답은 사실상 3진이다. 이러한 무효 대체 데이타 프레임 동안, 상기 고역통과 라인-콤 필터 120으로 부터의 디지탈 응답은 사실상 5-레벨이지만, 상기 무효 데이타 프레임에 기초한 심볼 결정은 중요하지 않다. 상기 유효 대체 데이타 프레임 동안, 상기 고역통과 라인-콤 필터 120에 입력 신호로 공급되는 디지탈 신호는 키잉 신호의 이진 부호화를 기술하며, 따라서, 상기 고역통과 라인-콤 필터 120으로 부터의 디지탈 응답은 키잉 신호의 3진 부호화를 기술한다.The analog signal supplied as part of the ADC 106 as an input signal describes the binary encoding of the keying signal and, therefore, the digital signal supplied to the highpass frame-comb filter 72 as the input signal also describes the binary encoding of the keying signal. The digital response from the highpass frame-comb filter 72 supplied as an input signal to the highpass line-comb filter 120 describes the binary encoding of the keying signal in the replacement dataframe, which is a valid dataframe, in which the subtractor 73 differentially combines two data frames with corresponding digital samples of equal amplification and opposite polarity. In an invalid data frame, the subtractor 73 sometimes differentials two data frames with corresponding digital samples that have the same amplification and opposite poles, but at different times the same amplification and poles (this same pole may be positive or negative). In this replacement data frame, which is an invalid data frame, the digital response from the highpass line-comb filter 72 supplied as an input signal to the highpass frame-comb filter 120 is actually ternary. During this invalid replacement data frame, the digital response from the highpass line-comb filter 120 is in fact five-level, but symbol determination based on the invalid data frame is not important. During the effective replacement data frame, the digital signal supplied as an input signal to the highpass line-comb filter 120 describes a binary encoding of a keying signal, and therefore the digital response from the highpass line-comb filter 120 is keyed. Describes the ternary encoding of a signal.
따라서, 고역통과 라인-콤 필터 120의 디지탈 응답을 입력 신호로 수신하는 심볼 결정 회로 75는 각각 -1, 0, +1에 중심을 둔 세개의 비교기 영역을 가진다. 심볼 결정 회로 75는 고역통과 라인-콤 필터 120으로 부터의 출력 신호에 대한 정류된 디지탈 응답을 발생하는 절대값 회로 751을 포함한다. 상기 절대값 회로 751로 부터의 정류된 디지탈 응답은 키잉 신호의 이진 부호화를 기술하며, 임계값 검출기 752에 공급된다.Thus, the symbol decision circuit 75, which receives the digital response of the highpass line-comb filter 120 as an input signal, has three comparator regions centered at -1, 0 and +1, respectively. The symbol decision circuit 75 includes an absolute value circuit 751 that generates a rectified digital response to the output signal from the high pass line-comb filter 120. The rectified digital response from the absolute value circuit 751 describes the binary encoding of the keying signal and is supplied to a threshold detector 752.
상기 임계값 검출기 752는 키잉 신호의 이진 코딩에 관한 심볼 결정을 하기 위한 디지탈 통신 분야에 잘 알려진 심볼 결정 회로의 한 형태이다. 상기 임계값 검출기 752는 절대값 회로 751로 부터 심볼 흐름을 수신하여 이 심볼이 0일지 1일지에 대해 결정한다. 상기 임계값 검출기 752는 통상 임계값 검출기로서 동작하도록 배열된 디지탈 비교기를 포함하며, 임계 결정 결과는 임계 디지탈 값이 초과되느냐 초과되지 않느냐에 따라 상기 심볼이 1일지 또는 0일지에 관한 결정을 제어하는데 사용된다. 상기 임계값 검출기 752는 바람직하게는 임계값 결정에 대한 임계 디지탈 값이 심볼의 강도에 따라 자동적으로 조절되는 형태로 되어 있다. 그러한 경우, 상기 임계값 검출기 752는 절대값 회로 751에 의해 공급된 심볼 흐름의 평균 피크 레벨 또는 그 평균 레벨, 또는 둘 다를 검출하기 위한 회로와 결합되어 있다. 검출된 각 레벨로 부터 상기 비교기에 공급된 디지탈 값을 세어 임계값 검출에 대한 임계값을 정하기 위한 결합된 회로가 있다. 심볼 결정 임계값을 결정하기 위한 검출 절차는 바람직하게는 복합 화상 신호가 직각-위상 화상 검출기 47에 의해 검출된 신호에 에너지를 거의 제공하지 않을 때인 수직 귀선 소거 기간 동안 선택적으로 수행된다.The threshold detector 752 is a form of symbol determination circuitry well known in the field of digital communications for making symbol decisions regarding binary coding of keying signals. The threshold detector 752 receives a symbol flow from the absolute value circuit 751 and determines whether this symbol is zero or one. The threshold detector 752 typically includes a digital comparator arranged to operate as a threshold detector, the threshold determination result being used to control the determination as to whether the symbol is one or zero depending on whether the threshold digital value is exceeded or not exceeded. Used. The threshold detector 752 is preferably in a form such that the threshold digital value for threshold determination is automatically adjusted according to the strength of the symbol. In such a case, the threshold detector 752 is combined with circuitry for detecting the average peak level of the symbol flow supplied by the absolute value circuit 751 or its average level, or both. There is a combined circuit for counting the digital value supplied to the comparator from each detected level to determine the threshold for threshold detection. The detection procedure for determining the symbol determination threshold is optionally performed during the vertical blanking period, preferably when the composite picture signal provides little energy to the signal detected by the quadrature-phase picture detector 47.
상기 심볼 결정 회로 75로 부터의 심볼 흐름은 레이트 버퍼 77에 입력 신호로 공급되며, 이 레이트 버퍼 77은 데이타 프레임 카운트에 의해, 키잉 신호는 소거되지 않고 프레임-대-프레임 변화가 나타나지 않는 발광 신호 소자가 소거되는 그러한 대체 프레임으로 부터만 입력 샘플을 받도록 되어 있다. 디지탈 샘플들은 심볼율로 레이트 버퍼 77에 공급되고, 에러-정정 디코더 78에 인가하기 위해 레이트 버퍼 77로 부터 1/2 심볼율로 나온다. 디코더 78은 심볼 결정 회로 75에 의한 결정의 결과를 직렬-비트 디지탈 입력 데이타로 수신하고, 데이타 내의 에러를 정정하여 정정된 직렬-비트 디지탈 데이타를 제공하는데, 이 정정된 직렬-비트 디지탈 데이타는 디지탈 신호 수신기 37의 출력 데이타이며, 텔레비젼 트랜스미터 1에 공급하기 위한 제1도에서 소스 13으로 도시되는 직렬-비트 디지탈 데이타에 해당한다.The symbol flow from the symbol determination circuit 75 is supplied as an input signal to the rate buffer 77, which is caused by the data frame count so that the keying signal is not erased and no frame-to-frame change occurs. Is to receive input samples only from those replacement frames where. Digital samples are fed to rate buffer 77 at symbol rate and come out at rate 1/2 symbol from rate buffer 77 for application to error-correction decoder 78. The decoder 78 receives the result of the determination by the symbol decision circuit 75 as serial-bit digital input data and corrects an error in the data to provide corrected serial-bit digital data, which is corrected digital-bit data. Output data of signal receiver 37, corresponding to serial-bit digital data shown as source 13 in FIG. 1 for supply to television transmitter 1. FIG.
수평 주사선을 따라 나있는 데이타 행 상에서 보다는 수평 스캔 라인을 가로지르는 데이타의 칼럼 상에서 동작하는 변형된 리드-솔로몬 부호를 사용하는 트랜스미터 1과 함께 사용되도록 설계된 디지탈 신호 수신기 37의 바람직한 실시예에서, 상기 레이트 버퍼 77은 에러-정정 디코더 78에 대한 디인터리버로서 동작한다. 상기 레이트 버퍼 77에 대한 기입 어드레스 발생기는 제6도에 도시되지 않았다. 독출 어드레스 발생기는 데이타 행 카운트를 공급하는 데이타 행 계수기 71과 심볼 카운트를 공급하는 심볼 계수기 52를 포함하는데, 이때 각 카운트는 레이트 버퍼 77 내에 있는 RAM(s)에서 각각 행 어드레싱 및 칼럼 어드레싱으로 공급된다.In a preferred embodiment of a digital signal receiver 37 designed for use with transmitter 1 that uses a modified Reed-Solomon code that operates on a column of data across a horizontal scan line rather than on a row of data along a horizontal scan line. Buffer 77 acts as a deinterleaver for error-correction decoder 78. The write address generator for the rate buffer 77 is not shown in FIG. The read address generator includes a data row counter 71 for supplying a data row count and a symbol counter 52 for supplying a symbol count, where each count is supplied to row addressing and column addressing, respectively, in RAM (s) in the rate buffer 77. .
제6도는 제5도의 디지탈 신호 수신기 37의 변형이며 또한 제2도에 도시된 부분-응답 필터 160을 사용하는 트랜스미터 1과 함께 사용되도록 설계된 디지탈 신호 수신기 38을 도시하고 있다. 디지탈 신호 수신기 37과 비교하여 볼 때, 디지탈 신호 수신기 38에서 고역통과 프레임-콤 필터 72와 고역통과 라인-콤 필터 120의 종속 접속 순서가 반대로 되어 있다.FIG. 6 shows a digital signal receiver 38 which is a variation of the digital signal receiver 37 of FIG. 5 and is also designed for use with transmitter 1 using the partial-response filter 160 shown in FIG. Compared to the digital signal receiver 37, in the digital signal receiver 38, the cascading order of the highpass frame-comb filter 72 and the highpass line-comb filter 120 is reversed.
제7도는 제5도의 디지탈 신호 수신기 37의 변형이며 제3도에 도시된 부분-응답 필터 166을 사용하는 트랜스미터 1과 함께 사용되도록 설계된 디지탈 신호 수신기 39를 도시하고 있다. 이 디지탈 신호 수신기 39에서, 상기 고역통과 라인-콤 필터 120 뒤에 다른 고역통과 라인-콤 필터 130이 온다. 고역통과 라인-콤 필터들 120 및 130의 이러한 종속 접속은 입력 신호를 가중 덧셈 회로망으로 공급하기 위해 0, 1-H 및 2-H 지연 기간으로 이어진 디지탈 지연 라인을 사용하는 것에 상응하여, 그 곳에서 필터 응답을 현상하기 위해 (-0.25) : 0.5 : (-0.25)의 비율로 가중치가 더해지게 된다.FIG. 7 illustrates a digital signal receiver 39 which is a variation of the digital signal receiver 37 of FIG. 5 and designed for use with transmitter 1 using the partial-response filter 166 shown in FIG. In this digital signal receiver 39, the highpass line-comb filter 120 is followed by another highpass line-comb filter 130. This cascade of highpass line-com filters 120 and 130 corresponds to using a digital delay line followed by 0, 1-H and 2-H delay periods to feed the input signal to the weighted addition network. In order to develop the filter response at (0.25): 0.5: (-0.25) the weight is added.
상기 트랜스미터에 있는 부분-응답 필터가 제3도에 도시된 165와 같은 종류이거나 또는 그에 상응하는 것일 때, 그리고 디지탈 신호 수신기가 제7도에 도시된 것과 같은 또는 그에 상응하는 3-주사-선 고역통과 라인-콤 필터를 포함할 때, 유효 데이타 프레임 동안 고역통과 라인-콤 필터 72의 디지탈 응답은 PSK 신호를 기술하는 것에 관해 3진이라기 보다는 본질적으로 5-레벨이다. 따라서, 각각 -1, 0 및 +1에 중심을 둔 세개의 비교기 영역을 가지는 제5도 또는 6도의 심볼 결정 회로 75는 제7도에서 -2, -1, 0, +1 및 +2에 중심을 둔 다섯개의 비교기 영역을 가지는 심볼 결정 회로 76으로 대치된다. 상기 심볼 결정 회로 76은 고역통과 프레임-콤 필터 72으로 부터의 출력 신호에 대한 정류된 디지탈 응답을 발생하는 절대값 회로 761을 포함한다. 상기 절대값 회로 761의 정류된 디지탈 응답은 키잉 신호의 이진 부호화를 기술하기 보다는, 다이렉트-전압 페디스틀(pedestal) 상에 중첩된 키잉 신호의 3진 부호화를 기술하여, 이 정류된 디지탈 응답은 이중-임계값 검출기 762에 공급된다. 상기 이중-임계값 검출기 762는 절대값 회로 761로 부터 심볼 흐름을 수신하여 상기 심볼이 0일지 1일지 또는 2일지에 관해 결정하게 되는데, 이때 2는 0과 같다. 이중-임계값 검출기 762는 통상 각각 단일-임계값 검출기로서 동작하도록 배열되어 있되 한 비교기가 다른 비교기의 두배의 임계 디지탈 값에서 동작하도록 된 두개의 디지탈 비교기 및 임계 검출 결과에 의존하는 심볼의 항등원을 결정하기 위한 몇몇 단순한 논리 회로를 포함한다. 만약 어떠한 임계 디지탈 값도 초과되지 않으면, 상기 논리 회로는 상기 심볼이 0임을 나타낸다. 만약 저임계 디지탈값 만이 초과되면, 상기 논리 회로는 심볼이 1임을 나타낸다. 만약 저임계 디지탈 값 및 고임계 디지탈 값 둘 다가 초과된다면, 상기 논리 회로는 심볼이 2이며, 이것은 0과 같음을 나타낸다. 상기 이중-임계값 검출기 762는 바람직하게는 임계값 검출에 대한 임계값을 결정하기 위한 비교기들에 공급된 디지탈 값이 심볼의 강도에 따라 자동적으로 조절되도록 되어 있다. 그러한 경우, 상기 이중-임계값 검출기 762는 절대값 회로 761에 의해 공급된 심볼 흐름의 평균 레벨 또는 그것의 평균 피크 레벨, 또는 둘 다를 검출하기 위한 회로와 결합되어 있다. 검출된 각 레벨로 부터 상기 디지탈 비교기들에 공급된 디지탈 값을 세어 임계값 검출에 대한 각각의 임계값을 정하기 위한 회로가 있다. 심볼 결정 임계값을 결정하기 위한 검출 절차는 바람직하게는 복합 화상 신호가 직각-위상 화상 검출기 47에 의해 검출된 신호에 에너지를 거의 제공하지 않을 때인 수직 소거 기간 동안 선택적으로 수행된다.When the partial-response filter in the transmitter is of the same kind or equivalent to 165 shown in FIG. 3, and the digital signal receiver is a three-scan high-band as or equivalent to that shown in FIG. When including a pass line-comb filter, the digital response of the highpass line-comb filter 72 during the valid data frame is essentially five-level rather than ternary in describing the PSK signal. Thus, the symbol decision circuit 75 of FIG. 5 or 6 having three comparator regions centered at -1, 0 and +1, respectively, is centered at -2, -1, 0, +1 and +2 in FIG. Is replaced by a symbol decision circuit 76 having five comparator regions. The symbol decision circuit 76 includes an absolute value circuit 761 that generates a rectified digital response to the output signal from the high pass frame-comb filter 72. The rectified digital response of the absolute value circuit 761 describes the ternary encoding of the keying signal superimposed on the direct-voltage pedestal rather than describing the binary encoding of the keying signal, so that the rectified digital response is Supplied to a double-threshold detector 762. The double-threshold detector 762 receives a symbol flow from an absolute value circuit 761 to determine whether the symbol is zero, one, or two, where two equals zero. The dual-threshold detector 762 is typically arranged to operate as a single-threshold detector, respectively, with two digital comparators and one equalizer dependent on the result of the threshold detection, with one comparator adapted to operate at twice the critical digital value of the other comparator. It includes some simple logic circuits to determine. If no threshold digital value is exceeded, the logic circuitry indicates that the symbol is zero. If only the low threshold digital value is exceeded, the logic circuitry indicates that the symbol is one. If both the low and high critical digital values are exceeded, the logic circuit indicates that the symbol is two, which is equal to zero. The double-threshold detector 762 is preferably arranged such that the digital value supplied to the comparators for determining the threshold for threshold detection is automatically adjusted according to the strength of the symbol. In such a case, the double-threshold detector 762 is coupled with circuitry for detecting the average level of the symbol flow supplied by the absolute value circuit 761 or its average peak level, or both. There is a circuit for determining each threshold for threshold detection by counting the digital value supplied to the digital comparators from each detected level. The detection procedure for determining the symbol determination threshold is optionally performed during the vertical erase period, preferably when the composite picture signal provides little energy to the signal detected by the quadrature-phase picture detector 47.
제8도는 제7도의 디지탈 신호 수신기 39의 변형이며, 또한 제3도에 도시된 부분-응답 필터 166을 사용하는 트랜스미터 1과 함께 사용되도록 설계된 디지탈 신호 수신기 40을 도시하고 있다. 이 디지탈 신호 수신기 40에서, 고역통과 프레임-콤 필터 72는 디지탈 신호 수신기 39에서 처럼 종속 접속된 고역통과 라인-콤 필터 120 및 130의 앞에 위치하기 보다는 그 뒤에 위치한다. 고역통과 프레임-콤 필터 72가 고역통과 라인-콤 필터 120의 뒤를 잇지만 고역통과 라인-콤 필터 130을 선행하는 배열은 본 발명의 다른 실시예이다.FIG. 8 is a variation of the digital signal receiver 39 of FIG. 7 and also shows a digital signal receiver 40 designed for use with transmitter 1 using the partial-response filter 166 shown in FIG. In this digital signal receiver 40, the highpass frame-comb filter 72 is located behind rather than in front of cascaded highpass line-comb filters 120 and 130 as in the digital signal receiver 39. Although the highpass frame-comb filter 72 follows the highpass line-comb filter 120, the arrangement preceding the highpass line-comb filter 130 is another embodiment of the present invention.
제5도 및 6도의 디지탈 신호 수신기들 37 및 38에 있는 심볼 결정 회로 75 및 제7도 및 8도의 디지탈 신호 수신기들 39 및 40에 있는 심볼 결정 회로 76 각각은 데이타 통신 기술자들이 순방향 에러 정정의 하드 결정(hard decision)이라고 칭하는 것을 이행하기 위하여, 디코더 78에 이진 입력 신호를 공급하기 위해 하드 결정을 한다. 심볼 결정 회로 75 및 76은 그 대신에 데이타 통신 기술자들이 순방향 에러 정정의 소프트 결정(soft-decision)이라고 칭하는 것을 이행하기 위하여, 다중 레벨을 가지는 입력 신호를 적절한 디코더로 공급하는 회로로 대치될 수 있다.Symbol decision circuits 75 in digital signal receivers 37 and 38 in FIGS. 5 and 6 and symbol decision circuits 76 in digital signal receivers 39 and 40 in FIGS. 7 and 8 respectively. To implement what is called a hard decision, a hard decision is made to supply a binary input signal to the decoder 78. The symbol decision circuits 75 and 76 may instead be replaced by circuitry that feeds the input signal with multiple levels to the appropriate decoder, in order to fulfill what the data communication technicians call a soft-decision of forward error correction. .
제9도는 고역통과 라인-콤 필터 120이 취할 수 있는 한 형태 121을 상세하게 도시하고 있다. 상기 필터 121에 대한 입력 단자 122는 상기 필터 121의 출력 단자 124에 연결된 출력 연결을 가지는 차동-입력 증폭기 123의 비-반전 입력 연결에 연결된다. 상기 차동-입력 증폭기 123의 반전 입력 연결은 아날로그 지연 라인 125의 출력 연결로 부터 멀티플렉서 126으로 부터의 출력 신호에 대한 지연 응답을 수신하며, 이 멀티플렉서 126의 출력 신호는 지연 라인 125의 입력 연결에 인가된다. 상기 아날로그 지연 라인 125는 한 수평 주사선의 지속 기간과 동일한 지연을 제공한다. 만약 그러한 1-H 지연 라인이 사실상 아날로그라면, 상기 지연 라인은 보통 전하-결합-장치(CCD) 시프트 레지스터로서 구성되며, 상기 차동-입력 증폭기 123은 CCD 시프트 레지스터 및 그것의 전하-주입 입력 회로와 함께 단일 집적 회로내에 구성되고, CCD 시프트 레지스터의 전하-감지 출력 단에 포함된다. 상기 멀티플렉서 126은 편리하게는 송신 게이트로서 동작되는 필드-효과 트랜스미터를 사용하는 동일한 IC내에 구성된다.FIG. 9 details one form 121 that a highpass line-comb filter 120 can take. An input terminal 122 for the filter 121 is connected to a non-inverting input connection of a differential-input amplifier 123 having an output connection connected to the output terminal 124 of the filter 121. The inverting input connection of the differential-input amplifier 123 receives a delay response to the output signal from the multiplexer 126 from the output connection of the analog delay line 125, and the output signal of the multiplexer 126 is applied to the input connection of the delay line 125. do. The analog delay line 125 provides a delay equal to the duration of one horizontal scan line. If such a 1-H delay line is in fact analog, the delay line is usually configured as a charge-coupled-device (CCD) shift register, and the differential-input amplifier 123 is coupled with a CCD shift register and its charge-injected input circuit. It is configured in a single integrated circuit and is included in the charge-sense output stage of the CCD shift register. The multiplexer 126 is conveniently configured within the same IC using a field-effect transmitter operated as a transmission gate.
상기 멀티플렉서 126은 디코더 61로 부터 제어 신호를 수신하며, 이 디코더 61은 한 데이타 프레임에 있는 데이타의 최종 행과 관련된 값에 이르는 상기 데이타 행 계수기 71로 부터의 데이타 행 카운트에 대해 1로 응답하고 데이타 행 카운트의 다른 모든 값에 대해 0으로 응답한다. 상기 디코더 61이 출력 신호 1에 응답하여, 멀티플렉서 126은 그 출력 응답에 대한 아날로그 영을 선택한다. 상기 디코더 61의 출력 신호인 0에 응답하여, 상기 멀티플렉서 126은 1-H 지연 라인 125의 입력 연결에 인가하기 위해 상기 입력 단자 122에 공급된 검출된 BPSK 신호를 선택한다.The multiplexer 126 receives a control signal from decoder 61, which responds with a 1 to a data row count from the data row counter 71 that reaches a value associated with the last row of data in a data frame. Answer 0 for all other values of the row count. In response to the decoder 61 output signal 1, multiplexer 126 selects analog zero for its output response. In response to 0, the output signal of the decoder 61, the multiplexer 126 selects the detected BPSK signal supplied to the input terminal 122 to apply to the input connection of the 1-H delay line 125.
제10도는 고역통과 라인-콤 필터 120이 취할 수 있는 다른 형태 127을 상세하게 도시하고 있으며, 이것은 제9도에 도시된 형태와 대체적인 것으로, 구성 요소 125 및 126을 포함하지 않는다. 멀티플렉서 128의 출력 연결은 제10도에 있는 차동-입력 증폭기 123의 반전 입력 연결에 연결된다. 상기 멀티플렉서 128은 디코더 62로 부터 제어 신호를 수신하며, 상기 디코더 62는 한 데이타 프레임에 있는 데이타의 최종 행과 관련된 값으로 리셋되는 데이타 행 계수기 71로 부터의 데이타 행 카운트에 대해 1로 응답하고, 데이타 행 카운트의 다른 모든 값에 대해 0으로 응답한다. 상기 디코더 61의 출력 신호인 1에 응답하여, 멀티플렉서 128은 그 출력 응답에 대한 아날로그 제로를 선택한다. 상기 디코더 61의 출력 신호인 0에 응답하여, 상기 멀티플렉서 128은 차동-입력 증폭기 123의 비-반전 입력 연결에 인가하기 위해 1-H 아날로그 지연 라인 129로 부터 출력 신호를 선택한다. 1-H 아날로그 지연 라인 129로 부터의 출력 신호는 상기 필터 120의 입력 단자 122에 공급된 신호에 대한 지연 응답이며, 상기 지연은 한 수평 스캔 라인의 지속 기간과 같다.FIG. 10 illustrates in detail another form 127 that the highpass line-comb filter 120 may take, which is alternative to the form shown in FIG. 9 and does not include components 125 and 126. The output connection of multiplexer 128 is connected to the inverting input connection of differential-input amplifier 123 in FIG. The multiplexer 128 receives a control signal from decoder 62, and the decoder 62 responds with a 1 to a data row count from data row counter 71 that is reset to a value associated with the last row of data in one data frame, Answer 0 for all other values of the data row count. In response to 1 being the output signal of decoder 61, multiplexer 128 selects analog zero for that output response. In response to 0, the output signal of the decoder 61, the multiplexer 128 selects the output signal from the 1-H analog delay line 129 to apply to the non-inverting input connection of the differential-input amplifier 123. The output signal from the 1-H analog delay line 129 is a delay response to the signal supplied to the input terminal 122 of the filter 120, the delay being equal to the duration of one horizontal scan line.
제11도는 상기 고역통과 라인-콤 필터 120 및 130의 종속 접속이 취할 수 있는 한 형태를 상세하게 도시하고 있다. 고역통과 라인-콤 필터 121은 제9도에 있는 것과 같다. 제11도에 있는 고역통과 라인-콤 필터 131은 고역통과 라인-콤 필터 121의 구성요소 122에서 126에 해당하는 구성요소 132에서 136을 가지며 각 필터의 범위 내에서 유사하게 연결된다.11 shows in detail one form that the cascaded connections of the highpass line-comb filters 120 and 130 can take. Highpass line-comb filter 121 is the same as in FIG. The highpass line-comb filter 131 in FIG. 11 has components 132 to 136 corresponding to components 122 to 126 of the highpass line-comb filter 121 and are similarly connected within the range of each filter.
제12도는 상기 고역통과 라인-콤 필터 120 및 130의 종속 접속이 취할 수 있는 다른 형태를 상세하게 도시하고 있다. 고역통과 라인-콤 필터 127은 제10도에 있는 것과 같다. 제12도에 있는 고역통과 라인-콤 필터 137은 고역통과 라인-콤 필터 127의 구성요소 128에서 129에 해당하는 구성요소 138 및 139를 가지며 각 필터의 범위 내에서 유사하게 연결된다.12 illustrates in detail the different forms that the cascaded connections of the highpass line-comb filters 120 and 130 can take. Highpass line-comb filter 127 is the same as in FIG. The highpass line-comb filter 137 in FIG. 12 has components 138 and 139 corresponding to components 128 to 129 of the highpass line-comb filter 127 and are similarly connected within the range of each filter.
제13도는 제4도에 도시된 레이트 버퍼 20이 에러-정정 코더 14로 부터 공급된 변형 리드-솔로몬 부호화에 대한 인터리버로 사용될 때 취할 수 있는 한 형태를 도시하고 있다. 데이타 프레임 쌍 계수기 80은 데이타 프레임 계수기 23으로 부터 공급된 캐리-아웃(CO) 신호를 그 카운트 입력(CI) 신호로 수신한다. 상기 데이타 프레임 쌍 계수기 80은 에러-정정 부호화에 대한 인터리버로서 동작되는 두 데이타 프레임-저장 랜덤 억세스 메모리 81 및 82의 대체 기입 및 독출을 제어한다. 상기 RAMs 81 및 82는 대체 프레임 쌍 기간 동안 1/2 PSK 비율로 상기 에러-정정 코더 14로 부터 기입되며, 어드레스 스캐닝은 열에 의해 그리고 열에 따른 심볼에 의해 이루어진다. RAM 81 및 82 각각은 이것이 기입된 프레임 쌍 기간 다음의 각 프레임 쌍 기간 동안 PSK 비율로 프레임-저장 메모리 21로 독출되며, 어드레스 스캐닝은 행에 의해 그리고 행에 따른 심볼에 의해 이루어진다. 여기에 언급된 행에 따른 심볼들은 부호의 관점에서 볼 때 변형 리드-솔로몬 부호와 연관된 2N-비트 심볼이 아니라 PSK 심볼 또는 비트이다.FIG. 13 illustrates one form that rate buffer 20 shown in FIG. 4 can take when used as an interleaver for modified Reed-Solomon coding supplied from error-correcting coder 14. The data frame pair counter 80 receives the carry-out (CO) signal supplied from the data frame counter 23 as its count input (CI) signal. The data frame pair counter 80 controls alternate writes and reads of two data frame-stored random access memories 81 and 82 that operate as interleavers for error-correcting encoding. The RAMs 81 and 82 are written from the error-correcting coder 14 at a 1/2 PSK rate for alternate frame pair periods, and address scanning is done by columns and by symbols along the columns. Each of the RAMs 81 and 82 is read into the frame-storage memory 21 at the PSK ratio for each frame pair period following the frame pair period in which it is written, and address scanning is done by rows and by symbols along the rows. The symbols according to the lines mentioned here are PSK symbols or bits, rather than 2N-bit symbols associated with the modified Reed-Solomon code in terms of sign.
어드레스 멀티플렉서 83은 데이타 행 계수기 24로 부터 데이타 행 카운트를, 심볼(예를 들어 행에 따른 심볼) 계수기 25로 부터 심볼/행 카운트를 독출 어드레싱으로 수신한다. 어드레스 멀티플렉서 83은 데이타 칼럼 계수기 84로 부터 데이타 칼럼 카운트를, 칼럼에 따른 심볼 계수기 85로 부터 심볼/칼럼 카운트를 기입 어드레싱으로 수신한다. 제로-크로싱 검출기 32는 트리거된 플립플롭(triggered flip-flop) 86에 PSK 비율로 트리거링 펄스를 제공하며, 상기 플립플롭 86은 그 출력 신호의 대체 전이를 칼럼에 따른 심볼 계수기 85에 PSK 비율로 카운트 입력(CI)으로서 공급하기 위한 주파수 분리기의 기능을 한다. 디코더 87은 최대 카운트(칼럼에 따른 심볼 카운트가 0에서 시작한다고 가정할 때 525이다)에 이르는 심볼/칼럼 카운트를 복호하여 데이타 칼럼 계수기 84에 1을 카운트 입력(CI) 신호로 제공한다. 상기 디코더 87의 출력 신호는 2-입력 논리합 게이트 88에 제1 입력 신호로 공급되며, 상기 논리합 게이트 88은 상기 디코더 87로 부터의 1에 응답하여 심볼/칼럼 카운트를 그 초기 값으로 리셋하기 위한 칼럼에 따른 심볼 계수기 85에 1을 리셋(R) 신호로 제공한다.The address multiplexer 83 receives the data row count from the data row counter 24 and the symbol / row count from the symbol (eg, symbol along the row) counter 25 by read addressing. The address multiplexer 83 receives the data column count from the data column counter 84 and the symbol / column count from the symbol counter 85 along the column by write addressing. Zero-crossing detector 32 provides a triggering pulse at triggered flip-flop 86 at a PSK rate, which flips over an alternate transition of its output signal at a PSK rate at symbol counter 85 along the column. It serves as a frequency separator for supplying as input (CI). Decoder 87 decodes the symbol / column count up to the maximum count (assuming the symbol count according to the column starts at 0) and provides 1 to the data column counter 84 as a count input (CI) signal. The output signal of the decoder 87 is supplied as a first input signal to a two-input OR gate 88, and the OR gate 88 resets the symbol / column count to its initial value in response to one from the decoder 87. 1 is provided as a reset (R) signal to the symbol counter 85 according to FIG.
상기 논리합 게이트 88로 공급되는 제2 입력 신호 및 상기 데이타 칼럼 계수기 84로 공급되는 리셋(R) 신호는 3-입력 논리곱 게이트 89로 부터의 출력 응답에 의해 제공되며, 상기 출력 응답이 1일 때 이 응답은 심볼/칼럼 카운트 및 데이타 칼럼 카운트 둘 다를 그들 각각의 초기 값으로 리셋한다. 디코더 260은 데이타 행 카운트가 데이타 프레임의 최종 행이 도착했음을 나타낼 때 상기 논리곱 게이트 89의 제1 입력으로 논리 1을 공급한다. 그렇지 않은 경우, 상기 디코더 260은 그 출력 신호로서 논리 0을 상기 논리곱 게이트 89에 공급한다.(부분-응답 필터 160이 트랜스미터 1에 사용되어, 데이타 행 카운트가 데이타 프레임의 최종 행이 도착했음을 나타낼 때 디코더 27이 논리 1을 공급하도록 설계된 경우, 상기 디코더 260은 제4도의 디코더 27이 될 수 있다.) 데이타 행 디코더 33의 최종 심볼로 부터의 출력 신호 및 데이타 프레임 계수기 23으로 부터의 마듈로-2 데이타 프레임 카운트는 상기 게이트 89의 세 입력 신호들 중 나머지 두 신호로 상기 논리곱 게이트 89에 인가된다. 상기 논리곱 게이트 89의 출력 응답은 RAM 81 및 82 중 선택된 어느 하나가 데이타 행 별로 프레임-저장 메모리 21로 독출될 때 짝수 프레임에 도달되기 바로 직전, 최종 데이타 행의 최종 심볼이 홀수 프레임에 도달될 경우에만 1이다.The second input signal supplied to the OR gate 88 and the reset (R) signal supplied to the data column counter 84 are provided by the output response from the three-input AND gate 89 and when the output response is one. This response resets both the symbol / column count and the data column count to their respective initial values. Decoder 260 supplies a logic one to the first input of the AND gate 89 when the data row count indicates that the last row of the data frame has arrived. Otherwise, the decoder 260 supplies a logic 0 as its output signal to the AND gate 89. (Partial-response filter 160 is used for transmitter 1 so that the data row count indicates that the last row of the data frame has arrived. If decoder 27 is designed to supply logic 1, then decoder 260 may be decoder 27 of FIG. 4.) Output signal from last symbol of data row decoder 33 and module from data frame counter 23. Two data frame counts are applied to the AND gate 89 as the remaining two of the three input signals of gate 89. The output response of the AND gate 89 is that the last symbol of the last row of data reaches an odd frame, just before reaching an even frame when any one of RAM 81 and 82 is read out into the frame-storage memory 21 for each row of data. If only 1.
데이타 프레임 쌍 계수기 80으로 부터의 마듈로-2 데이타 프레임 쌍 카운트가 1인 경우, 이것은 어드레스 멀티플렉서 83이 독출 어드레싱을 선택하여 RAM 81로 보내고 기입 어드레싱을 선택하여 RAM 82로 보내도록 한다. 데이타 프레임 쌍 계수기 80으로 부터의 마듈로-2 데이타 프레임 쌍 카운트 1은 RAM 81이 데이타 행 별로 프레임-저장 메모리 21로 독출될 수 있게 하며, 상기 카운트 1의 보수인 0은 RAM 82가 데이타 칼럼 별로 에러-정정 코더 14로 부터 기입될 수 있게 한다.If the Modulo-2 data frame pair count from the data frame pair counter 80 is 1, this causes the address multiplexer 83 to select read addressing and send it to RAM 81 and the write addressing to RAM 82. The modulo-2 data frame pair count 1 from the data frame pair counter 80 allows RAM 81 to be read into the frame-storage memory 21 per row of data, and 0, the complement of count 1, means that the RAM 82 is per data column. Allow error-correction coder 14 to write.
데이타 프레임 쌍 계수기 80으로 부터의 마듈로-2 데이타 프레임 쌍 카운트가 0일 경우, 이것은 어드레스 멀티플렉서 83이 독출 어드레싱을 선택하여 RAM 82로 보내고 기입 어드레싱을 선택하여 RAM 81로 보내도록 한다. 데이타 프레임 쌍 계수기 80으로 부터의 마듈로-2 데이타 프레임 쌍 카운트 0은 RAM 82가 데이타 행 별로 프레임-저장 메모리 21로 독출될 수 있게 하며, 상기 카운트 0의 보수 1은 RAM 81이 데이타 칼럼 별로 에러-정정 코더 14로 부터 기입될 수 있게 한다.If the modulo-2 data frame pair count from the data frame pair counter 80 is zero, this causes the address multiplexer 83 to select read addressing and send it to RAM 82 and the write addressing to RAM 81. A modulo-2 data frame pair count from data frame pair counter 80 allows the RAM 82 to be read into the frame-storage memory 21 row by line of data, and complement 1 of count 0 indicates that RAM 81 is error per data column. -Allow the entry from correction coder 14.
제14도는 제5도 내지 8도에 도시된 레이트 버퍼 77이 심볼 결정 회로 75 또는 76으로 부터 공급된 변형 리드-솔로몬 부호화에 대한 디인터리버로 사용되도록 되어 있을 때 취할 수 있는 한 형태를 도시하고 있다. 데이타 프레임 쌍 계수기 90은 데이타 프레임 계수기 70으로 부터 공급된 캐리-아웃(CO) 신호를 그 카운트 입력(CI) 신호로 수신한다. 상기 데이타 프레임 쌍 계수기 90은 에러-정정 부호화에 대한 디인터리버로서 동작된 두 데이타 프레임-저장 랜덤 억세스 메모리 91 및 92의 대체 기입 및 독출을 제어한다. 상기 RAMs 91 및 92는 RAMs 91 및 92를 기입하기 위한 데이타가 PSK 비율로 심볼 결정 회로 75 또는 76으로 부터 공급되는 대체 짝수 프레임 동안에만 기입되며, 어드레스 스캐닝은 행에 의해 그리고 행에 따른 심볼에 의해 이루어진다. 여기서 언급된 행에 따른 심볼들은 부호의 관점으로 볼 때 변형 리드-솔로몬 부호와 연관된 2N-비트 심볼이 아니라 PSK 심볼 또는 비트이다. 상기 RAMs 81 및 82 각각은 대체 프레임 쌍 기간 동안 1/2 PSK 비율로 프레임-저장 메모리 21로 독출되며, 어드레스 스캐닝은 칼럼에 의해 그리고 칼럼에 따른 심볼에 의해 이루어진다.FIG. 14 shows one form that may be taken when the rate buffer 77 shown in FIGS. 5-8 is intended to be used as a deinterleaver for modified Reed-Solomon coding supplied from the symbol decision circuit 75 or 76. FIG. . The data frame pair counter 90 receives a carry-out (CO) signal supplied from the data frame counter 70 as its count input (CI) signal. The data frame pair counter 90 controls alternate writing and reading of two data frame-stored random access memories 91 and 92 operated as deinterleaver for error-correcting encoding. The RAMs 91 and 92 are written only during alternate even frames in which data for writing the RAMs 91 and 92 is supplied from the symbol decision circuit 75 or 76 at a PSK rate, and address scanning is performed by rows and by symbols along the rows. Is done. The symbols according to the lines mentioned here are PSK symbols or bits rather than 2 N -bit symbols associated with the modified Reed-Solomon code from the point of view of the sign. Each of the RAMs 81 and 82 is read into the frame-storage memory 21 at a half PSK rate during the replacement frame pair period, and address scanning is performed by a column and by symbols along the column.
어드레스 멀티플렉서 93은 데이타 행 계수기 71로 부터 데이타 행 카운트를, 심볼(예를 들어 행에 따른 심볼) 계수기 52로 부터 심볼/행 카운트를 기입 어드레싱으로 수신한다. 상기 어드레스 멀티플렉서 93은 데이타 칼럼 계수기 94로 부터 데이타 칼럼 카운트를, 칼럼에 따른 심볼 계수기 95로 부터 심볼/칼럼 카운트를 독출 어드레싱으로 수신한다. 제로-크로싱 검출기 104는 트리거된 플립플롭 96에 PSK 비율로 트리거닝 펄스를 제공하며, 상기 플립플롭 96은 그 출력 신호의 대체 전이를 1/2 PSK 비율로 칼럼에 따른 심볼 계수기 95에 카운트 입력(CI) 으로서 공급하기 위한 주파수 분리기의 기능을 한다. 디코더 97은 최대 카운트(칼럼에 따른 심볼 카운트가 0에서 시작한다고 가정하면 525이다)에 이르는 심볼/칼럼 카운트를 복호하여, 데이타 칼럼 계수기 94에 1을 카운트 입력(CI)으로 제공한다. 상기 디코더 97의 출력 신호는 2-입력 논리합 게이트 98에 제1 입력 신호로 공급되며, 상기 논리합 게이트 98은 심볼/칼럼 카운트를 그 초기 값으로 리셋하기 위한 칼럼에 따른 심볼 계수기 95에 1을 리셋(R) 신호로 제공하기 위하여 상기 디코더 97로 부터의 1에 응답한다.The address multiplexer 93 receives, by write addressing, a data row count from the data row counter 71 and a symbol / row count from the symbol (e.g., symbol along the row) counter 52. The address multiplexer 93 receives the data column count from the data column counter 94 and the symbol / column count from the symbol counter 95 according to the column by read addressing. The zero-crossing detector 104 provides a triggering pulse at the PSK rate for the triggered flip-flop 96, which flips the alternate transition of the output signal at a 1/2 PSK rate to the count counter 95 along the column. Function as a frequency separator for feeding as CI). Decoder 97 decodes the symbol / column count up to the maximum count (assuming the symbol count according to the column starts at 0), and provides 1 to the data column counter 94 as a count input (CI). The output signal of the decoder 97 is supplied as a first input signal to the 2-input OR gate 98, which resets 1 to the symbol counter 95 according to the column for resetting the symbol / column count to its initial value. R) responds to 1 from decoder 97 to provide as a signal.
상기 논리합 게이트 98로 공급되는 제2 입력 신호 및 상기 데이타 칼럼 계수기 94로 공급되는 리셋(R) 신호는 3-입력 논리곱 게이트 99로 부터의 출력 응답에 의해 제공되며, 상기 출력 응답이 1일 때 이 응답은 심볼/칼럼 카운트 및 데이타 칼럼 카운트 둘 다를 그들 각각의 초기 값으로 리셋한다. 상기 디코더 61은 데이타 프레임의 최종 행에 이르렀음을 데이타 행 카운트가 나타낼 때, 논리 1을 상기 논리곱 게이트 99의 제1 입력으로 공급한다. 그렇지 않은 경우, 상기 디코더 61은 상기 논리곱 게이트 99에 논리 0을 출력 신호로서 공급한다. 데이타 행 디코더 55의 최종-심볼로 부터의 출력 신호 및 데이타 프레임 계수기 70으로 부터의 마듈로-2 데이타 프레임 카운트는 상기 게이트 98의 세 입력 신호들 중 나머지 두 신호로 상기 논리곱 게이트 98에 인가된다. 상기 논리곱 게이트 98의 출력 응답은 상기 RAMs 91 및 92 중 선택된 하나가 데이타 행 별로 심볼 결정 회로 75 또는 76으로 부터 기입될 때 짝수 프레임에 도달되기 바로 직전, 최종 데이타 행의 최종 심볼이 홀수 프레임에 도달할 때에만 1이다.The second input signal supplied to the OR gate 98 and the reset (R) signal supplied to the data column counter 94 are provided by an output response from a three-input AND gate 99 and when the output response is one This response resets both the symbol / column count and the data column count to their respective initial values. The decoder 61 supplies logic 1 to the first input of the AND gate 99 when the data row count indicates that the last row of the data frame has been reached. Otherwise, the decoder 61 supplies logic 0 as an output signal to the AND gate 99. The output signal from the last-symbol of data row decoder 55 and the Modulo-2 data frame count from data frame counter 70 are applied to the AND gate 98 as the remaining two of the three input signals of gate 98. . The output response of the AND gate 98 is the last symbol of the last data row in the odd frame, just before the even frame is reached when a selected one of the RAMs 91 and 92 is written from the symbol decision circuit 75 or 76 per data row. Only 1 when reached.
데이타 프레임 쌍 계수가 90으로 부터의 마듈로-2 데이타 프레임 쌍 카운트가 1인 경우, 이것은 어드레스 멀티플렉서 93이 독출 어드레싱을 선택하여 RAM 91로 보내고 기입 어드레싱을 선택하여 RAM 92로 보내도록 한다. 데이타 프레임 쌍 계수기 90으로 부터의 마듈로-2 데이타 프레임 쌍 카운트 1은 RAM 91이 데이타 칼럼 별로 에러-정정 디코더 78로 독출될 수 있게 한다. 2-입력 논리곱 게이트 101은 데이타 프레임 카운트의 1의 보수 및 상기 계수기 70 및 90으로 부터의 데이타 프레임 카운트인 0에 응답하여, RAM 92에 1을 기입 가능(WE) 신호로 선택적으로 공급한다. 이 기입 가능 신호는 RAM 92가 데이타 행 만큼씩 심볼 결정 회로 75 또는 76으로 부터 기입될 수 있게 한다.If the data frame pair count is from Modulo-2 data frame pair count from 90, this causes the address multiplexer 93 to select read addressing to RAM 91 and write addressing to RAM 92. The Modulo-2 data frame pair count 1 from the data frame pair counter 90 allows the RAM 91 to be read by the error-correction decoder 78 per data column. The two-input AND gate 101 selectively supplies one to the RAM 92 as a writable (WE) signal in response to one's complement of the data frame count and zero, the data frame count from the counters 70 and 90. This writable signal allows the RAM 92 to be written from the symbol decision circuit 75 or 76 by data rows.
데이타 프레임 쌍 계수기 90으로 부터의 마듈로-2 데이타 프레임 쌍 카운트 가 1인 경우, 이것은 어드레스 멀티플렉서 93이 독출 어드레싱을 선택하여 RAM 92로 보내고 기입 어드레싱을 선택하여 RAM 91로 보내도록 한다. 데이타 프레임 쌍 계수기 90으로 부터 마듈로-2 데이타 프레임 쌍 카운트 0은 RAM 92가 데이타 칼럼 별로 에러-정정 디코더 78로 독출될 수 있게 한다. 2-입력 논리곱 게이트 102는 데이타 프레임 카운트의 1의 보수 0 및 상기 계수기 90으로 부터의 데이타 프레임 카운트 1에 응답하여, RAM 91에 1을 기입 가능(WE) 신호로 선택적으로 공급한다. 이 기입 가능 신호는 RAM 91이 데이타 행 만큼씩 심볼 결정 회로 75 또는 76으로 부터 기입될 수 있게 한다.If the Modulo-2 data frame pair count from data frame pair counter 90 is 1, this causes address multiplexer 93 to select read addressing to RAM 92 and write addressing to RAM 91. The modulo-2 data frame pair count 0 from the data frame pair counter 90 allows the RAM 92 to be read out to the error-correction decoder 78 per data column. The 2-input AND gate 102 selectively supplies 1 to the RAM 91 as a writable (WE) signal in response to the complement 0 of 1 of the data frame count and the data frame count 1 from the counter 90. This writable signal allows the RAM 91 to be written from the symbol decision circuit 75 or 76 by data rows.
한 쌍으로 된 프레임의 프레임-콤 필터링으로 부터 생긴 비-유효 신호의 대체 프레임들이 제거될 때 남은 갭을 채우기 위해 디지탈 신호 수신기 37 내지 40에서 이루어진 레이트 버퍼링은 프레임-콤 필터링 후, 심볼 결정 회로 전에 일어날 수 있다. 레이트 버퍼링은 바람직하게는 심볼 결정 후에 이루어지지만, 그 이후로는 프레임-저장 메모리는 다수 비트 열이기 보다는 1-비트 열이기만 하면 된다. 에러-정정 복호 전에 디인터리빙과 함께 레이트 버퍼링 하는 것은 프레임-저장 메모리와 레이트 버퍼링을 분리할 필요를 없게 하기 때문에 바람직하다. 레이트 버퍼링이 디인터리빙과 분리되어 이루어질 경우, 만약 이것이 시프트 레지스터에 의해 공급된 독출 전용 포트를 가지는 이중-포트된 RAM이고 상기 레지스터의 직렬 단들이 독출/기입 포트를 통해 접근된 RAM 부분으로 부터 한 번에 한 행 씩 수평으로 부하될 수 있다면, 레이트 버퍼링은 단지 한 프레임-저장 메모리 만을 가지고 이루어질 수 있다.The rate buffering at the digital signal receivers 37 to 40 to fill the remaining gap when the replacement frames of the non-effective signal resulting from the frame-comb filtering of the paired frames are eliminated is performed after the frame-comb filtering and before the symbol decision circuit. Can happen. Rate buffering is preferably done after symbol determination, but after that, the frame-storage memory only needs to be a 1-bit sequence rather than a multiple bit sequence. Rate buffering with deinterleaving before error-correction decoding is desirable because it eliminates the need to separate frame-storage memory and rate buffering. If rate buffering is done separately from deinterleaving, this is a dual-ported RAM with read-only ports supplied by the shift register and the serial stages of the register once from the portion of RAM accessed through the read / write port. Rate buffering can be done with only one frame-storage memory if it can be loaded horizontally, row by row.
본 명세서에 기술된 데이타 송신 구조는 단일의 적절하게 넓은 대역의 데이타 송신 채널을 제공한다. 다양한 형태의 시간-분할-다중 구조를 사용하는 이러한 단일 데이타 송신 채널을 통해 서로 다른 다양한 서비스가 제공될 수 있다. 예를 들어, 데이타는 패킷(packet) 단위로 송신될 수 있으며, 각 연속 패킷에는 제공된 데이타 서비스의 성질 및 데이타 서비스의 근원지를 나타내기 위한 헤더 정보가 제공된다. 텔레비젼 방송 장치 및 유선 방송 장치는 다양한 데이타 서비스의 근원지가 될 수 있다. 투-웨이 데이타 송신 구조에서 근원지를 확인하는 패킷 헤딩은 전화선 또는 유선 방송 시스템에 있는 전용 채널과 같은 적당한 데이타 리턴 채널을 선택하기 위해 사용될 수 있다.The data transmission structure described herein provides a single suitably wide band data transmission channel. A variety of different services can be provided through this single data transmission channel using various forms of time-division-multiple structures. For example, data may be transmitted in packets, and each successive packet is provided with header information to indicate the nature of the provided data service and the origin of the data service. Television broadcasting devices and cable broadcasting devices can be a source of various data services. Packet headings that identify the origin in a two-way data transmission scheme may be used to select a suitable data return channel, such as a dedicated channel in a telephone line or a cable broadcasting system.
본 발명자에 의해 제기된 본 발명의 실시예들이 기술되었지만, 통신 시스템, 송신기 및 수신기 설계 분야에 통상의 지식을 가진 사람이라면 상술한 개시를 알게 됨으로써 본 발명의 대체적인 다수의 실시예들을 설계할 수 있게 될 것이다. 본 명세서에 따른 특허 청구 범위의 영역을 해석할 때 이 사실을 명심해야 한다.While embodiments of the invention have been described by the inventors, those of ordinary skill in the art of designing communication systems, transmitters, and receivers are able to design many alternative embodiments of the invention by knowing the above disclosure. Will be. This fact should be kept in mind when interpreting the scope of the claims according to the present specification.
Claims (50)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14107193A | 1993-10-26 | 1993-10-26 | |
US08/141,071 | 1993-10-26 | ||
US8/141,071 | 1993-10-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950013278A KR950013278A (en) | 1995-05-17 |
KR0173693B1 true KR0173693B1 (en) | 1999-03-20 |
Family
ID=22494042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940027307A KR0173693B1 (en) | 1993-10-26 | 1994-10-25 | Receiver performing oversampling analog/digital conversion for digital signal inside tv signal |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3300178B2 (en) |
KR (1) | KR0173693B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100648474B1 (en) * | 1995-09-11 | 2007-04-19 | 소니 가부시끼 가이샤 | Digital signal processing device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6433835B1 (en) * | 1998-04-17 | 2002-08-13 | Encamera Sciences Corporation | Expanded information capacity for existing communication transmission systems |
-
1994
- 1994-10-25 KR KR1019940027307A patent/KR0173693B1/en not_active IP Right Cessation
- 1994-10-25 JP JP26078994A patent/JP3300178B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100648474B1 (en) * | 1995-09-11 | 2007-04-19 | 소니 가부시끼 가이샤 | Digital signal processing device |
Also Published As
Publication number | Publication date |
---|---|
JPH07184139A (en) | 1995-07-21 |
JP3300178B2 (en) | 2002-07-08 |
KR950013278A (en) | 1995-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5555024A (en) | Transmitters for burying digital signals within the trace and retrace intervals of NTSC television signals | |
US5646698A (en) | Pre-frame-comb as well as "pre-line-comb" partial-response filtering of BPSK buried in a TV signal | |
US5534933A (en) | Apparatus for processing NTSC TV signals having digital signals on quadrature-phase video carrier | |
KR0153618B1 (en) | Apparatus for processing bpsk signals transmitted with ntsc tv on quadrature phase video carrier | |
US5565930A (en) | Receiver with oversampling analog-to-digital conversion for digital signals accompanied by analog TV signals | |
US5510845A (en) | Receivers for digital signals buried within the trace and retrace intervals of NTSC television signals | |
US5461426A (en) | Apparatus for processing modified NTSC television signals, with digital signals buried therewithin | |
US5309235A (en) | System and method for transmitting digital data in the overscan portion of a video signal | |
JP3227334B2 (en) | Symbol clock recovery circuit in digital signal receiver for recovering digital data carried on NTSC TV signal | |
JP2529821B2 (en) | A device for suppressing ghost in a signal that modulates a carrier having a quadrature relationship with a video carrier. | |
KR0176643B1 (en) | Digital vsb detector with bandpass phase tracker using radear filters, as for use in an hdtv receiver | |
JP2837105B2 (en) | Receiver with sigma-delta analog-to-digital conversion for digital signals embedded in television signals | |
KR100244221B1 (en) | Apparatus for discriminating adjacent channel interference of digital tv | |
US5835131A (en) | Digital television receiver with adaptive filter circuitry for suppressing NTSC co-channel interference | |
KR100278854B1 (en) | A digital television receiver with an NTS interference detector using a comb filter that suppresses the D.V pilot carrier to extract the NTS artifact. | |
CA2220740C (en) | Symbol decoding apparatus with plural data slicers and an adaptive ntsc co-channel interference filter | |
KR0173693B1 (en) | Receiver performing oversampling analog/digital conversion for digital signal inside tv signal | |
KR100260422B1 (en) | Digital television signal receiver | |
AU702137B1 (en) | Digital television receiver with adaptive filter circuitry for suppressing NTSC co-channel interference | |
CA2241067C (en) | Digital television receiver with adaptive filter circuitry for suppressing ntsc co-channel interference | |
JP2901605B2 (en) | Signal playback device | |
JPS63301682A (en) | Multiplex transmittion system and its signal generator and its signal reproducing device | |
JPH07307930A (en) | Multiplex transmitted signal reproducing device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070928 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |