KR0172848B1 - Semiconductor memory - Google Patents
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Abstract
본 발명은 메인 앰프에 데이타를 래치하여 놓은 상태에서 어드레스를 입력하여 원하는 메인 앰프의 출력을 리드함으로써 어드레스 입력으로부터 메인앰프까지의 경로를 생략하도록 하여 리드속도를 향상시키고 소비전력을 경감하도록 한 반도체 메모리에 관한 것이다.According to the present invention, a semiconductor memory is designed to improve read speed and reduce power consumption by eliminating a path from an address input to a main amplifier by inputting an address in a state in which data is latched in the main amplifier to read out the desired main amplifier output. It is about.
본 발명의 반도체 메모리는 각 어드레스 입력을 래치하는 복수의 어드레스 버퍼와, 상기 어드레스버퍼로 부터 입력되는 어드레스 입력을 해독하여 X어드레스 및 Y어드레스를 지정하여 출력하는 X디코더 및 Y디코더와, 상기 지정된 X어드레스 및 Y어드레스에 의해 지정되고 매트릭스상으로 배열되는 셀을 가지는 메모리 매트릭과, 상기 메모리 매트릭의 지정된 출력데이타를 증폭하는 센스앰프와, 센스앰프에 접속되어 출력데이타를 증폭함과 동시에 래치하는 메인앰프와, 멀티모드시 상기 어드레스 버퍼로 부터 입력되는 어드레스를 코드화하여 출력시키는 멀티코더와, 상기 멀티모드를 선택하기 위한 멀티모드 선택수단과, 니블모드의 칼럼 어드레스 스트로브(CAS)가 토글할때마다 동작되어 데이타를 출력하는 니블 카운터와, 상기 니블모드를 선택하기 위한 니블모드선택수단과, 상기 멀티코더 또는 니블카운터의 출력을 입력으로 하여 복수의 메인앰프중 하나를 선택하여 리드/라이트하는 데이타라인 먹싱을 구비함을 특징으로 한다.The semiconductor memory of the present invention comprises a plurality of address buffers latching respective address inputs, an X decoder and a Y decoder which designate and output an X address and a Y address by decoding an address input input from the address buffer, and the designated X. A memory metric having cells designated by an address and a Y address and arranged in a matrix, a sense amplifier for amplifying the designated output data of the memory metric, and a main amplifier connected to the sense amplifier for amplifying the output data and latching them simultaneously. And a multi-coder for encoding and outputting an address input from the address buffer in a multi-mode, multi-mode selecting means for selecting the multi-mode, and a column address strobe (CAS) in nibble mode. Counter for outputting data and selecting the nibble mode And a data line mux for selecting and reading / writing one of a plurality of main amplifiers by inputting the nibble mode selecting means for the multicoder or the output of the nibble counter.
Description
제1도는 종래의 반도체 메모리의 블록도.1 is a block diagram of a conventional semiconductor memory.
제2도는 본 발명에 의한 반도체 메모리의 블록도.2 is a block diagram of a semiconductor memory according to the present invention.
제3도 (a),(b) 및(c)는 본 발명에 의한 반도체 메모리의 노말모드, 니블모드 및 멀티모드의 타이밍을 각각 나타낸 도면이다.3 (a), (b) and (c) are diagrams showing the timings of the normal mode, nibble mode and multi-mode of the semiconductor memory according to the present invention, respectively.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 20 : 어드레스버퍼 14, 24 : 센스앰프10, 20: address buffer 14, 24: sense amplifier
11, 21 : X디코더 15, 25 : 메인앰프11, 21: X decoder 15, 25: main amplifier
12, 22 : 데이타라인 먹싱 13, 23 : 메모리 매트12, 22: data line muxing 13, 23: memory mat
16, 30 : 출력버퍼 17, 26 : 니블카운터16, 30: output buffer 17, 26: nibble counter
18, 31 : 출력버퍼 27 : 니블모드선택장치18, 31: output buffer 27: nibble mode selection device
28 : 멀티코더 29 : 멀티모드선택장치28: multi coder 29: multi mode selector
본 발명은 반도체 메모리에 관한 것으로, 특히 메인 앰프에 데이타를 래치하여 놓은 상태에서 어드레스를 입력하여 메인 앰프의 출력을 리드함으로써 어드레스 입력으로부터 메인앰프까지의 경로를 생략하도록 하여 리드속도를 향상시키고 소비전력을 경감하도록 한 반도체 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and in particular, by inputting an address in a state in which data is latched in the main amplifier and reading the output of the main amplifier, the path from the address input to the main amplifier is omitted, thereby improving the read speed and power consumption. It relates to a semiconductor memory to reduce the number of times.
종래의 반도체 메모리는, 제1도에 도시되어 있는 바와같이, 각 어드레스 입력을 래치하는 복수의 어드레스 버퍼(10), 어드레스 버퍼(10)로 부터 입력되는 어드레스데이터를 해독하여 어드레스를 지정하는 X디코더(11) 및 Y디코더(12), X디코더(11) 및 Y디코더(12)에 의해 지정되고 매트릭상으로 배열되는 셀을 가지는 메모리 매트릭(13), 메모리 메트릭(13)의 각 비트라인마다 접속되어 지정되는 어드레스 셀의 데이타를 증폭하여 출력시키는 센스앰프(14), Y어드레스에 의해 선택되도록 센스앰프에 접속된 복수의 센스앰프에 접속되어 데이타를 증폭함과 동시에 래치하는 메인앰프(15), 상기 메인앰프(15)의 데이타를 순차적으로 출력시키는 데이타라인 먹싱(16), 칼럼 어드레스 스트로브가 토글할때마다 동작되어 상기 데이타라인 먹싱(16)을 작동시키는 니블카운터(17), 상기 데이타라인 먹싱(16)으로부터 출력되는 데이타를 래치하는 데이타 출력버퍼(18)를 구비하여 구성되고 있다.In the conventional semiconductor memory, as shown in FIG. 1, a plurality of address buffers 10 for latching respective address inputs and an X decoder for decoding and addressing address data input from the address buffer 10 are designated. (11) and each bit line of the memory metric 13 and the memory metric 13 having the cells designated by the Y decoder 12, the X decoder 11, and the Y decoder 12 and arranged in a metric manner. And a sense amplifier 14 for amplifying and outputting data of a designated address cell, a main amplifier 15 connected to a plurality of sense amplifiers connected to the sense amplifier so as to be selected by the Y address, and amplifying and latching data at the same time. Data line muxing 16 for sequentially outputting the data of the main amplifier 15, nibble counter 1 for operating the data line muxing 16 whenever the column address strobe toggles. 7) and a data output buffer 18 for latching data output from the data line mux 16.
이와같은 종래의 반도체 메모리는, 어드레스 입력은 각각의 어드레스 버퍼(10)를 거친 다음 X디코더(11) 및 Y디코더(12)에서 해독되어 어드레스가 지정되면 이 지정된 메모리 매트릭(13)의 어드레스 셀에 기억되어 있는 데이타를 센스앰프(14)가 리드한 다음 메인앰프(15)에서 다시 증폭한 후 래치한다. 제1도에서 4개의 메인앰프에는 메모리 매트릭(13)으로부터 리드된 데이타가 래치되어있고, 상기 데이타는 칼럼 어드레스 스트로브(CAS)가 한번 토글할때마다 니블카운터(17)가 동작하며, 이 니블카운터(17)의 출력을 입력으로 하여 데이타라인 먹싱(16)은 메인앰프(15)중의 하나를 선택하여 메인앰프(15)내의 데이타를 출력시키고, 이 데이타가 데이타 출력버퍼(18)에 래치된후 출력함으로써 데이타의 리드동작이 이루어지게 된다.In such conventional semiconductor memory, the address input is passed through the respective address buffer 10 and then decoded by the X decoder 11 and the Y decoder 12 so that when an address is specified, the address cell of the designated memory metric 13 is assigned. The stored data is read by the sense amplifier 14, amplified by the main amplifier 15, and latched. In FIG. 1, the data read from the memory metric 13 is latched in the four main amplifiers, and the nibble counter 17 operates whenever the column address strobe (CAS) is toggled once. With the output of (17) as input, the data line muxing 16 selects one of the main amplifiers 15 to output data in the main amplifier 15, and after the data is latched in the data output buffer 18. By outputting, data read operation is performed.
이때, 메모리 매트릭(13)의 데이타의 전송은 니블카운터(17)에 의해 제어되는 데이타라인 먹싱(16)을 통하여 이루어지나 이 니블카운터(17)는 설계시에 그의 출력이 외부(패키지된 상태)의 핀에서 제어할 수 없도록 이미 고정되어 있기 때문에 리드/라이트 동작시에는 메인앰프(15)에 래치된 데이타를 임의로 선택할 수 없게되어 원하는 순서대로 리드/라이트 할 수 없고, 이로 인하여 리드/라이트의 속도가 늦고, 소비전력이 크게 된다는 문제점이 있었다.At this time, the data of the memory metric 13 is transmitted through the data line muxing 16 controlled by the nibble counter 17, but the nibble counter 17 has its output external (packaged) at design time. Since it is already fixed so that it cannot be controlled from the pin of, the data latched in the main amplifier 15 cannot be arbitrarily selected during read / write operation, and thus the read / write cannot be performed in the desired order. There is a problem that late, the power consumption is large.
따라서, 본 발명은 이와같은 종래 기술의 문제점을 감안하여 발명한 것으로, 메인앰프에 래치된 데이타를 임의로 선택하여 원하는 순서대로 리드/라이트가 행하여질 수 있도록 한 반도체 메모리를 필요에 따라 선택하여 사용할 수 있도록 한 반도체 메모리를 제공함을 목적으로 하고 있다.Accordingly, the present invention has been invented in view of the above-described problems of the prior art, and a semiconductor memory capable of randomly selecting data latched in the main amplifier so that read / write can be performed in a desired order can be selected and used as necessary. It is an object of the present invention to provide a semiconductor memory.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리는, 각 어드레스 입력을 래치하는 복수의 어드레스 버퍼와, 상기 어드레스 버퍼로 부터 입력되는 어드레스 입력을 해독하여 어드레스를 지정하는 X디코더 및 Y디코더와, 상기 X디코더 및 Y디코더에 의해 지정되고 매트릭상으로 배열되는 셀을 가지는 메모리 매트릭과, 상기 메모리 매트릭의 지정된 출력데이타를 증폭하는 센스앰프와, 센스앰프에 접속되어 데이타를 증폭하고 래치하는 메인앰프와, 멀티모드시 어드레스 버퍼로부터 입력되는 어드레스를 코드화하여 출력시키는 멀티코더와, 상기 멀티모드를 선택하기 위한 멀티모드선택수단과, 칼럼 어드레스 스트로브 (CAS)가 토글할때마다 동작되어 데이타를 출력시키는 니블카운터와, 상기 니블 모드를 선택하기 위한 니블모드선택수단과, 상기 멀티코더나 또는 니블카운터의 출력을 입력으로 하여 복수의 메인앰프를 선택하게 스위칭하는 데이타라인 먹싱을 구비함을 특징으로 하고 있다.The semiconductor memory of the present invention for achieving the above object includes a plurality of address buffers for latching each address input, an X decoder and a Y decoder for decoding an address input input from the address buffer, and specifying an address; A memory metric having cells designated by the X decoder and the Y decoder and arranged in a matrix, a sense amplifier for amplifying the designated output data of the memory metric, a main amplifier connected to the sense amplifier for amplifying and latching data; A multi coder that codes and outputs an address input from an address buffer in a multi mode, a multi mode selecting means for selecting the multi mode, and a nibble counter which is operated whenever the column address strobe (CAS) is toggled. Nibble mode selecting means for selecting the nibble mode; And a data line mux for switching to select a plurality of main amplifiers by inputting the output of a multicoder or a nibble counter.
이하 본 발명의 실시예를 첨부도면에 근거하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 실시예를 나타낸 블록도이고, 제3도 (a), (b) 및 (c)는 본 발명에 의한 반도체 메모리의 노말모드, 니블모드 및 멀티모드의 3개의 동작모드에서의 타이밍도를 각각 나타낸 것이다.FIG. 2 is a block diagram showing an embodiment of the present invention, and FIGS. 3A, 3B, and 3C show three modes of operation of the normal mode, nibble mode, and multi-mode of the semiconductor memory according to the present invention. Each of the timing diagrams is shown.
제2도에 도시된 바와같이, 본 발명의 반도체 메모리는 입력 어드레스를 일시 래치하는 복수의 어드레스 버퍼(20), 상기 어드레스 버퍼로부터 입력되는 어드레스 데이타를 해독하여 어드레스를 지정하는 X디코더(21) 및 Y디코더(22), 상기 X디코더(21) 및 Y디코더(22)에 의해 지정되고 매트릭상으로 배열되는 셀을 가진 메모리 매트릭(23), 상기 메모리 매트릭(23)의 각 비트라인마다 접속되어 지정된 어드레스셀의 데이타출력을 증폭하여 출력시키는 센스앰프(24), 상기 센스앰프(24)에 접속되어 증폭과 동시에 데이타를 래치하는 메인앰프(25), 니블모드선택시 칼럼 어드레스 스트로브(CAS)가 토글할때마다 동작하여 출력하는 니블카운터(26), 상기 니블모드를 선택하기 위해 휴즈컷팅이나 본딩으로 형성되는 니블모드선택장치(27), 멀티모드선택시 어드레스버퍼(20)로부터 출력되는 Y어드레스중 선택하고자 하는 메인앰프(25)의 수에 대응하는 어드레스(예를 들면, 8개의 메인앰프에 대하여 3개의 어드레스)를 입력으로 하여 코딩된 데이타를 출력하는 멀티코더(28), 상기 멀티모드를 선택하기 위해 휴즈컷팅이나 본딩으로 형성되는 멀티모드선택장치(29), 상기 니블카운터(26)나 또는 멀티코더(28)의 출력을 입력으로 하여 메인앰프(25)내의 래치된 데이타를 전송하는 데이타라인 먹싱(30)과, 상기 데이타라인 먹싱(30)의 출력을 래치하여 출력시키는 데이타출력버퍼(31)로 구성되어 있다.As shown in FIG. 2, the semiconductor memory of the present invention includes a plurality of address buffers 20 for temporarily latching an input address, an X decoder 21 for reading an address data input from the address buffer and specifying an address; A memory metric 23 having cells designated by a Y decoder 22, the X decoder 21 and the Y decoder 22 and arranged in a metric manner, and connected to each bit line of the memory metric 23 A sense amplifier 24 for amplifying and outputting the data output of the address cell, a main amplifier 25 connected to the sense amplifier 24 and latching data at the same time of amplification, and a column address strobe (CAS) toggles when nibble mode is selected Nibble counter 26 to be operated and output each time, nibble mode selection device 27 formed by fuse cutting or bonding to select the nibble mode, and address buffer 20 when multi-mode is selected. Multi-coder 28 for outputting coded data by inputting an address (for example, three addresses for eight main amplifiers) corresponding to the number of main amplifiers 25 to be selected from among the Y addresses outputted from FIG. And latched in the main amplifier 25 by inputting the output of the multi-mode selection device 29, the nibble counter 26, or the multi-coder 28 formed by fuse cutting or bonding to select the multi-mode. And a data output buffer 31 for latching and outputting the output of the data line muxing 30.
또한, 본 발명에 의한 반도체 메모리는 사용자의 주문에 의하여 제조회사가 또는 사용자가 직접 니블모드선택장치(27)나 멀티모드선택장치(29)을 휴즈컷팅하거나 본딩함으로서 멀티모드와 니블모드중의 어느 하나가 선택된다.In addition, the semiconductor memory according to the present invention can be operated either by the manufacturer or by the user by fuseing or bonding the nibble mode selecting device 27 or the multi-mode selecting device 29 by the user's order. One is selected.
그리고 니블모드가 니블모드선택장치(27)의 휴즈컷팅이나 본딩에 의하여 선택되면 멀티코더(28)의 Y어드레스가 입력되는 라인은 끊어지게 되고, 멀티모드선택장치(29)의 휴즈컷팅이나 본딩에 의하여 멀티모드가 선택되면 니블카운터(27)가 작동불능으로 신호라인이 끊어진다.When the nibble mode is selected by fuse cutting or bonding of the nibble mode selecting device 27, the line into which the Y address of the multicoder 28 is input is cut off, and the fuse cutting or bonding of the multi mode selecting device 29 is performed. When the multi-mode is selected by the nibble counter 27, the signal line is broken due to inoperability.
이하, 본 발명에 의한 반도체 메모리의 동작에 대하여 제3도 (a), (b) 및 (c)에 도시된 타이밍도를 참조하여 설명한다.The operation of the semiconductor memory according to the present invention will be described below with reference to the timing diagrams shown in FIGS. 3A, 3B, and 3C.
노말모드시에는, 제3도 (a)에 나타난 바와같이, 멀티모드나 또는 니블모드의 선택에 관계없이, 로어드레스 스트로브(RAS) 및 칼럼 어드레스 스트로브(CAS)가 토글할때마다 어드레스 입력이 어드레스버퍼(20)에 입력되면 X디코더(21)와 Y디코더(22)를 통하여 지정되는 어드레스(ad)의 메모리 매트릭(23)의 셀이 센스앰프(24)를 통하여 리드되어 출력되고 이어 메인앰프(25)에 의하여 증폭된 후 출력된다.In the normal mode, as shown in FIG. 3 (a), regardless of whether the multimode or nibble mode is selected, the address input is assigned whenever the lower address strobe (RAS) and the column address strobe (CAS) are toggled. When input to the buffer 20, the cells of the memory metric 23 at the address ad designated through the X decoder 21 and the Y decoder 22 are read out through the sense amplifier 24 and then output. It is output after being amplified by 25).
따라서, 상기 메인앰프(25)의 데이타는 입력되는 어드레스에 따라 X디코더(21) 및 Y디코더(22)에 의해 지정되는 메모리 매트릭(23)내의 셀로 부터 센스앰프를 통하여 리드되는 데이타가 그대로 메인앰프(25)를 경유하여 데이타출력버퍼(31)로 보내지게 되고 이는 반복되는 로어드레스 스트로브(RAS)와 칼럼 어드레스 스트로브(CAS)가 토글될때마다 하나의 데이타(Data)가 리드되어 출력하게된다(제3도 (a)).Accordingly, the data of the main amplifier 25 is the data that is read through the sense amplifier from the cells in the memory matrix 23 designated by the X decoder 21 and the Y decoder 22 according to the input address. It is sent to the data output buffer 31 via (25), and one data (Data) is read out and outputted every time the repeated addressless strobe (RAS) and column address strobe (CAS) are toggled. 3 degrees (a)).
그리고, 니블모드로 선택되면, 종래 기술에서 이미 설명한 바와같이 작동된다(제3도 (b)).When the nibble mode is selected, operation is performed as already described in the prior art (Fig. 3 (b)).
이에 대하여, 멀티모드로 선택되면 제3도 (c)에 도시된 바와같이 어드레스버퍼(20)로부터의 Y어드레스에 해당되는 데이타가 칼럼 어드레스 스트로브(CAS)가 토글할때마다 멀티코더(29)로 입력된다.On the other hand, when the multi mode is selected, as shown in FIG. 3 (c), the data corresponding to the Y address from the address buffer 20 is sent to the multicoder 29 whenever the column address strobe CAS toggles. Is entered.
이때 이 Y어드레스 데이타는 Y디코더(22)가 디스에이블되기 때문에 Y디코더(22)에서 출력되지 않는다.At this time, this Y address data is not output from the Y decoder 22 because the Y decoder 22 is disabled.
따라서, 상기 Y어드레스에 상응하게 상기 멀티코더(29)는 데이타라인 먹싱(26)을 통하여 메인앰프(25)내에 래치된 데이타(Data)를 선택하여 전송하게 된다.Accordingly, the multi-coder 29 selects and transmits data latched in the main amplifier 25 through the data line muxing 26 corresponding to the Y address.
상술한 동작은 리드에 대한 것이나 라이트에 있어서도 동양으로 행하여진다. 따라서, 이에 대한 구체적인 동작에 대하여서는 언급하지 않는다.The above-described operation is performed to the lead or to the east in the light. Therefore, the specific operation thereof is not mentioned.
이상과 같이, 본 발명의 반도체 메모리는 니블모드와 멀티모드의 양모드로 구동되게 형성한 후 사용자의 주문에 제조회사가 따라서 또는 사용자가 직접 니블모드 선택장치나 또는 멀티모드선택장치의 후즈컷팅이나 본딩을 통하여 어느 한 모드를 선택할 수 있고, 멀티모드로 선택하는 경우 임의적으로 Y어드레스를 선택하고, 이 Y어드레스를 입력으로 하여 멀티코더가 코딩한 데이타를 데이타라인 먹싱에 입력으로하여 메인앰프에 래치된 데이타가 임의적으로 선택하여 출력되게할 수 있고, 이것에 의하여 리드속도가 향상되고 소비전력이 경감되는 효과가 있다.As described above, the semiconductor memory of the present invention is configured to be driven in both nibble and multi-mode modes, and according to the user's order, or the user directly cuts the nibble mode selection device or the multi-mode selection device. One mode can be selected through bonding, and in the case of multi mode selection, Y address is arbitrarily selected, this Y address is input, and the data encoded by the multicoder is input to the data line muxing and latched in the main amplifier. The data can be arbitrarily selected and outputted, thereby improving the read speed and reducing power consumption.
Claims (8)
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| KR1019950069293A KR0172848B1 (en) | 1995-12-30 | 1995-12-30 | Semiconductor memory |
Applications Claiming Priority (1)
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| KR1019950069293A KR0172848B1 (en) | 1995-12-30 | 1995-12-30 | Semiconductor memory |
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Families Citing this family (1)
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Payment date: 20081006 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |