KR0172845B1 - Structure of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 고집적 SRAM의 메모리 셀에 적합하도록 한 반도체 소자의 구조 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and to a structure and a manufacturing method of a semiconductor device adapted to a memory cell of a highly integrated SRAM.
이와 같은 본 발명의 반도체 소자의 구조는 반도체기판, 상기반도체 기판상에 형성되는 제1절연막, 상기 제1절연막상에 형성되는 게이트 전국과 제2절연막, 상기 게이트전극 양측에 형성되는 제1도전형 제1불순물영역, 상기 게이트전극 측벽과 반도체 기판상에 형성되는 제3절연막, 상기 게이트 전극 종축 양단의 제2절연막상과 상기 게이트전극 종축 중앙측벽의 제3절연막상에 형성되는 반도체층, 상기 게이트전극 종축 양단의 반도체증에 형성되는 제2도전형 불순물영역, 필드산화막을 제외한 전면에 형성되는 제4절연막, 상기 제3절연막 양측에 형성되는 제1도전형 제2불순물 영역을 포함하여 구성되고, 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 제1절연막을 형성하고 제1절연막상에 게이트 전극과 제2절연막을 형성하는 공정과, 상기 게이트적극 양측에 제1도전형 제1불순물 영역을 형성하는 공정과, 상기 게이트전극 측벽과 반도체 기판상에 제3절연막을 형성하는 공정과, 상기 게이트전극 종축 양단의 제2절연막상과 상기 게이트전극 종축 중앙측벽의 제3절연막상에 반도체층을 형성하는 공정과, 상기 게이트전극 종축 양단의 반도체층상에 제2도전형 불순물 영역을 형성하는 공정과, 필드산화막을 제외한 전면에 제4절연막을 형성하는 공정과, 상기 제3절연막 양측에 제1도전형 제2불순물 영역을 형성하는 공정으로 이루어진 것이다.The structure of the semiconductor device of the present invention is a semiconductor substrate, a first insulating film formed on the semiconductor substrate, the entire gate and the second insulating film formed on the first insulating film, the first conductive type formed on both sides of the gate electrode A first insulating layer formed on a first impurity region, the gate electrode sidewall and the semiconductor substrate, a second insulating layer formed on both ends of the gate electrode longitudinal axis, and a semiconductor layer formed on the third insulating layer formed on the central sidewall of the gate electrode longitudinal axis, the gate A second conductive impurity region formed in the semiconductor layer on both sides of the electrode longitudinal axis, a fourth insulating film formed on the entire surface except the field oxide film, and a first conductive second impurity region formed on both sides of the third insulating film, A method of manufacturing a semiconductor device of the present invention comprises the steps of forming a first insulating film on a semiconductor substrate and forming a gate electrode and a second insulating film on the first insulating film; Forming a first conductive impurity region on both sides of the positive electrode, forming a third insulating film on the sidewalls of the gate electrode and the semiconductor substrate, and forming a second insulating film on both sides of the gate electrode vertical axis and the vertical length of the gate electrode. Forming a semiconductor layer on the third insulating film on the central side wall; forming a second conductive impurity region on the semiconductor layer across the gate electrode longitudinal axis; and forming a fourth insulating film on the entire surface except the field oxide film. And forming a first conductive second impurity region on both sides of the third insulating film.
따라서, 신뢰성을 높이며 공정을 용이하게 한다.Thus, it increases the reliability and facilitates the process.
Description
제1도는 일반적인 CMOS SRAM 회로도.1 is a general CMOS SRAM circuit diagram.
제2도는 종래의 반도체 소자의 제조 공정 단면도.2 is a cross-sectional view of a conventional semiconductor device manufacturing process.
제3도는 본 발명의 반도체 소자의 구조 사시도.3 is a perspective view of the structure of the semiconductor device of the present invention.
제4도는 본 발명의 바도체 소자의 구조 사시도.4 is a structural perspective view of the bar conductor element of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 반도체기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 제1절연막 34 : 게이트전극33: first insulating film 34: gate electrode
35 : 제2절연막 36 : 제3절연막35: second insulating film 36: third insulating film
37 : 반도체층 38 : 제4절연막37 semiconductor layer 38 fourth insulating film
39 : 제1도전형 제1불순물 영역 40 : 제1도전형 제2불순물 영역39: first conductivity type first impurity region 40: first conductivity type second impurity region
41 : 제2도전형 불순물 영역41: second conductivity type impurity region
본 발명은 반도체 소자에 관한 것으로, 특히 고집적 SRAM의 메모리 셀(Memory Cell)에 적합하도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a structure and a manufacturing method of a semiconductor device adapted to be suitable for a memory cell of a highly integrated SRAM.
일반적으로 1M급 이상의 SRAM 소자에서 로드레지스터(Load Resistor)대신 박막트랜지스터가 사용되기도 하고 액정 표시 소자(Liquid Crystal Display)에서는 각 화소 영역의 화상 테이터 신호를 스위칭하는 스위칭 소자로 널리 사용되고 있다.In general, a thin film transistor is used instead of a load resistor in an SRAM device of 1M or more class, and a liquid crystal display device is widely used as a switching device for switching image data signals in each pixel region.
로드레지스터 대신 PMOS 박막 트랜지스터를 부하소자로 사용한 SRAM의 회로적 구성은 제1도에서와 같다.The circuit configuration of an SRAM using a PMOS thin film transistor as a load element instead of a load register is shown in FIG.
즉, NMOS 트랜지스터(Q1)(Q2)가 PMOS 박막트랜지스터(Q5)(Q6)를 부하로 사용하는 인터버를 교차 접속한 플립플롭(Filp-Flop)를 기본셀로 구성한다.That is, the NMOS transistor Q 1 Q 2 constitutes a base cell of a flip-flop in which an interconnect using an PMOS thin film transistor Q 5 Q 6 as a load is cross-connected.
각 기본셀은 NMOS 트랜지스터(Q3)(Q4)의 소오스 및 드레인에 의해 데이터 라인(Data Line)(B/L)(B/L)과 결합하고, NMOS 트랜지스터(Q3)(Q4)의 게이트는 워드라인(Word Line)(W/L)에 접속된다.Each basic cell is an NMOS transistor (Q 3) (Q 4) the source and data lines by the drain of the (Data Line) in combination with (B / L) (B / L), and an NMOS transistor (Q 3) (Q 4) Is connected to a word line (W / L).
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
제2도는 종래의 반도체 소자의 제조공정 단면도에 관한 것으로, 예를들어 PMOS 박막트랜지스터(Q5)를 부하로 사용하는 NMOS 트랜지스터(Q1)을 나타낸 것이다.2 is a cross-sectional view of a conventional semiconductor device manufacturing process. For example, an NMOS transistor Q 1 using a PMOS thin film transistor Q 5 as a load is shown.
제2도(a)는 종래의 NMOS 트랜지스터(Q1)의 제조 방법을 나타낸 것으로, 필드 산화막(12)에 의해 활성화 영역과 소자분리 영역으로 분리된 반도체 기판(11)상에 게이트 절연막(13), 게이트 전극(14) 및 절연막(15)을 차례로 형성하고 소오스 및 드레인 영역을 형성하기 위한 저농도의 N형 불순물 이온 주입을 하여 저농도의 소오스 및 드레인 영역(N-)으로 이루어진 NMOS 트랜지스터를 형성한후, 상기 게이트 전극(14)은 측벽 산화막(16)에 의해 절연시킨다.2 shows a conventional NMOS transistor QOne) Shows the manufacturing method, Forming the gate insulating film 13, the gate electrode 14, and the insulating film 15 in order on the semiconductor substrate 11 separated by the field oxide film 12 into the active region and the device isolation region, and forming source and drain regions. Low concentration source and drain regions by implanting low concentration N-type impurity ions-After the NMOS transistor is formed of the gate electrode 14, the gate electrode 14 is insulated by the sidewall oxide layer 16.
이어서, 고농도의 N형 불순물 이온을 주입하여 고농도의 소오스 및 드레인 영역(N+)을 형성함으로써, 각각의 NMOS 트랜지스터(Q1)가 완성된다. Subsequently, each NMOS transistor Q 1 is completed by implanting a high concentration of N-type impurity ions to form a high concentration of source and drain regions N + .
제2도(b)는 종래의 PMOS 박막트랜지스터(Q5) 제조방법을 나타낸 것으로써, 절연기판(21)상에 게이트 전극(22), 게이트 절연막(23)이 차례로 형성되고, 상기 전면에 채널용 폴리실리콘을 증착한 뒤, 감광막을 도포하여 노광 및 현상공정으로 채널영역이 마스킹된다.FIG. 2 (b) is the prior of the PMOS thin film transistor (Q 5) written by showing the manufacturing method, the gate electrode 22, gate insulating film 23 on the insulating substrate 21 is formed, in turn, channels the front After depositing the polysilicon for coating, the photosensitive film is coated to mask the channel region in the exposure and development processes.
이때, 소오스 영역(24a)은 게이트 전극(22)과 오버랩되고, 드레인 영역(24b)은 옵셋이 된다.At this time, the source region 24a overlaps the gate electrode 22, and the drain region 24b is offset.
상기와 같이 감광막에 의해 마스킹된 채널영역(24c)을 제외한 소오스 및 드레인 영역(24a)(24b)에 P형 불순물 이온을 주입하여 소오스 및 드레인 영역(24a)(24b)이 형성됨으로써,각각의 PMOS 박막트랜지스터(Q5)가 완성된다.P-type impurity ions are implanted into the source and drain regions 24a and 24b except for the channel region 24c masked by the photosensitive film as described above, thereby forming the source and drain regions 24a and 24b, respectively. The thin film transistor Q 5 is completed.
그러나 상기와 같은 종래의 반도체 소자의 제조 방법은 다음과 같은 문제가 있었다.However, the conventional method of manufacturing a semiconductor device as described above has the following problems.
첫째, PMOS 박막트랜지스터는 감광막 공정으로 채널 영역을 정의함과 공시에 옵셋영역을 정의함으로써, 공정이 복잡하고 재현성이 어려우며 정렬정도에 따라 오프전류의 변화가 심하기 때문에 박막트랜지스터의 신뢰성에 어려움이 있다.First, in PMOS thin film transistors, the channel region is defined by the photoresist process and the offset region is defined at the time of disclosure. Therefore, the reliability of the thin film transistor is difficult because the process is complicated, the reproducibility is difficult, and the off current varies depending on the degree of alignment.
둘째, PMOS 박막트랜지스터(Q5)를 부하로 사용하는 NMOS 트랜지스터(Q5)는 각각 PMOS 박막트랜지스터(Q5)와 NMOS 트랜지스터(Q1)을 형성해야 하므로 공정이 복잡하다.Second, the NMOS transistor Q 5 using the PMOS thin film transistor Q 5 as a load has to form a PMOS thin film transistor Q 5 and an NMOS transistor Q 1, respectively, which is a complicated process.
본 발명은 이와 같은 문제점을 해격하기 위하여 안출한 것으로써 PMOS 박막트랜지스터를 부하로 사용하는 NMOS 트랜지스터의 게이트 전극 종축에 PMOS 박막트랜지스터를 형성하여, 하나의 게이트 전극을 공유함으로써 신뢰성을 높이며 공정을 용이하게 하는데 그 목적이 있다.In order to solve such a problem, the present invention is to form a PMOS thin film transistor on the vertical axis of the gate electrode of an NMOS transistor using a PMOS thin film transistor as a load, thereby increasing reliability and facilitating the process by sharing one gate electrode. Its purpose is to.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구조는 반도체 기판;상기 반도체 기판상에 형성되는 제1절연막;상기 제1절연막상에 형성되는 게이트 전극과 제2절연막;상기 게이트전극 양측에 형성되는 제1도전형 제1불순물 영역;상기 게이트전극 측벽과 반도체 기판상에 형성되는 제3절연막;상기 게이트전극 종축 양단의 제2절연막상과 상기 게이트 전극 종축 중앙측벽의 제3절연막상에 형성되는 반도체층;상기 게이트 전극 종축 양단 반도체층에 형성되는 제2도전형 불순물 영역;필드 산화막을 제외한 전면에 형성되는 제4절연막;상기 제3절연막 양측에 형성되는 제1도전형 제2불순물 영역을 포함하여 구성됨을 특징으로 하고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 제1절연막을 형성하고 제1절연막상에 게이트 전극과 제2절연막을 형성하는 공정과,상기 게이트 전극 양측에 제1도전형 제1불순물 영역을 형성하는 공정과,상기 게이트 전극 측벽과 반도체 기판상에 제3절연막을 형성하는 공정과,상기 게이트 전극 종축 양단의 제2절연막상과 상기 게이트 전극 종축 중앙측벽의 제3절연막상에 반도체층을 형성하는 공정과,상기 게이트 전극 종축 양단의 반도체층상에 제2도전형 불순물 영역을 형성하는 공정과,필드산화막을 제외한 전면에 제4절연막을 형성하는 공정과,상기 제3절연막 양측에 제1도전형 제2불순물 영역을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.The semiconductor device structure of the present invention for achieving the above object is a semiconductor substrate; a first insulating film formed on the semiconductor substrate; a gate electrode and a second insulating film formed on the first insulating film; formed on both sides of the gate electrode A first insulating layer formed on the gate electrode sidewall and the semiconductor substrate; a second insulating layer formed on both ends of the gate electrode vertical axis; and a third insulating layer formed on the center sidewall of the gate electrode vertical axis. A second conductive impurity region formed in the semiconductor layer at both ends of the gate electrode longitudinal axis; a fourth insulating layer formed on the entire surface except for the field oxide layer; and a first conductive second impurity region formed on both sides of the third insulating layer; In the semiconductor device manufacturing method of the present invention, a first insulating film is formed on a semiconductor substrate, and a gate electrode and a second section are formed on the first insulating film. Forming a film, forming a first conductive impurity region on both sides of the gate electrode, forming a third insulating film on the sidewall of the gate electrode and the semiconductor substrate, and forming a third insulating film on both sides of the gate electrode longitudinal axis. Forming a semiconductor layer on the second insulating film and on the third insulating film on the central sidewall of the gate electrode longitudinal axis; forming a second conductive impurity region on the semiconductor layer across the gate electrode longitudinal axis; And forming a first conductive type second impurity region on both sides of the third insulating film.
상기와 같은 본 발명의 반도체 소자의 구조 및 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The structure and manufacturing method of the semiconductor device of the present invention as described above will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 반도체 소자의 구조사시도이다.3 is a structural perspective view of a semiconductor device of the present invention.
본 발명의 반도체 소자의 구조는 제3도와 같이 필드 산화막(32)에 의해 활성 영역과 소자 분리 영역으로 분리된 반도체 기판(31)상에 제1절연막(33)이 형성되고, 상기 게이트 전극(34) 측벽과 반도체 기판(31)상에 제3절연막(36)이 형성된다.In the structure of the semiconductor device of the present invention, as shown in FIG. 3, a first insulating film 33 is formed on a semiconductor substrate 31 separated by an active region and an element isolation region by a field oxide film 32, and the gate electrode 34 is formed. The third insulating layer 36 is formed on the sidewalls and the semiconductor substrate 31.
상기 게이트 전극(34) 종축 양단의 제2절연막(35)상과 게이트 전극(34) 종축 측벽의 제3절연막(36)상에 반도체층(37)이 형성되고, 상기 게이트 전극(34) 종축 양단의 반도체층(37)에 제2도전형 불순물 영역(41)이 형성되고, 필드 산화막(32)을 제외한 전면에 제4절연막(38)이 형성되고, 상기 제3절연막(36) 양측에 제1도전형 제2불순물 영역(40)이 형성되는 구조를 갖는다.The semiconductor layer 37 is formed on the second insulating film 35 on both ends of the longitudinal axis of the gate electrode 34 and on the third insulating film 36 on the sidewall of the longitudinal axis of the gate electrode 34, and both ends of the vertical axis of the gate electrode 34 are formed. The second conductive impurity region 41 is formed in the semiconductor layer 37 of the semiconductor layer 37, and a fourth insulating film 38 is formed on the entire surface except the field oxide film 32, and the first insulating film 36 is formed on both sides of the third insulating film 36. The conductive second impurity region 40 is formed.
이와 같은 구조를 갖는 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.Referring to the manufacturing method of the semiconductor device of the present invention having such a structure as follows.
제4도는 본 발명의 반도체 소자의 제조공정 사시도이다.4 is a perspective view of the manufacturing process of the semiconductor device of the present invention.
제4도(a)와 같이, 필드 산화막(32)에 의해 활성영역과 소자분리 영역으로 분리된 반도체 기판(31)상에 제1절연막(33),게이트 전극(34) 및 제2절연막(35)을 차례로 형성한다.As shown in FIG. 4A, the first insulating film 33, the gate electrode 34, and the second insulating film 35 are formed on the semiconductor substrate 31 separated by the field oxide film 32 into the active region and the device isolation region. ) In turn.
그리고 NMOS 트랜지스터의 저농도의 소오스 및 드레인 영역을 형성하기 위해 저농도의 제1도전형 불순물 이온을 주입(Lightly Doped Drain:LDD)하여 상기 게이트 전극(34) 양측에 제1도전형 제1불순물 영역(39)을 형성한다.In order to form a low concentration source and drain region of the NMOS transistor, lightly doped drain (LDD) of low concentration is implanted (Lightly Doped Drain: LDD) to form a first conductivity type first impurity region 39 on both sides of the gate electrode 34. ).
제4도(b)와 같이, 상기 게이트 전극(34)측벽과 반도체 기판(31)상에 400Å~500Å 정도의 제3절연막(36)을 형성한후,필드 산화막(32)을 제외한 전면에 반도체층(37)을 형성한다.As shown in FIG. 4B, after forming the third insulating film 36 on the sidewalls of the gate electrode 34 and the semiconductor substrate 31, the third insulating film 36 having a thickness of about 400 kV to 500 kV is formed. Form layer 37.
이때, 제3절연막(36)은 게이트 절연막용으로 열산화막을 사용하고 반도체층(37)은 폴리 실리콘을 사용한다.In this case, the third insulating film 36 uses a thermal oxide film for the gate insulating film and the semiconductor layer 37 uses polysilicon.
제4도(c)와 같이, 전면에 감광막을 도포하고 상기 게이트전극(34) 종축 양단의 반도체층(37)상에만 남도록 감광막을 패터닝한다.As shown in FIG. 4C, a photosensitive film is coated on the entire surface, and the photosensitive film is patterned so as to remain only on the semiconductor layer 37 at both ends of the longitudinal axis of the gate electrode 34.
제4도(d)와 같이, 상기 패터닝된 감광막을 마스크로 이용하여 반도체층(37)을 이방성 식각하고 반도체 기판(31)상의 제3절연막(36)을 제거하기 위해 오버에칭(Over Etching)한다.As shown in FIG. 4 (d), the semiconductor layer 37 is anisotropically etched using the patterned photosensitive film as a mask and overetched to remove the third insulating layer 36 on the semiconductor substrate 31. .
이때, 반도체층(37)은 상기 게이트전극(34) 종축 양단의 제2절연막(35)상과 상기 게이트전극(34) 종축 중앙측벽의 제3절연막(36)상에 잔류된다.At this time, the semiconductor layer 37 remains on the second insulating film 35 on both ends of the longitudinal axis of the gate electrode 34 and on the third insulating film 36 on the central side wall of the vertical axis of the gate electrode 34.
제4도(e)와 같이, 전면에 감광막을 도포하고 상기 게이트전극(34) 종축 양단의반도체층(37)을 제외하고 감광막을 패터닝한다.As shown in FIG. 4E, a photosensitive film is coated on the entire surface and the photosensitive film is patterned except for the semiconductor layer 37 at both ends of the longitudinal axis of the gate electrode 34.
제4도(f)와 같이, 상기 패터닝된 감광막을 마스크로 이용하여 PMOS 박막트랜지스터의 소오스 및 드레인 영역을 형성하기 위해 전면에 제2도전형 불순물 이온을 주입하여 제2도전형 불순물 영역(41)을 형성한다.As shown in FIG. 4 (f), the second conductive impurity region 41 is implanted by implanting second conductive impurity ions into the entire surface of the PMOS thin film transistor to form the source and drain regions of the PMOS thin film transistor using the patterned photoresist as a mask. To form.
제4도(g)와 같이 필드 산화막(32)을 제외한 전면에 100Å200Å정도의 제4절연막(38)을 형성한다.As shown in FIG. 4 (g), a fourth insulating film 38 having a thickness of about 100 Å 200 Å is formed on the entire surface except for the field oxide film 32.
상기 제4절연막(38)은 NMOS 트랜지스터의 소오스 및 드레인 영역에 이온주입시 버퍼(Buffer)역할을 하고 PMOS 박막트랜지스터의 측벽에 고농도의 N형 불순물 이온(As+)이 주입되는 것을 방지하는 역할을 한다.The fourth insulating layer 38 acts as a buffer for ion implantation into the source and drain regions of the NMOS transistor and prevents high concentrations of N-type impurity ions (As + ) from being injected into the sidewalls of the PMOS thin film transistor. do.
제4도(h)와 같이, 전면에 감광막을 도포하고 PMOS 트랜지스터 영역에만 남도록 감광막을 패터닝한다.As shown in FIG. 4 (h), a photoresist film is coated on the entire surface and the photoresist film is patterned so as to remain only in the PMOS transistor region.
제4도(i)와 같이 상기 패터닝된 감광막을 마스크로 이용하여 고농도의 제1도전형 불순물 이온을 주입하여 상기 제3절연막(36) 양측에 제1도전형 제2불순물 영역(40)을 형성하여 완성한다.A first conductive type impurity region 40 is formed on both sides of the third insulating layer 36 by implanting a high concentration of first conductive type impurity ions using the patterned photoresist as a mask as shown in FIG. To complete.
이와 같은 본 발명의 실시예에서 제1도전형 불순물 이온으로 N형 불순물을 사용하고, 제2도전형 불순물 이온으로는 P형 불순물을 사용한다.In this embodiment of the present invention, N-type impurities are used as the first conductivity type impurity ions, and P-type impurities are used as the second conductivity type impurity ions.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 구조 및 제조 방법에 있어서는 다음과 같은 효과가 있다.As described above, the structure and the manufacturing method of the semiconductor device of the present invention have the following effects.
PMOS 박막트랜지스터를 부하로 사용하는 NMOS 트랜지스터의 게이트전극 종축에 PMOS 박막트랜지스터를 형성하여 하나의 게이트 전극을 공유함으로써 신뢰성을 높이며 공정을 용이하게 한다.PMOS thin film transistors are formed on the vertical axis of the gate electrode of an NMOS transistor using a PMOS thin film transistor as a load, thereby increasing reliability and facilitating the process by sharing one gate electrode.
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| KR1019950029893A KR0172845B1 (en) | 1995-09-13 | 1995-09-13 | Structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950029893A KR0172845B1 (en) | 1995-09-13 | 1995-09-13 | Structure of semiconductor device |
Publications (2)
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|---|---|
| KR970018610A KR970018610A (en) | 1997-04-30 |
| KR0172845B1 true KR0172845B1 (en) | 1999-02-01 |
Family
ID=19426718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950029893A KR0172845B1 (en) | 1995-09-13 | 1995-09-13 | Structure of semiconductor device |
Country Status (1)
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|---|---|
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-
1995
- 1995-09-13 KR KR1019950029893A patent/KR0172845B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018610A (en) | 1997-04-30 |
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