KR0172432B1 - Semiconductor memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 전기적 퓨우즈 컷팅 모드를 가지는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device having an electrical fuse cutting mode.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은 전기적 퓨우즈를 짜르는 모드(Mode)로 진입하면 승압 전압을 만드는 회로의 동작을 막은 다음 퓨우즈를 짜르고, 전기적 퓨우즈를 짜르는 모드를 빠져 나오면서 승압 전압을 만드는 회로를 동작시킴으로 트랜지스터의 펀치 스로우 전압(punch through voltage) 또는 접합 항복 전압(Junction breakdown voltage)정도의 고전압이 반도체 메모리 장치에 인가되는 것을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.The present invention prevents the operation of the circuit for generating the boosted voltage when entering the mode for cutting the electric fuse and then squeezes the fuse, and operates the circuit for generating the boosted voltage while exiting the mode for cutting the electric fuse. The present invention provides a semiconductor memory device capable of preventing a high voltage, such as a punch through voltage or a junction breakdown voltage, from being applied to a semiconductor memory device.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은 전기적 퓨우즈 컷팅 모드를 가지는 반도체 메모리 장치에 있어서, 레지스터와, 퓨우즈 컷트 디코더와, 승압 전압 발생기와, 상기 전기적 퓨우즈 컷팅 모드 인에이블 신호 및 퓨우즈 컷트 선택신호에 응답하여 마스터 외부 전원전압이 특정 전압 이상으로 높아지는 경우, 칩 내부에 있는 상기 승압 전압 발생기를 디세이블시켜서, 높은 전압에 의해 신뢰도가 떨어지는 것을 방지할 수 있는 전기적 퓨우즈로 구성된 퓨우즈수단을 가진다.The present invention relates to a semiconductor memory device having an electrical fuse cutting mode, comprising: a resistor, a fuse cut decoder, a boosted voltage generator, an electrical fuse cutting mode enable signal, and a fuse cut selection signal in response to an external signal of a master; When the power supply voltage rises above a certain voltage, it has a fuse means composed of electrical fuses that can disable the boosted voltage generator inside the chip, thereby preventing the reliability from being degraded by the high voltage.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 메모리 장치에 적합하게 사용된다.It is suitably used for semiconductor memory devices.
Description
제1도는 종래기술에 따른 전기적 퓨우즈 컷팅 모드에서의 동작 타이밍도.1 is an operation timing diagram in the electrical fuse cutting mode according to the prior art.
제2도는 본 발명에 따른 전기적 퓨우즈 컷팅 모드의 구성 블럭도.2 is a block diagram of an electric fuse cutting mode according to the present invention.
제3도는 제2도의 전기적 퓨우즈를 구비한 내부회로의 구체적인 회로도.3 is a specific circuit diagram of an internal circuit having the electrical fuse of FIG.
제4도는 제2도의 승압 전압 발생기의 구성 블럭도.4 is a block diagram illustrating a configuration of the boosted voltage generator of FIG.
제5도는 본 발명에 따른 전기적 퓨우즈 컷팅 모드에서의 동작 타이밍도.5 is an operation timing diagram in the electrical fuse cutting mode according to the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적 퓨우즈 컷팅시 신뢰도를 향상시키기 위한 전기적 퓨우즈 컷팅회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an electrical fuse cutting circuit for improving reliability during electrical fuse cutting.
일반적으로, 전기적 퓨우즈(electrical fuse)를 사용하는 장치에서, 퓨우즈 컷팅(Fuse cutting)을 위하여 동작 전압(operating voltage)(3.3V)보다 높은 고전압(6V)가 퓨우즈에 흐르는 강한 전류에 의해 전기적으로 퓨우즈가 절단된다.In general, in a device using an electrical fuse, a high voltage (6V) higher than the operating voltage (3.3V) is caused by a strong current flowing through the fuse for fuse cutting. The fuse is cut electrically.
제1도는 종래기술에 따른 전기적 퓨우즈 컷팅 모드에서의 동작 타이밍도이다. 제1도를 참조하면, 퓨우즈 컷팅 시간동안 고전압이 반도체 메모리 장치의 전원(power)에 인가되고 승압 전압(Boosting voltage)를 만드는 회로들은 이때 상당히 높은 전압(9V)을 만들어 내어 트랜지스터(Transistor) 및 접합(junction) 부분에 타격을 주어 반도체 메모리 장치의 신뢰성을 떨어뜨린다.1 is an operation timing diagram in the electrical fuse cutting mode according to the prior art. Referring to FIG. 1, circuits in which a high voltage is applied to a power supply of a semiconductor memory device and a boosting voltage is generated during a fuse cutting time, at which time a high voltage (9V) is generated to produce a transistor and a transistor. The junction portion is hit, which lowers the reliability of the semiconductor memory device.
따라서, 본 발명의 목적은 전기적 퓨우즈를 짜르는 모드(Mode)로 진입하면 승압 전압을 만드는 회로의 동작을 막은 다음 퓨우즈를 짜르고, 전기적 퓨우즈를 짜르는 모드를 빠져 나오면서 승압 전압을 만드는 회로를 동작시킴으로 트랜지스터의 펀치 스로우 전압(punch through voltage) 또는 접합 항복 전압(Junction breakdown voltage)정도의 고전압이 반도체 메모리 장치에 인가되는 것을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to prevent the operation of the circuit to make the boost voltage when entering the mode to squeeze the electrical fuse and then squeeze the fuse, the circuit to make the boosted voltage while exiting the mode of squeezing the electrical fuse The present invention provides a semiconductor memory device capable of preventing a high voltage, such as a punch through voltage or a junction breakdown voltage, of a transistor from being applied to a semiconductor memory device.
본 발명의 다른 목적은 전기적 퓨우즈를 사용하는 반도체 메모리 장치에서 퓨우즈 컷팅시 고전압(6V) 인가 때 승압 전압(9V)이 트랜지스터의 펀치 스로우 전압 또는 접합 항복 전압 정도가 되어 반도체 메모리 장치의 신뢰성을 떨어뜨리는 것을 막기 위해 퓨우즈 컷팅으로 들어가는 마스터 신호(Master signal : FCE)로 승압 전압 발생기(Boosting voltage generator)를 디세이블(Disable)시킴으로써 반도체 메모리 장치의 신뢰도(reliability)를 개선하기 위한 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to increase the reliability of the semiconductor memory device by increasing the boost voltage (9V) to the punch-throw voltage or the junction breakdown voltage of the transistor when the high voltage (6V) is applied during the fuse cutting in the semiconductor memory device using the electric fuse. To prevent the dropping of the semiconductor memory device to improve the reliability of the semiconductor memory device by disabling the boosting voltage generator (Master signal: FCE) into the fuse cutting to prevent falling In providing.
상기한 목적들을 달성하기 위한 기술적 사상은, 전기적 퓨우즈 컷팅 모드를 가지는 반도체 메모리 장치에 있어서, 퓨우즈 컷트 제어신호에 응답하여 상기 전기적 퓨우즈 컷팅 모드가 인에이블 되었다는 정보를 주기 위한 레지스터와, 퓨우즈 선택 입력에 응답하여 퓨우즈 컷트 어드레스를 해독하기 위한 퓨우즈 컷트 디코더와, 상기 레지스터의 출력신호인 퓨우즈 컷팅 모드 인에이블 신호를 입력으로 하여 소정의 승압된 레벨의 전압을 발생시키는 승압 전압 발생기와, 상기 퓨우즈 컷팅 모드 인에이블 신호 및 퓨우즈 컷트 선택신호에 응답하여 마스터 외부전원전압이 특정 전압 이상으로 높아지는 경우, 칩 내부에 있는 상기 승압 전압 발생기를 디세이블시켜서, 높은 전압에 의해 신뢰도가 떨어지는 것을 방지할 수 있는 전기적 퓨우즈로 구성된 퓨우즈수단을 가지는데 있다.The technical idea to achieve the above object is, in a semiconductor memory device having an electric fuse cutting mode, a register for giving information that the electric fuse cutting mode is enabled in response to a fuse cut control signal, A fuse cut decoder for decoding a fuse cut address in response to a wood select input, and a boost voltage generator configured to generate a voltage of a predetermined boosted level by inputting a fuse cut mode enable signal that is an output signal of the register; And, when the master external power supply voltage becomes higher than a specific voltage in response to the fuse cut mode enable signal and the fuse cut select signal, disables the boosted voltage generator inside the chip, thereby increasing reliability by a high voltage. Fuse composed of electrical fuse to prevent falling It may have the means.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.
도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the drawings represent like reference numerals wherever possible.
제2도는 본 발명에 따른 전기적 퓨우즈 컷팅 모드의 구성 블럭도이다. 제2도를 참조하면, 구성은 퓨우즈 컷트 입력모드 제어신호를 입력으로 하는 레지스터 100과, 퓨우즈 선택 입력신호를 입력으로 하는 퓨우즈 컷트 디코더 200과, 상기 레지스터 100의 출력신호인 마스터 신호 예를 들면 퓨우즈 컷트 인에이블 신호 FCE를 입력으로 하는 승압 전압 발생기 300과, 상기 퓨우즈 컷트 디코더 200의 출력신호 선택 0∼선택 n을 각각 입력으로 하며 또한 상기 레지스터 100의 출력단과 입력단이 접속되어 퓨우즈 컷트 디코더 FCE를 입력으로 하는 퓨우즈 0(400)∼퓨우즈 n(900)으로 구성되어 있다. 동작설명은 후술될 제5도에서 설명하기로 한다.2 is a block diagram of the electric fuse cutting mode according to the present invention. Referring to FIG. 2, the configuration includes a register 100 for inputting a fuse cut input mode control signal, a fuse cut decoder 200 for inputting a fuse select input signal, and a master signal example that is an output signal of the register 100. For example, a boosted voltage generator 300 having a fuse cut enable signal FCE as an input and an output signal selection 0 to selection n of the fuse cut decoder 200 are respectively input, and an output terminal and an input terminal of the register 100 are connected to each other. It consists of fuses 0 (400) to fuse n (900) which take the wood cut decoder FCE as an input. Operation will be described in FIG. 5 to be described later.
제3도는 제2도의 전기적 퓨우즈를 구비한 내부회로의 구체적인 회로도이다. 제3도를 참조하면, 퓨우즈 컷트 디코더에서의 출력신호 선택 n 및 퓨우즈 컷트 인에이블 신호 FCE를 두 입력으로 하여 논리곱하는 낸드 게이트(NAND Gate) 10과, 상기 낸드 게이트 10의 출력단과 입력단이 접속되어 반전신호를 출력하는 인버터 3과, 외부전원전압 VEXT 단자와 접지전압 VSS 단자사이에 접속되어, 상기 접지전압 VSS를 게이트 입력으로 하는 피모오스 트랜지스터 20과 일측이 상기 피모오스 트랜지스터 20의 드레인(Drain)에 접속되어 직렬접속된 전기적 퓨우즈 100과, 상기 인버터 3의 출력단에 게이트 입력단이 접속되고 드레인이 전기적 퓨우즈 100의 일측에 접속되며 소오스단이 접지전압 VSS 단자에 접속되는 엔모오스 트랜지스터 30과, 상기 전기적 퓨우즈 100의 일측과 상기 엔모오스 트랜지스터 30의 드레인단이 접속되는 노드와 드레인이 접속되는 엔모오스 트랜지스터 40과, 상기 엔모오스 트랜지스터 40의 드레인단과 게이트 입력단사이에 접속되어 반전을 하기 위한 인버터 5로 구성되어 있다. 동작설명은 개별소자들의 동작이 이미 널리 공지된 사실이므로 설명을 생략하고 개괄적인 설명은 후술될 제5도의 동작타이밍도에서 설명하기로 한다.3 is a specific circuit diagram of an internal circuit having the electrical fuse of FIG. Referring to FIG. 3, a NAND gate 10 which is logically multiplied with two inputs of an output signal selection n and a fuse cut enable signal FCE in a fuse cut decoder, and an output terminal and an input terminal of the NAND gate 10 An inverter 3 connected to output an inverted signal, a PMOS transistor 20 connected between an external power supply voltage VEXT terminal and a ground voltage VSS terminal, and the ground voltage VSS serving as a gate input, and one side of the drain of the PMOS transistor 20 An electric fuse 100 connected in series with a drain, a gate input terminal connected to an output terminal of the inverter 3, a drain connected to one side of the electric fuse 100, and a source terminal connected to a ground voltage VSS terminal 30 And a node to which one side of the electrical fuse 100 and the drain terminal of the enMOS transistor 30 are connected and a drain are connected. Mohs is connected between the transistor 40, the transistor 40 yen Mohs drain end and input end of the gate is composed of the inverter 5 to the reverse. The operation description is a fact that the operation of the individual elements are already well known, so the description is omitted and a general description will be described in the operation timing diagram of FIG.
제4도는 제2도의 승압 전압 발생기의 구성 블럭도이다. 제4도를 참조하면, 승압 전압 발생기의 구성은 승압 전압 레벨 검출기 100과, 상기 승압 전압 레벨 검출기 100에 접속되어 상기 승압 전압 레벨 검출기 100의 출력단의 검출신호와 퓨우즈 컷트 인에이블 신호 FCE에 응답하여 발진된 신호를 출력하는 발진회로 200과, 상기 발진회로 200의 출력단과 입력단이 접속되어 상기 발진된 신호를 승압하기 위한 승압 펌프 300으로 구성되어 있다.4 is a block diagram illustrating a configuration of the boosted voltage generator of FIG. 2. Referring to FIG. 4, the configuration of the boosted voltage generator is connected to the boosted voltage level detector 100 and the boosted voltage level detector 100 to respond to the detection signal and the fuse cut enable signal FCE at the output terminal of the boosted voltage level detector 100. The oscillation circuit 200 is configured to output an oscillated signal, and the booster pump 300 for boosting the oscillated signal is connected to an output terminal and an input terminal of the oscillation circuit 200.
제5도는 본 발명에 따른 전기적 퓨우즈 컷팅 모드에서의 동작 타이밍도이다. 제2도, 제3도, 제4도를 참조하여 제5도를 설명하면, 퓨우즈 컷팅을 위한 모드로 들어가면서 퓨우즈 선택 입력이 들어가고 퓨우즈 컷팅 모드가 인에이블 되었다는 정보를 저장하는 레지스터(Resistor)의 출력인 퓨우즈 컷트 인에이블 신호가 논리 하이가 된다. 이때 상기 신호 FCE가 승압 전압을 만드는 회로를 디세이블(disable)시킨다. 이 후로 외부전원전압 VEXT를 6V로 인가시킨다. 정확한 퓨우즈 컷팅 시간의 제어를 위해 퓨우즈 컷팅 시간 제어신호 FCTC가 논리 하이가 되는 구간 동안만 상기 제2도의 퓨우즈 선택 디코더 200의 출력(선택 i, i=0∼n) 중 한 개가 논리하이로 인에이블되어 컷팅할 퓨우즈가 선택된다. 퓨우즈 컷팅 시간이 지나면 상기 신호 FCTC가 논리로우가 되어 선택 i(i=0∼n)가 모두 논리 로우가 된 후, 외부전원전압 VEXT를 동작 전압으로 낮춘 다음 다른 퓨우즈를 선택할 퓨우즈 선택 입력을 준 후, 상기 외부전원전압 VEXT를 6V로 인가하고, 상기 신호 FCTC를 짜르는 시간동안 논리하이로 다시 주어서 퓨우즈 컷팅을 계속 진행한다. 퓨우즈 컷팅이 진행되는 동안은 상기 신호 FCE가 논리하이이므로 승압 전압 회로가 동작하지 않는 상태를 유지하고 퓨우즈 컷팅이 모두 완료된 후 외부전원전압 VEXT가 동작 전압 레벨을 가진 후 퓨우즈 컷트 모드가 인에이블 되었다는 정보를 저장하는 레지스터의 출력인 퓨우즈 컷트 인에이블 신호 FCE를 다시 모드 셋팅(mode setting)을 하여 논리로우로 리세트(reset) 시키면 승압 전압 발생기가 다시 동작한다.5 is an operation timing diagram in the electrical fuse cutting mode according to the present invention. Referring to FIG. 5 with reference to FIGS. 2, 3, and 4, the register for storing the information that the fuse selection input is entered and the fuse cutting mode is enabled while entering the mode for fuse cutting. The fuse cut enable signal, which is the output of V1, becomes logic high. In this case, the signal FCE disables a circuit that creates a boosted voltage. After that, the external power supply voltage VEXT is applied to 6V. One of the outputs (selections i, i = 0 to n) of the fuse select decoder 200 of FIG. 2 is logic high only during a period in which the fuse cutting time control signal FCTC becomes logic high for accurate control of the fuse cutting time. The fuse is enabled and the fuse to be cut is selected. After the fuse cutting time has elapsed, the signal FCTC becomes logic low, and all selections i (i = 0 to n) become logic low. Then, the external power supply voltage VEXT is applied to 6V, and the fuse cutting is continued by giving the logic high again during the cutting time of the signal FCTC. During the fuse cutting, the signal FCE is logic high so that the boost voltage circuit remains inoperable, and after the fuse cutting is completed, the fuse cut mode is turned on after the external power supply voltage VEXT has the operating voltage level. When the fuse cut enable signal FCE, which is the output of the register that stores the enabled information, is reset to logic low by resetting the fuse mode, the boost voltage generator is operated again.
상기와 같이 퓨우즈 컷팅을 하면 전원에 동작 전압 이상의 높은 전압을 인가하여도 반도체 메모리 장치의 신뢰성이 나빠지지 않는 효과가 있다.As described above, when the fuse is cut, the reliability of the semiconductor memory device does not deteriorate even when a high voltage equal to or higher than an operating voltage is applied to the power supply.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.
Claims (2)
Priority Applications (1)
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| KR1019950043525A KR0172432B1 (en) | 1995-11-24 | 1995-11-24 | Semiconductor memory device |
Applications Claiming Priority (1)
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| KR1019950043525A KR0172432B1 (en) | 1995-11-24 | 1995-11-24 | Semiconductor memory device |
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Family Applications (1)
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| KR1019950043525A KR0172432B1 (en) | 1995-11-24 | 1995-11-24 | Semiconductor memory device |
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Also Published As
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| KR970029887A (en) | 1997-06-26 |
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