KR0172375B1 - Current sink circuit - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야;1. the technical field to which the invention described in the claims belongs;
바이 씨 모오스를 이용하여 큰 출력 임피던스와 낮은 포호 전압을 구현하기 위한 반도체 장치의 전류 싱크 회로에 관한 것이다.The present invention relates to a current sink circuit of a semiconductor device for implementing a large output impedance and a low trapping voltage using bi-CMOS.
2. 발명이 해결하려고 하는 기술적 과제;2. The technical problem to be solved by the invention;
큰 출력 임피던스를 가지기 위한 반도체 장치의 전류 싱크 회로를 제공함에 있다.The present invention provides a current sink circuit of a semiconductor device having a large output impedance.
3. 발명의 해결방법의 요지;3. Summary of the Solution of the Invention;
소오스가 전원전압에 연결되고 게이트는 입력신호가 수신되는 제1트랜지스터와, 소오스가 전원전압에 연결되고 게이트와 드레인이 쇼트된 제2트랜지스터와, 소오스는 전원전압에 연결되고 게이트는 상기 제2트랜지스터 게이트와 공통 연결되는 제3트랜지스터와, 소오스는 전원전압과 연결되고 게이트는 상기 제 2, 3트랜지스터의 게이트와 공통 연결되는 제 4트랜지스터와, 게이트는 상기 제4트랜지스터의 드레인과 연결되는 출력 트랜지스터와, 소오스는 상기 제4트랜지스터의 드레인과 상기 출력 트랜지스터의 게이트와 공통 연결되는 제 5트랜지스터와, 소오스는 상기 제2 트랜지스터의 드레인과 연결되고 게이트는 상기 출력 트랜지스터의 드레인과 연결되는 제 6트랜지스터로 이루어진 종속회로부와, 상기 종속회로부의 일단과 연결되고 상기 출력트랜지스터의 포화전압을 감소시키기 위한 싱크 트랜지스터를 포함하는 싱크수단을 가지는 것을 요지로 한다.A first transistor having a source connected to a power supply voltage and a gate receiving an input signal, a second transistor having a source connected to the power supply voltage, a gate and a drain shorted, a source connected to a power supply voltage, and a gate connected to the second transistor A third transistor commonly connected to a gate, a source connected to a power supply voltage, a gate connected to a fourth transistor commonly connected to the gates of the second and third transistors, and a gate connected to a drain of the fourth transistor; The source includes a fifth transistor connected in common with the drain of the fourth transistor and the gate of the output transistor, and the source includes a sixth transistor connected with the drain of the second transistor and the gate connected with the drain of the output transistor. And connected to one end of the subordinate circuit part and one end of the subordinate circuit part. It is essential to have a sink means including a sink transistor for reducing the saturation voltage of the transistor.
4. 발명의 중요한 용도;4. Significant use of the invention;
반도체 장치의 전류 싱크 회로에 적합하다.Suitable for current sink circuit of semiconductor device.
Description
제1도는 본 발명의 일실시예에 따른 전류 싱크 회로를 보인 도면.1 is a view showing a current sink circuit according to an embodiment of the present invention.
제2도는 종래의 기술 및 본 발명의 일실시예에 따른 전류 싱크 회로의 각기 파형을 비교한 도면.2 is a diagram comparing waveforms of the current sink circuit according to the prior art and the embodiment of the present invention.
본 발명은 반도체 장치에 있어서, 전류 싱크 회로에 관한 것으로, 특히 바이씨 모오스를 이용하여 큰 출력 임피던스와 낮은 포화 전압을 구현하기 위한 반도체 장치의 전류 싱크 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current sink circuit in a semiconductor device, and more particularly, to a current sink circuit in a semiconductor device for realizing a large output impedance and a low saturation voltage by using BCMOS.
일반적으로, 전류 싱크 회로는 바이폴라 전류 싱크 회로(bipolar current sink circuit)에서 모오스 전류 싱크 회로로의 전환 추세에 있는 실정이다. 이때, 하기의 식(1)과 같이, 상기 종래의 모오스 전류 싱크 회로의 저항을 증가시키기 위하여 리액턴스를증가시키면 되지만 기생 캐퍼시턴스의 증가를 가져와 상 여유(phase margin)와 출력 스윙 폭을 줄이게 하고, 이것은 포화전압(saturation voltage)의 증가를 초래하는 문제점이 발생한다.In general, current sink circuits are in a trend of switching from a bipolar current sink circuit to a MOS current sink circuit. At this time, as shown in Equation (1) below, the reactance may be increased to increase the resistance of the conventional MOS current sink circuit, but the parasitic capacitance is increased to reduce the phase margin and the output swing width. This causes a problem that causes an increase in saturation voltage.
즉, 종래의 모오스 전류 싱크 회로는 제1도의 트랜지스터들의 결합구조에서 본 발명에서 후술될 바이폴라 트랜지스터 대신에 모오스 트랜지스터를 모두 사용하는 구성을 가지는 바, 큰 출력 임피던스를 가지는 것이 어려웠고 낮은 포화 전압을 가지기 힘든 문제점이 있었다.That is, the conventional MOS current sink circuit has a configuration in which all of the MOS transistors are used instead of the bipolar transistors to be described later in the present invention in the coupling structure of the transistors of FIG. There was a problem.
따라서, 본 발명의 목적은 큰 출력 임피던스를 가지기 위한 반도체 장치의 전류 싱크 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a current sink circuit of a semiconductor device for having a large output impedance.
본 발명의 다른 목적은 낮은 포화 전압을 가지기 위한 반도체 장치의 전류 싱크 회로를 제공함에 있다.Another object of the present invention is to provide a current sink circuit of a semiconductor device for having a low saturation voltage.
상기한 바와같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 소오스가 전원전압에 연결되고 게이트는 입력신호가 수신되는 제1트랜지스터와, 소오스가 전원전압에 연결되고 게이트와 드레인이 쇼트된 제2트랜지스터와, 소오스는 전원전압에 연결되고 게이트는 상기 제 2트랜지스터 게이트와 공통 연결되는 제3트랜지스터와, 소오스는 전원전압과 연결되고 게이트는 상기 제2, 3트랜지스터의 게이트와 공통 연결되는 제 4트랜지스터와, 게이트는 상기 제 4트랜지스터의 드레인과 연결되는 출력 트랜지스터와, 소오스는 상기 제4트랜지스터의 드레인과 상기 출력 트랜지스터의 게이트와 공통 연결되는 제 5트랜지스터와, 소오스는 상기 제2트랜지스터의 드레인과 연결되고 게이트는 상기 출력 트랜지스터의 드레인과 연결되는 제6트랜지스터로 이루어진 종속회로부와, 상기 종속회로부의 일단과 연결되고 상기 출력트랜지스터의 포화전압을 감소시키기 위한 싱크 트랜지스터를 포함하는 싱크수단을 가지는 것을 특징으로 한다.According to the technical spirit of the present invention for achieving the above object, the first transistor is a source is connected to the power supply voltage, the gate is a first transistor, the source is connected to the power supply voltage, the gate and the drain is shorted; A second transistor having a second transistor, a source connected to a power supply voltage, and a gate connected to the second transistor gate in common; and a source connected to a power supply voltage and a gate connected to the gates of the second and third transistors in common; A transistor, a gate of which the output transistor is connected to the drain of the fourth transistor, a source of which is connected to the drain of the fourth transistor and the gate of the output transistor, a fifth transistor of which the source is a drain of the second transistor, A sixth transistor connected to the gate of the output transistor; And one end of the connection made dependent circuit and said slave circuit being characterized in that it contains the sink unit comprises a sink transistor to reduce the saturation voltage of the output transistor.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 일실시예에 따른 바이 씨모오스 전류 싱크 회로를 보인 도면을 도시한다.FIG. 1 shows a diagram of a bi-CMOS current sink circuit according to an embodiment of the present invention.
제1도를 참조하면, 소오스가 전원전압에 연결되고 게이트는 입력신호가 수신되는 엔형 트랜지스터 6과, 소오스가 전원전압에 연결되고 게이트와 드레인이 쇼트된 엔형 트랜지스터 14와, 소오스는 전원전압에 연결되고 게이트는 상기 엔형 트랜지스터 14의 게이트와 공통 연결되는 엔형 트랜지스터 16과, 소오스는 전원전압과 연결되고 게이트는 상기 엔형 트랜지스터 14, 16의 게이트와 공통 연결되는 엔형 트랜지스터 18과, 게이트는 상기 엔형 트랜지스터 18의 드레인과 연결되는 출력 트랜지스터 12와, 소오스는 상기 엔형 트랜지스터 18의 드레인과 상기 출력 트랜지스터 12의 게이트와 공통 연결되는 엔형 트랜지스터 10과, 소오스는 상기 엔형 트랜지스터 16의 드레인과 연결되고 게이트는 상기 출력 트랜지스터 12의 드레인과 연결되는 엔형 트랜지스터 8로 이루어진 종속회로부 200와, 컬렉터는 상기 입력신호를 수신하고 베이스는 상기 엔형 트랜지스터 6의 드레인과 연결되고 에미터는 접지전압 및 상기 엔형 트랜지스터 14, 8, 10의 드레인과 공통 연결되어 입력전류를 싱크하기 위한 바이폴라 트랜지스터 2와, 컬렉터는 상기 출력트랜지스터 12의 드레인과 연결되고 베이스는 상기 바이폴라 트랜지스터 2의 베이스와 연결되고 에미터는 상기 엔형 트랜지스터 14, 8, 10의 드레인 및 상기 바이폴라 트랜지스터 2의 에미터와 공통 연결되어 상기 출력 트랜지스터 12의 포화 전압을 감소시키기 위한 바이폴라 트랜지스터 4로 이루어진 싱크부 100를 가진다.Referring to FIG. 1, an N-type transistor 6 having a source connected to a power supply voltage and a gate receiving an input signal, an N-type transistor 14 having a source connected to the power supply voltage and a shorted gate and a drain, and a source connected to the power supply voltage And an N-type transistor 16 having a gate commonly connected to the gate of the N-type transistor 14, a source connected to a power supply voltage, a gate of the N-type transistor 18 commonly connected to the gates of the N-type transistors 14 and 16, and a gate of the N-type transistor 18 An output transistor 12 connected to a drain of the source transistor, a source connected to a drain of the N-type transistor 18 and a gate of the output transistor 12, and a source transistor 12 connected to a source of the N-type transistor 16, and a gate connected to the drain of the N-type transistor 16; N-type transistor 8 connected to the drain of 12 The dependent circuit unit 200 and the collector receive the input signal, the base is connected to the drain of the N-type transistor 6, and the emitter is commonly connected to the ground voltage and the drain of the N-type transistors 14, 8, and 10 to sink the input current. A bipolar transistor 2, a collector connected to the drain of the output transistor 12, a base connected to the base of the bipolar transistor 2, and an emitter connected in common with the drains of the N-type transistors 14, 8, 10 and the emitter of the bipolar transistor 2. And a sink 100 composed of bipolar transistor 4 for reducing the saturation voltage of the output transistor 12.
제2도는 종래의 기술과 본 발명의 일실시예에 따른 출력전압에 대응한 전류 싱크 회로의 파형을 비교한 도면이다. 여기서, 종래 기술은 제1도의 바이폴라 트랜지스터들 2, 4을 모오스 트랜지스터로 대체하여 구성한 것을 예를 든 것이다. 제1도 및 하기의 식을 참조하여 본 발명의 효과를 기술한다.2 is a view comparing waveforms of a current sink circuit corresponding to an output voltage according to an embodiment of the present invention with the related art. Here, the prior art is an example in which the bipolar transistors 2 and 4 in FIG. 1 are replaced with morph transistors. The effects of the present invention will be described with reference to FIG. 1 and the following equation.
여기서, 엔형 트랜지스터 12의 VDS12를 OV로 하기위해 W/L을 조정하면, VDS12=VMIN= 0.2V로 할수 있다.Here, if W / L is adjusted to make V DS12 of the N-type transistor 12 OV, V DS12 = V MIN = 0.2V.
즉, 엔형 모오스 트랜지스터로 이루어진 종래의 싱크부의 전압파형 400을 본 발명에서는 바이폴라 트랜지스터 2, 4로 대체한 파형 300으로서 출력 트랜지스터 12의 낮은 포화 전압 및 높은 임피던스를 보장할 수 있는 효과가 있다.That is, in the present invention, the voltage waveform 400 of the conventional sink portion formed of the N-type transistor is replaced with the bipolar transistors 2 and 4, and thus the low saturation voltage and the high impedance of the output transistor 12 can be guaranteed.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033099A KR0172375B1 (en) | 1995-09-29 | 1995-09-29 | Current sink circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033099A KR0172375B1 (en) | 1995-09-29 | 1995-09-29 | Current sink circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970017650A KR970017650A (en) | 1997-04-30 |
| KR0172375B1 true KR0172375B1 (en) | 1999-03-30 |
Family
ID=19428666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950033099A KR0172375B1 (en) | 1995-09-29 | 1995-09-29 | Current sink circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172375B1 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| US6674305B1 (en) * | 2002-07-08 | 2004-01-06 | Semiconductor Components Industries Llc | Method of forming a semiconductor device and structure therefor |
-
1995
- 1995-09-29 KR KR1019950033099A patent/KR0172375B1/en not_active IP Right Cessation
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|---|---|
| KR970017650A (en) | 1997-04-30 |
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