KR0172366B1 - Non-volatile semiconductor memory device - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야: 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로1. TECHNICAL FIELD The invention described in the claims belongs to: a method of reading and programming a nonvolatile semiconductor memory device and a circuit thereof
2. 발명이 해결하려고 하는 기술적 과제: 불휘발성 반도체 메모리의 메모리 셀에 저장된 데이터를 임의의 행에서 다른행으로 페이지 복사하고 이를 독출하는 경우에, 원래의 데이터의 논리상태를 반전시킴없이 독출할 수 있는 회로 및 방법을 제공한다.2. The technical problem to be solved by the invention: In the case of page copying and reading data stored in a memory cell of a nonvolatile semiconductor memory from one row to another, it is possible to read without inverting the logic state of the original data. It provides a circuit and method that can be.
3. 발명의 해결방법의 요지: 전기적으로 소거 및 프로그램이 가능한 NAND셀형 플래쉬 메모리 장치는, 메인 셀 어레이가 로우 및 컬럼의 매트릭스로 구성되며, 데이터 리드시에 한 행의 셀 데이터를 일괄적으로 판독하고 일시 저장하며 프로그램시에 입력 데이터를 저장하는 데이터 판독저장수단을 가지며, 임의의 행 데이터를 다른 임의의 행으로 이동하는 경우에 상기 데이터 판독저장수단에 저장된 데이터를 외부로의 출력없이 반전하여 저장하고 이를 외부로 독출시 다시 반전시켜 출력하는 수단을 가짐을 특징으로 한다.3. Summary of Solution of the Invention: An electrically erasable and programmable NAND cell flash memory device has a main cell array composed of a matrix of rows and columns, and reads a row of cell data in a batch when data is read. And data storage means for temporarily storing the data and storing the input data at the time of programming, and inverting and storing the data stored in the data reading storage means without output to the outside when moving any row data to another arbitrary row. And it is characterized in that it has a means for inverting and outputting again when reading to the outside.
4. 발명의 중요한 용도: 반도체 메모리의 페이지 복사에 적합하게 사용된다.4. Important use of the invention: It is suitably used for copying pages of semiconductor memory.
Description
제1도는 종래기술의 페이지 복사를 설명하기 위해 제시된 블록도.1 is a block diagram presented to illustrate prior art page copying.
제2도는 제1도에 따른 페이지 복사에 관련된 동작 타이밍도.2 is an operation timing diagram related to page copying according to FIG.
제3도는 또다른 종래기술의 페이지 복사를 설명하기 위해 제시된 블록도.3 is a block diagram presented to illustrate another prior art page copy.
제4도는 본 발명에 따른 페이지 복사를 설명하기 위해 제시된 블록도.4 is a block diagram presented to illustrate page copying in accordance with the present invention.
제5도는 본 발명에 적용되는 페이지 버퍼의 세부회로도.5 is a detailed circuit diagram of a page buffer according to the present invention.
제6도는 제5도에 따른 페이지 버퍼의 독출 타이밍도.6 is a timing diagram of reading a page buffer according to FIG. 5;
제7도는 제5도에 따른 페이지 버퍼의 프로그램 타이밍도.7 is a program timing diagram of a page buffer according to FIG.
제8도는 본 발명에 따른 노말 프로그램된 페이지에서의 복사 프로그램을 설명하기 위해 제시된 블록도.8 is a block diagram presented to illustrate a copy program in a normal programmed page according to the present invention.
제9도는 본 발명에 따른 페이지 복사 프로그램된 페이지에서의 복사 프로그램을 설명하기 위해 제시된 블록도.9 is a block diagram presented to explain a copy program in a page copy programmed page according to the present invention.
제10도는 본 발명에 따른 노말 프로그램된 페이지의 독출 동작도.10 is a read operation of a normal programmed page according to the present invention.
제11도는 본 발명에 따른 페이지복사 프로그램된 페이지의 독출 동작도.11 is a read operation of a page copy programmed page according to the present invention.
제12도는 본 발명에 적용되는 노말 페이지프로그램시 외부입력 동작타이밍도.12 is a timing diagram of external input operation during normal page programming according to the present invention.
제13도는 본 발명에 따른 페이지복사 프로그램시 외부입력 동작타이밍도.13 is a timing diagram of external input operation during a page copy program according to the present invention.
본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리장치에 관한 것으로 특히, 낸드타입 플래쉬 메모리의 독출 및 프로그램 방법과 그에 따른 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically erasable and programmable nonvolatile semiconductor memory device, and more particularly, to a method of reading and programming a NAND type flash memory and a circuit thereof.
최근에 불휘발성 반도체 메모리는 고밀도로 집적되는 추세에 있고 동시에 그 성능 및 동작 속도 또한 향상되고 있는 실정이다. 통상적으로, EEPROM등과 같은 불휘발성 반도체 메모리는 플로우팅 게이트, 제어케이트, 소스 및 드레인을 가지는 모오스 트랜지스터를 메모리셀로서 사용하고 있다. 다수의 메모리 셀은 행과 열의 매트릭스 형으로 배열되며 동일행들에 배열된 메모리셀들의 제어게이트들은 다수의 워드라인과 접속되어 있고 동일열들에 배열된 메모리셀들의 드레인들은 다수의 비트라인과 연결되어 있다. 따라서, 상기 메모리셀들은 상기 다수의 워드라인들과 비트라인들에 연결되어 메모리셀 어레이를 구성한다.In recent years, nonvolatile semiconductor memories have been integrated with high density, and their performance and operation speed have also been improved. In general, a nonvolatile semiconductor memory such as an EEPROM uses a MOS transistor having a floating gate, a control gate, a source, and a drain as a memory cell. A plurality of memory cells are arranged in a matrix of rows and columns, control gates of memory cells arranged in the same rows are connected to a plurality of word lines, and drains of memory cells arranged in the same columns are connected to a plurality of bit lines. It is. Accordingly, the memory cells are connected to the plurality of word lines and bit lines to form a memory cell array.
이러한 불휘발성 반도체 메모리에서, 동작속도를 향상하기 위하여 다수의 워드라인들 중 하나의 선택된 워드라인과 접속된 모든 메모리셀들에 저장된 데이터를 상기 다수의 비트라인을 통하여 일시에 독출하는데, 이를 본 분야에서는 페이지 독출(리드) 동작이라 칭하고 있다. 상기 다수의 비트라인들 상의 독출 데이터는 페이지 버퍼라 불리우는 데이터 래치들에 일시적으로 저장된다. 한편 기입(라이트) 즉, 프로그램 동작은 데이터 입출력 패드 또는 단자를 통하여 인가되는 데이터를 상기 페이지 버퍼에 순차적으로 저장한 후, 그 저장된 데이터를 하나의 선택된 워드라인에 접속된 메모리셀들로 일시에 프로그램하는 것에 의해 행해진다. 그러한 프로그램 동작은 페이지 프로그램 동작이라 불리운다.In such a nonvolatile semiconductor memory, data stored in all memory cells connected to one selected word line of a plurality of word lines is read at a time through the plurality of bit lines to improve an operation speed. In the following description, it is called a page read (read) operation. Read data on the plurality of bit lines is temporarily stored in data latches called page buffers. On the other hand, the write (write), that is, the program operation sequentially stores data applied through a data input / output pad or a terminal in the page buffer, and then temporarily stores the stored data into memory cells connected to one selected word line. It is done by doing. Such program operation is called page program operation.
본 분야에서 보다 상세한 페이지 독출 동작과 페이지 프로그램 동작은 1994년 8월 19일자로 공개된 대한민국 공개특허번호 94-18870호에 개시되어있다. 페이지 독출 및 페이지 프로그램(기입) 동작은 응용측면에 있어서, 메모리셀에 저장되어 있는 임의의 행 데이터를 임의의 다른 행으로 복사(카피, 트랜스터라고도 칭함)하는 경우가 있다. 이러한 복사동작은 독출동작과 프로그램동작의 복합적 수행에 의해 이루어진다. 종래의 기술에서는 복사될 행의 데이터를 독출하여 메모리셀들과는 별도로 외부기억장치에 일시적으로 저장하고, 복사할 행의 어드레스 및 데이터를 일괄적으로 입력하여 상기 외부기억장치에 저장된 데이터가 메모리 셀에 일괄적으로 프로그램되게 함으로써, 동일 칩내의 임의의 행에서 다른 임의의 행으로 데이터를 복사하는 것이 후술되는 바와 같이 가능하였다.More detailed page reading operation and page program operation in this field are disclosed in Korean Patent Application Publication No. 94-18870 published August 19, 1994. In the page reading and page program (write) operation, there are cases in which arbitrary row data stored in a memory cell is copied (copied, also called a transfer) to any other row. This copying operation is performed by a combination of a read operation and a program operation. In the related art, data of a row to be copied is read and temporarily stored in an external storage device separately from the memory cells, and the address and data of a row to be copied are collectively inputted so that data stored in the external storage device is collectively stored in the memory cell. By making it programmed, it was possible to copy data from any row in the same chip to any other row as described below.
제1도는 상기와 같은 페이지 복사에 대한 종래기술의 동작을 설명하기 위해 도시된 블록도로서, 페이지 복사시 메모리 주요부의 데이터 이동경로를 부여준다. 제2도는 제1도에 따른 동작을 수행하기 위해 불휘발성 반도체 메모리에 인가되는 외부신호들의 입력동작에 관한 타이밍도이다. 제2도의 타이밍도를 참조하여 제1도의 페이지 복사에 대한 메모리의 주요부 구성 및 동작을 설명한다. 제1도를 참조하면, 페이지 복사를 위해 필요한 기술적 구성은 데이터를 저장하는 메모리 셀어레이(100)와, 페이지 독출 및 페이지 프로그램 동작시 데이터를 일시 저장하는 페이지 버퍼(300)로 구성되며, 메모리셀과는 별도로 메모리 외부에 위치되어 데이터를 저장할 수 있는 외부기억장치(400)는 상기 페이지 버퍼(300)와 연결되어 있다. 제1도에서, 페이지 복사를 수행하기 위해서는 메모리 셀어레이(100) 내의 복사될 행(101)의 데이터를 독출하여 메모리셀과는 별도의 외부기억장치(400)에 임시적으로 저장하고 이를 다시 복사할 행(102)에 프로그램 하여야 한다. 그러한 복사동작을 수행하기 위해서는 예를들어 16메가비트 씨모오스 낸드 EEPROM의 외부 핀들에는 제2도에 도시된 신호들이 제공되어져야 한다. 제2도를 참조하면, 코멘드 래치 인에이블 단자 CLE, 어드레스 래치 인에이블 단자 ALE, 라이트 인에이블단자, 및 독출 인에이블 단자에 각기 대응되는 신호파형을 인가하고, 입출력단자 I/O를 통해 독출명령을 인가하면 상기 메모리는 해당동작을 수행하기 시작한다. 먼저, 구간 T1동안에 상기 독출명령 00h를 인가후, 뒤이어 구간 T2동안에 3싸이클의 어드레스를 제공하면, 상기 메모리는 상기 어드레스에 대응되는 행의 모든 메모리 셀에 저장된 데이터를 비트라인들을 통해 일괄적으로 출력하기 시작한다. 출력되는 데이터는 상기 페이지 버퍼(300)의 내부 레지스터에 저장된다. 이 동작이 구간 T3동안에 수행되며, 이는 데이터 감지동작에 해당된다. 이어서 독출 인에이블신호가 제2도에 도시된 바와 같이 토글(toggle)되어 상기 단자에 인가되면, 구간 T4 동안에 상기 페이지 버퍼(300)에 저장된 데이터를 입출력 핀 I/O을 통해 출력하는 데이터 출력동작이 진행된다.제2도의 구간 T4에는 예를들어 256byte의 데이터가 순차적으로 독출되는 것을 보여준다. 상기 구간동안에 페이지 독출된 데이터는 페이지 복사를 위해 마이크로 프로세서등과 같은 제어수단의 제어에 의해 별도의 외부기억장치(400)에 저장된다. 이후 상기 입출력 핀 I/O를 통해 데이터 로딩명령 80h를 입력시키고, 뒤이어 구간 T5동안에 3사이클의 어드레스를 인가하면, 상기 외부기억장치(400)에 일시 저장된 256byte의 데이터가 상기 메모리 내부로 순차적으로 로딩된다. 이 것이 구간 T6동안에 일어난다. 그리고 최종적으로 페이지 프로그램명령 10h가 구간 T7동안에 입력되면, 구간 T8동안에 메모리셀의 복사할 행(102)에 대응되는 모든 메모리 셀에는 데이터가 일괄적으로 프로그램된다. 이에 따라 복사 동작이 완료되어진다.FIG. 1 is a block diagram illustrating the operation of the prior art for copying a page as described above, and provides a data movement path of a main memory part when copying a page. 2 is a timing diagram of an input operation of external signals applied to a nonvolatile semiconductor memory to perform an operation according to FIG. 1. Referring to the timing diagram of FIG. 2, the configuration and operation of the main part of the memory for the page copy of FIG. Referring to FIG. 1, a technical configuration required for copying a page includes a memory cell array 100 that stores data, and a page buffer 300 that temporarily stores data during page read and page program operations. In addition, an external memory device 400 that is located outside the memory and may store data is connected to the page buffer 300. In FIG. 1, in order to perform a page copy, data of a row 101 to be copied in the memory cell array 100 is read, temporarily stored in an external storage device 400 separate from the memory cell, and copied again. Program in row 102. In order to perform such a copy operation, for example, the external pins of a 16 megabit CMOS NAND EEPROM must be provided with the signals shown in FIG. Referring to FIG. 2, the command latch enable terminal CLE, the address latch enable terminal ALE, and the write enable terminal , And read enable terminals When the corresponding signal waveforms are applied to each other and a read command is applied through the input / output terminal I / O, the memory starts to perform the corresponding operation. First, when the read command 00h is applied during the period T1, and then an address of three cycles is provided during the period T2, the memory collectively outputs data stored in all memory cells of the row corresponding to the address through the bit lines. To start. The output data is stored in an internal register of the page buffer 300. This operation is performed during the period T3, which corresponds to a data sensing operation. Read Enable Signal When is toggled as shown in FIG. 2 and applied to the terminal, a data output operation for outputting data stored in the page buffer 300 through the input / output pin I / O is performed during the period T4. In the section T4 of 2 degrees, for example, 256 bytes of data are sequentially read. The data read out of the page during the period is stored in a separate external storage device 400 by the control of a control means such as a microprocessor for copying the page. Subsequently, if a data loading command 80h is input through the input / output pin I / O, and then an address of three cycles is applied during the period T5, 256 bytes of data temporarily stored in the external storage device 400 are sequentially loaded into the memory. do. This happens during interval T6. Finally, when the page program command 10h is input during the period T7, data is collectively programmed in all the memory cells corresponding to the row 102 of the memory cell to be copied during the period T8. Thus, the copy operation is completed.
그러나, 상기와 같은 종래의 복사기술은 별도의 외부기억장치(400)가 필요하면 복사될 데이터(101)를 페이지 단위로 독출하고 이를 다시 복사할 행에 기입할 경우에 많은 시간이 요구되는 단점이 있다, 예컨데, 하나의 행이 256byte이고 이에 대응하는 페이지 버퍼의 크기가 256byte일때, 데이터를 페이지버퍼(300)에서 외부기억장치(400)로 출력하고 다시 페이지 버퍼(300)로 입력할 때의 독출사이클과 기입사이클을 각각 80ns라고 가정하면, 전체적으로 복사에 걸리는 시간은 약 41us로 추정된다. 따라서, 이러한 긴 시간은 칩의 성능을 떨어뜨리는 요인이 되고 있다.However, the conventional copying technique as described above has a disadvantage in that a large amount of time is required when a separate external storage device 400 is required to read the data to be copied in units of pages and write it again in a copying line. For example, when one row is 256 bytes and the corresponding page buffer size is 256 bytes, reading is performed when data is output from the page buffer 300 to the external storage device 400 and input again to the page buffer 300. Assuming that the cycle and the write cycle are 80ns each, the total copying time is estimated to be about 41us. Therefore, such a long time is a factor that degrades the performance of the chip.
상기와 같은 문제점을 해결하기 위하여 또다른 종래기술의 블록도가 제3도에 도시되어 있다. 제3도는 제1도에서 보여진 바와 같은 외부기억장치(400)를 사용하지 않고, 메모리 셀어레이(100)와 페이지버퍼(300)만으로 페이지 복사를 수행하는 것을 보여주는 블록도이다. 제3도에 보여지는 기술적 특징은 복사될 행(101)의 데이터를 일괄적으로 페이지 버퍼(300)에 저장한 후, 이를 외부로 출력하여 재입력함이 없이, 페이지 버퍼(300)에 저장된 데이터를 복사할 행(102)에 곧 바로 프로그램하는 것에 있다. 이에 따라 복사 시간이 제1도의 기술에 비해 단축되고 외부기억장치가 필요치 않는 장점이 있게 된다. 그러나, 여기에는 출력시 근본적인 복사 데이터의 반전 문제점이 존재한다. 즉, 페이지 버퍼(300)의 구조에 기인하여 데이터 독출시와 데이터 프로그램시의 페이지버퍼(300)의 출력 논리 상태가 정반대가 되는데, 이 기술을 그대로 이용할 경우 출력시에 복사된 데이터가 반전되어 출력되는 것이다. 이러한 제3도에 따른 페이지 복사는 엄밀한 의미에서는 복사가 아니라 한행에서 다른행으로의 데이터 반전 이동저장이 되며, 복사를 행한 후 출력되는 데이터는 원래의 데이터의 반전논리로 제공된다.Another prior art block diagram is shown in FIG. 3 to solve the above problems. 3 is a block diagram illustrating page copying using only the memory cell array 100 and the page buffer 300 without using the external storage device 400 as shown in FIG. 1. The technical feature shown in FIG. 3 is the data stored in the page buffer 300 without storing the data of the row 101 to be copied in the page buffer 300 and outputting it externally and re-input. Is to program directly into the row 102 to be copied. This has the advantage that the copy time is shortened compared to the technique of FIG. 1 and that no external storage device is required. However, there is an inherent problem of inversion of copy data at the time of output. That is, due to the structure of the page buffer 300, the output logic state of the page buffer 300 at the time of data reading and at the time of data programming is reversed. If this technique is used, the copied data is inverted and output at the time of output. Will be. The page copy according to FIG. 3 is not a copy in the exact sense, but a data inversion shift storage from one row to another row, and the data output after copying is provided as the inversion logic of the original data.
따라서, 본 발명의 목적은 상기한 바와 같은 종래의 페이지 복사에 대한 문제점을 해소할 수 있는 개선된 페이지 복사방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide an improved page copying method that can solve the problems of conventional page copying as described above.
본 발명의 다른 목적은 불휘발성 반도체 메모리의 메모리 셀에 저장된 데이터를 임의의 행에서 다른행으로 페이지 복사하는 경우에, 외부기억장치를 사용하지 않고서도 페이지 복사를 고속으로 할 수 있는 페이지 복사방법을 제공함에 있다.Another object of the present invention is to provide a page copying method that enables high-speed page copying without using an external storage device when page copying data stored in a memory cell of a nonvolatile semiconductor memory from one row to another. In providing.
본 발명의 또 다른 목적은 불휘발성 반도체 메모리의 메모리 셀에 저장된 데이터를 임의의 행에서 다른행으로 페이지 복사하고 이를 독출하는 경우에, 원래의 데이터의 논리상태를 반전시킴없이 독출할 수 있는 데이터 독출 및 프로그램 방법과 그에 따른 회로를 제공함에 있다.It is another object of the present invention to read data without copying the logical state of the original data when page copying and reading data stored in a memory cell of a nonvolatile semiconductor memory from one row to another row. A read and program method and a circuit therefor are provided.
상기의 목적을 달성하기 위한 본 발명의 장치는 이진 데이터를 나타내는 전하들을 축적하는 플로팅게이트, 제어게이트, 소오스 및 드레인을 각각 가지는 다수의 메모리 트랜지스터들을 행과 열의 매트릭스 형태로 배열한 구조를 가지는 메모리 셀 어레이를 포함하는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 대상으로 한 것으로, 상기 메모리 셀 어레이의 1행마다 대응되어 연결된 상기 메모리 트랜지스터와 동일한 트랜지스터들을 포함하며, 상기 메모리 셀어레이에 데이터가 프로그램될 때 한 행에서 다른 행으로의 데이터 이동을 나타내는 페이지 복사동작에 관련된 프로그램유무의 정보를 저장하는 플래그 셀부와; 상기 메모리 셀 어레이의 열라인마다 연결되고 상기 플래그 셀부의 열 라인에 연결된 데이터 래치들을 포함하며, 데이터의 독출과 프로그램 모우드에 각기 응답하여 내부나 외부의 데이터 및 상기 플래그 셀부의 상기 정보를 판독하고 일시적으로 저장하기 위한 데이터 판독 저장수단과; 상기 데이터 판독처장수단과 출력버퍼간에 위치되며, 페이지 복사동작 후의 데이터 출력시에 출력되는 데이터의 논리상태를 보정하기 위해 상기 데이터 판독 저장수단에 각기 판독후 저장된 메모리 셀들의 데이터와 상기 플래그 셀부의 상기 플래그 정보를 비교하여 원래의 복사된 데이터를 출력하는 보정수단을 구비함을 특징으로 한다.An apparatus of the present invention for achieving the above object is a memory cell having a structure in which a plurality of memory transistors each having a floating gate, a control gate, a source and a drain for accumulating charges representing binary data arranged in a matrix of rows and columns An electrically erasable and programmable nonvolatile semiconductor memory device including an array, the memory transistor comprising the same transistors as the memory transistors connected corresponding to each row of the memory cell array, wherein data is programmed into the memory cell array. A flag cell unit for storing program presence information related to a page copying operation, which indicates a data movement from one row to another row when being made; And data latches connected to column lines of the memory cell array and connected to column lines of the flag cell unit, and reading internal and external data and the information of the flag cell unit in response to reading of data and a program mode, respectively. Data reading and storing means for storing the data; The data of the memory cells and the flag cell unit, which are located between the data reading destination means and the output buffer and respectively stored in the data read storage means after correction in order to correct a logic state of data output at the data output after a page copy operation. Compensation means for outputting the original copied data by comparing the flag information.
또한, 본 발명의 복사동작에 따른 데이터 독출방법은 상기 메모리 셀에 저장된 데이터를 임의의 행에서 다른행으로 페이지 복사하고 이를 독출하는 경우에, 상기 임의의 행에서 다른행으로 페이지 복사하고 이를 독출하는 경우에, 상기 임의의 행에 연결된 상기 메모리 셀들의 데이터를 페이지버퍼에 저장시키는 단계와; 상기 페이지 버퍼에 저장된 데이터를 상기 다른 행에 연결된 상기 메모리 셀에 반전된 논리로써 프로그램하고 이를 대응되는 행의 플래그 셀에 표시하는 단계와; 상기 프로그램한 데이터를 외부로 출력시에 상기 플래그 셀의 표시에 따라 반전하여 외부로 제공하는 단계를 가진다.Also, in the data reading method according to the copying operation of the present invention, when copying data stored in the memory cell from one row to another row and reading the page, the data copying method reads the page from another row to another row. Storing the data of the memory cells connected to the arbitrary row in a page buffer when exporting; Programming the data stored in the page buffer with inverted logic in the memory cells connected to the other rows and displaying them in the flag cells of the corresponding rows; When the programmed data is output to the outside, the programming data is inverted according to the display of the flag cell and provided to the outside.
이하 본 발명의 바람직한 실시예를 첨부한 도면과 함께 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with the accompanying drawings.
제4도는 본 발명에 따른 페이지 복사회로의 블록 구성도로서, 메모리 셀어레이(100)와, 상기 메모리 셀어레이(100)에 데이터가 프로그램될 때 페이지 복사에 관련된 프로그램유무의 정보를 저장하는 페이지복사 플래그 셀부(200)와, 독출시와 프로그램시 데이터를 일시적으로 저장하기 위한 페이지버퍼(300)와, 상기 페이지 버퍼(300)와 출력버퍼(600)간에 위치되어 페이지 복사동작 후 출력되는 데이터의 논리상태를 보정하기 위해 상기 페이지 버퍼(300)에 저장된 메모리 셀들의 데이터와 상기 플래그 셀부(200)의 플래그 정보를 비교하여 원래의 복사된 데이터를 출력하는 보정부(500)로 구성되어 있다.4 is a block diagram of a page copying circuit according to the present invention, which includes a memory cell array 100 and a page copy that stores information on whether a page is copied or not, when data is programmed in the memory cell array 100. The logic of data that is located between the flag cell unit 200, the page buffer 300 for temporarily storing read and program data, and the page buffer 300 and the output buffer 600, and are output after the page copy operation. The compensator 500 compares data of memory cells stored in the page buffer 300 with flag information of the flag cell unit 200 to correct the state, and outputs original copied data.
본 발명의 보다 상세한 설명을 위하여 상기 페이지 버퍼(300)의 구성 및 복사동작 즉, 데이터 독출시와 데이터 프로그램시의 동작을 제5도 및 제5도의 회로도와 관련된 제6도와 제7도의 타이밍도를 참조하여 설명한다.For the detailed description of the present invention, the configuration and copying operation of the page buffer 300, that is, the data reading and the data programming, are described with reference to the timing diagrams of FIGS. 6 and 7 related to the circuit diagrams of FIGS. It demonstrates with reference.
도시의 편의상 제5도는 제4도의 페이지 버퍼(300)중 하나의 단위 페이지 버퍼 및 메모리 셀어레이((100)내의 메모리 셀 스트링(301)과의 연결관계를 도시한 것으로서, 단위 페이지 버퍼(300)는 각 비트라인 BL마다 연결되어 있고, 각 비트라인 BL에는 선택 트랜지스터와 플로팅 게이트를 가지는 메모리 셀 트랜지스터들이 직렬로 접속되어 이루어진 낸드구조의 메모리 셀 스트링(301)이 접속되고, 상기 비트라인 BL과 단위 페이지 버퍼(300) 사이에는 데이터의 소거시 비트라인 BL과 페이지버퍼(300)를 분리시키는 분리용 트랜지스터(302)이 접속되고, 상기 비트라인 BL과 단위 페이지 버퍼(300) 사이에는 데이터의 소거시 비트라인 BL과 페이지버퍼(300)를 분리시키는 분리용 트랜지스터(302)가 배치된다. 상기 단위 페이지 버퍼(300)의 내부구성은 독출시 상기 비트라인 BL에 전류를 공급하는 피모오스 트랜지스터(307), 비트라인 BL 및 상기 단위 페이지 버퍼(300)에 있는 전하를 그라운드로 방전시키는 엔모오스 트랜지스터(303), 감지노드 SO와 상기 단위 페이지 버퍼(300)를 전기적으로 격리시키는 엔모오스 트랜지스터(304), 2의 인버터(305, 306)로 이루어진 래치회로(310), 상기 감지노드 SO에 게이트가 연결된 감지 트랜지스터(308), 및 상기 트랜지스터(308)의 소오스에 드레인이 연결되고 래치신호에 응답하는 감지 활성화 트랜지스터(309)로 이루어져 있다.5 is a diagram illustrating a connection relationship between one unit page buffer of the page buffer 300 of FIG. 4 and the memory cell string 301 in the memory cell array 100, and the unit page buffer 300 is illustrated in FIG. Is connected to each bit line BL, and a memory cell string 301 having a NAND structure, in which memory cell transistors having a selection transistor and a floating gate are connected in series, is connected to each bit line BL. A separation transistor 302 is connected between the page buffer 300 to separate the bit line BL and the page buffer 300 when data is erased, and the data is erased between the bit line BL and the unit page buffer 300. A separation transistor 302 is provided which separates the bit line BL and the page buffer 300. The internal structure of the unit page buffer 300 is read in the bit line BL when read. The PMOS transistor 307 for supplying the current, the bit line BL, and the NMOS transistor 303 for discharging the charge in the unit page buffer 300 to ground, the sensing node SO and the unit page buffer 300 are electrically connected. An isolation transistor 304, a latch circuit 310 composed of two inverters 305 and 306, a sense transistor 308 having a gate connected to the sense node SO, and a drain at a source of the transistor 308. And a sense activation transistor 309 in response to the latch signal.
선택된 메모리 셀에 저장된 데이터를 독출하는 상기 페이지 버퍼(300)의 독출동작을 제6도의 타이밍도를 참조하여 설명한다. 제6도를 참조하면, 독출동작은 구간 T11동안에 페이지 버퍼(300)의 리셋, 구간 T22동안의 데이터 감지, 구간 T33동안의 데이터 래치동작의 순서로 진행되는데, 먼저 리셋 구간에서 콘트롤 신호 SBL과 DCB를 소정의 구간동안 하이 상태로 하여주면 제5도의 비트라인 BL 및 래치회로(301)의 노드 PB가 접지전압 예를들면, 0V로 리셋된다. 이 경우에 래치회로(310)의 인버터(305)의 출력단에는 전원전압 레벨 Vcc이 된다. 상기 페이지 버퍼(300)의 리셋이 끝난 후 데이터 감지구간에서는 상기 제6도와 같은 타이밍에 의해 상기 분리용 트랜지스터(302)는 도통되고 트랜지스터(304)는 차단되어 메모리 셀의 플로팅 게이트에 저장된 데이터를 감지하게 되는데, 이때 기준 전압 Vref는 소정의 전압 예를들어, 1.7V가 트랜지스터(307)의 게이트에 인가되어, 전류는 감지노드 SO를 통해 비트라인 BL상에 공급된다. 이때 메모리 셀의 데이터가 1일때 즉, 메모리셀이 디플리션 모우드의 트랜지스터로 형성되어 있을 경우에는 로드 트랜지스터(307)에서 흐르는 전류가 메모리 셀 스트링(301)을 통해 모두 방전되므로 상기 감지노드 SO는 약 0.6V를 유지하게 되고 이로 인해 감지 트랜지스터(308)는 차단된다. 반면, 메모리셀의 데이터가 0인 경우 즉, 인핸스먼트 모우드의 트랜지스터인 경우에는 비트라인 BL과 연결된 로드 트랜지스터(307)가 공급하는 전류가 메모리셀 스트링(301)을 통해 흐르지 못하므로 감지노드 SO는 약 VCC로 유지되고 따라서, 감지 트랜지스터(308)는 도통된다. 데이터 래치구간에서는 래치신호 Φlatch를 소정의 구간동안 VCC로 유지시키면 감지 활성화 트랜지스터(309)는 도통된다. 이때, 메모리셀 데이터가 1인 경우에는 감지트랜지스터(308)가 차단상태이어서 페이지 버퍼(300)의 상태는 그대로 유지되며, 노드 PB는 0볼트로 유지된다. 반대로, 메모리셀 데이터가 0인 경우에는 감지트랜지스터(308)가 도통상태이어서 래치회로(310)의 인버터(305)의 출력노드가 0볼트를 향해 방전한다. 그러므로, 인버터(306)에 의해 노드 PB는 0볼트에서 VCC로 바뀐다. 결국 독출시 메모리셀 데이터가 1일 때는 래치회로(310)의 노드 PB는 0V, 메모리셀 데이터가 0일때는 래치회로(310)의 노드 PB는 VCC가 됨을 알 수 있다.A read operation of the page buffer 300 for reading data stored in the selected memory cell will be described with reference to the timing diagram of FIG. Referring to FIG. 6, the read operation proceeds in the order of the reset of the page buffer 300, the data detection during the period T22, and the data latch operation during the period T33 during the period T11. First, the control signals SBL and DCB in the reset period. Is made high for a predetermined period, the bit line BL of FIG. 5 and the node PB of the latch circuit 301 are reset to ground voltage, for example, 0V. In this case, the output terminal of the inverter 305 of the latch circuit 310 becomes the power supply voltage level Vcc. After the reset of the page buffer 300 is completed, in the data sensing section, the isolation transistor 302 is turned on and the transistor 304 is shut off at the same timing as in FIG. 6 to sense data stored in the floating gate of the memory cell. In this case, the reference voltage Vref is a predetermined voltage, for example, 1.7V is applied to the gate of the transistor 307 so that current is supplied to the bit line BL through the sensing node SO. In this case, when the data of the memory cell is 1, that is, when the memory cell is formed of the transistor of the depletion mode, the current flowing through the load transistor 307 is discharged through the memory cell string 301, so that the sensing node SO Maintain about 0.6V, which causes the sense transistor 308 to shut off. On the other hand, when the data of the memory cell is 0, that is, the transistor of the enhancement mode, since the current supplied by the load transistor 307 connected to the bit line BL does not flow through the memory cell string 301, the sensing node SO is Is maintained at about VCC and therefore, the sense transistor 308 is conductive. In the data latch section, when the latch signal? Latch is held at VCC for a predetermined period, the sense activation transistor 309 is turned on. In this case, when the memory cell data is 1, the sensing transistor 308 is in a blocked state, so the state of the page buffer 300 is maintained as it is, and the node PB is maintained at 0 volts. On the contrary, when the memory cell data is 0, the sensing transistor 308 is in a conductive state, and the output node of the inverter 305 of the latch circuit 310 discharges toward 0 volts. Thus, the inverter 306 changes the node PB from zero volts to VCC. As a result, it can be seen that the node PB of the latch circuit 310 becomes 0V when the memory cell data is 1 when read, and the node PB of the latch circuit 310 becomes VCC when the memory cell data is 0.
상기 제6도의 설명과 유사하게, 선택된 메모리 셀에 데이터를 기입하는 상기 페이지 버퍼(300)의 프로그램 동작을 제7도의 타이밍도를 참조하여 설명한다. 프로그램 동작은 제7도의 구간 T21동안에 페이지 버퍼(300)의 리셋, 구간 T31동안의 데이터 로딩, 구간 T41동안의 프로그램의 순서로 진행되는데, 먼저 리셋 구간에서 콘트롤 신호 SBL과 DCB를 소정의 구간동안 하이상태로 유지시키면 비트라인 BL 및 래치회로(31)의 상기 노드 PB가 0V로 리셋된다. 이때, 기준전압Vref는 Vcc이므로 제5도의 로드 트랜지스터(307)는 차단된다. 상기 페이지 버퍼(300)를 리셋한 후, 데이터 로딩 구간에서는 외부입력 데이터가 논리 1로서 입력되면 래치회로(310)의 노드 PB는 Vcc로 되고, 반대로 외부입력 데이터가 논리 0로서 입력되면 래치회로(310)의 노드 PB는 0V로 셋팅된다. 이후, 프로그램 구간에서는 데이터가 1인 경우에 래치회로(310)의 노드 PB의 Vcc는 비트라인 BL에 전달되고 이로 인해 프로그램이 방지되고 선택된 메모리 셀은 디플리션 모우드의 트랜지스터 상태로 유지된다. 반면, 데이터가 0일 경우에 래치회로(310)의 노드 PB의 0V는 비트라인 BL에 전달되어 선택된 메모리 셀은 프로그램 가능한 상태가 되므로, 인핸스먼트 모우드의 트랜지스터로 변경된다.Similar to the description of FIG. 6, the program operation of the page buffer 300 to write data to the selected memory cell will be described with reference to the timing chart of FIG. The program operation proceeds in the order of the reset of the page buffer 300, the data loading during the section T31, and the program during the section T41 during the section T21 of FIG. 7. First, the control signals SBL and DCB are turned high during the predetermined section. Keeping this state resets the node PB of the bit line BL and latch circuit 31 to 0V. At this time, since the reference voltage Vref is Vcc, the load transistor 307 of FIG. 5 is cut off. After the page buffer 300 is reset, the node PB of the latch circuit 310 becomes Vcc when the external input data is input as logic 1 in the data loading period, and conversely, when the external input data is input as logic 0, the latch circuit ( Node PB of 310 is set to 0V. Then, in the program period, when data is 1, Vcc of the node PB of the latch circuit 310 is transferred to the bit line BL, thereby preventing the program and keeping the selected memory cell in the transistor state of the depletion mode. On the other hand, when data is 0, 0V of the node PB of the latch circuit 310 is transferred to the bit line BL so that the selected memory cell is in a programmable state, and thus is changed to a transistor of an enhancement mode.
상기와 같은 페이지 버퍼의 독출 및 프로그램 동작에 더 나아가서, 본 발명의 페이지 복사를 위한 페이지 프로그램 및 페이지 독출 동작은 제8도, 제9도, 제10도 및 제11도를 참조하여 이하에서 설명될 것이다.In addition to the read and program operations of the page buffer as described above, the page program and page read operations for copying pages according to the present invention will be described below with reference to FIGS. 8, 9, 10 and 11. will be.
제8도에서, 본 발명에 따른 페이지 복사 플래그 셀부(200)는 메모리 셀어레이(100)에 접속되는데, 1행마다 하나씩 전체 1열로 이루어진 메모리 트랜지스터들로 구성된다. 즉, 하나의 복사 플래그 셀은 상기 메모리의 메모리 셀 트랜지스터와 동일하게 만들어지며, 메모리의 설계시 하나의 열을 더 추가하여 이를 통상의 메모리 셀이 아닌 복사를 위한 메모리 트랜지스터로서 활용하는 것이다. 이렇게 하여 노말 프로그램동작에 의해 데이터가 선택된 메모리 셀에 프로그램 될 경우에는 대응되는 행의 페이지 복사 플래그 셀(200)을 예를 들어 데이터 0로 기입하여주고, 본 발명에 따른 페이지 복사시에 수행하는 기입(이하 페이지 복사 프로그램이라 함)동작에 의해 데이터를 메모리 셀에 프로그램할 경우에는 대응되는 행의 페이지 복사 플래그 셀(200)을 데이터 1로 프로그램한다. 즉, 본 발명에서는 페이지 복사후의 데이터 출력시 데이터의 반전출력을 방지하기 위해, 한행에 있는 데이터를 다른행으로 이동시켜 프로그램하는 페이지 복사 프로그램시 상기 메모리 셀 이외의 메모리 셀인 상기 플래그 셀에 특정한 경우를 나타내는 표시 데이터로서 데이터 1을 기입하여 주며, 일반적인 메모리 셀로의 데이터 프로그램시에는 이를 알리는 표시 데이터로서 데이터 0을 상기 플래그 셀에 기입하여 주는 것이다.In FIG. 8, the page copy flag cell unit 200 according to the present invention is connected to the memory cell array 100. The page copy flag cell unit 200 is composed of memory transistors each having one column per row. That is, one copy flag cell is made identical to the memory cell transistor of the memory, and one more column is added to design the memory and used as a memory transistor for copying rather than a normal memory cell. In this way, when data is programmed in the selected memory cell by the normal program operation, the page copy flag cell 200 of the corresponding row is written, for example, as data 0, and the write is performed at the time of page copying according to the present invention. When data is programmed into a memory cell by an operation (hereinafter referred to as a page copy program), the page copy flag cell 200 of the corresponding row is programmed as data 1. That is, in the present invention, in the case of a page copy program in which data in one row is moved to another row and programmed to prevent reversed output of data when data is output after page copying, the case where the flag cell is a memory cell other than the memory cell is specified. Data 1 is written as display data to be indicated, and data 0 is written into the flag cell as display data indicating this when data is programmed into a general memory cell.
제8도에서, 노말 프로그램에 의해 데이터 [10011001:0(페이지 복사 프래그)]로 프로그램된 행(101)의 데이터를 다른 행으로의 페이지 복사를 할 경우에는, 전술한 제3도의 경우에 마찬가지로 데이터 [10100110:1]로서 반전 저장된다. 그러나, 이경우에 상기 해당 행의 플래그 셀은 데이터 1이 저장됨을 알 수 있다. 노말 프로그램된 행(101)을 독출하는 동작을 설명하기 위해 제10도를 참조하면, 행(101)의 데이터는 전술한 리드동작에 의해 페이지 버퍼(300)에 그대로 저장된다. 그리고 페이지 복사 플래그는 상기 페이지 버퍼(300)에 0로서 저장된다. 따라서, 이 경우에는 배타적 논리합 게이트로 구성된 상기 보정부(500)의 일측입력이 0로 되어 있으므로, 출력 버퍼(600)를 통하여 출력되는 데이터는 원래의 데이터[10011001]로 된다. 그러나, 제11도에서는 이와 다른 출력동작이 일어난다. 즉, 페이지 복사시에 프로그램된 데이터를 독출시에는 원래의 데이터가 출력버퍼(600)를 통해 출력되는 것이다. 다시 설명하면, 페이지 복사에 의해 프로그램된 행(102)의 데이터[01100110:1]는 페이지 복사 플래그가 1로 되어 있는데, 이 데이터는 페이지 버퍼(300)에는 그대로 저장되나, 출력은 그 반대가 된다. 이는 보정부(500)가 상기 페이지 버퍼(300)에서 판독된 데이터[01100110]를 각기 데이터 1과 배타적 논리합 게이팅을 행하기 때문이다. 따라서, 상기 XOR게이트(500)는 두입력이 같으면 논리0를, 다르면, 논리 1을 출력하므로, 데이트의 출력 버퍼(600)를 통하여 출력되는 최종적인 데이터는 [10011001]로 되어 원래의 복사된 데이터가 반전없이 정상적으로 출력된다.In FIG. 8, in the case of page copying the data of the row 101 programmed with data [10011001: 0 (page copy flag)] by another normal program to another row, the same applies to the case of FIG. The data is stored inverted as [10100110: 1]. However, in this case, the flag cell of the corresponding row may know that data 1 is stored. Referring to FIG. 10 to describe the operation of reading the normally programmed row 101, the data of the row 101 is stored in the page buffer 300 as it is by the above-described read operation. The page copy flag is stored as 0 in the page buffer 300. Therefore, in this case, since one side input of the correction unit 500 configured as the exclusive OR gate is 0, the data output through the output buffer 600 becomes the original data [10011001]. However, in Fig. 11, a different output operation occurs. That is, the original data is output through the output buffer 600 when reading the data programmed at the page copy. In other words, the data [01100110: 1] of the row 102 programmed by page copy has a page copy flag of 1, which is stored in the page buffer 300 as it is, but the output is vice versa. . This is because the correction unit 500 performs exclusive OR gating of the data read from the page buffer 300 with data 1, respectively. Accordingly, since the XOR gate 500 outputs logic 0 when the two inputs are the same and logic 1 when the inputs are different, the final data output through the output buffer 600 of the data becomes [10011001] and the original copied data. Is output normally without reversal.
제9도에서 보여지는 바와 같이, 만약 복사된 행(102)이 이미 페이지 복사 프로그램에 의해 프로그램된 페이지 데이터일때, 이를 다시 페이지 복사 프로그램에 의해 복사된 행(103)의 데이터는 반전되지 않은 정상적인 데이터이어야 하므로, 페이지 복사 프래그 셀(200)의 데이터는 0로 프로그램되며, 이에 따라 이의 독출시는 반전되지 않은 정상적인 데이터가 출력됨을 알 수 있다.As shown in FIG. 9, when the copied row 102 is already page data programmed by the page copying program, the data of the row 103 copied by the page copying program again is not reversed. Since the data of the page copy fragment cell 200 is programmed to 0, it can be seen that normal data that is not inverted is output when the data is read.
제12도는 노말 페이지 프로그램시의 외부입력 동작 타이밍도이다. 제12도를 참조하면, 코맨드 래치 인에이블 단자 CLE, 어드레스 래치 인에이블 단자 ALE, 라이트 인에이블 단자, 및 독출 인에이블 단자에 각기 대응되는 신호파형을 해당 타이밍도와 같이 인가하고, 구간 T30에서 상기 입출력 핀 I/O를 통해 데이터 로딩명령 80h를 입력시키고, 뒤이어 구간 T31동안에 3사이클의 어드레스를 인가하면, 256byte의 데이터가 상기 페이지 버퍼(300)로 순차적으로 입력된다. 이것이 구간 T32동안에 일어난다. 그리고 최종적으로 페이지 프로그램 명령 10h가 구간 T33동안에 입력되면, 구간 T34동안에 메모리셀의 노말 프로그램 동작이 완료되어진다. 상기의 프로그램 동작은 코멘드 래치 인에이블 신호 CLE가 하이일 때, 기입 인에이블 신호의 토글에 의해 상기 입출력 단자로 입력된 데이터는 로딩 명령으로 메모리에서 인식되기 때문이다. 또한, 어드레스 래치 인에이블 신호 ALE가 하이인 구간동안 입출력 단자 I/O를 통해 인가되는 데이트를 상기 메모리는 어드레스로서 인식하기 때문이다. 그리고 코멘드 래치 인에이블 신호CLE 및 어드레스 래치 인에이블 신호 ALE가 모두 로우일때, 기입 인에이블 신호의 토글에 의해 입출력 단자를 통해 입력된 데이터는 프로그램을 위한 입력 데이터로서 인식된다. 또한 코멘드 래치 인에이블 신호 CLE 및 어드레스 래치 인에이블 신호 ALE가 모두 로우이고, 독출 인에이블 신호가 로우이면 입출력 단자 I/O를 통해 내부로 제공된다. 따라서, 1페이지를 256byte로 구성한 경우, 노말 프로그램시에 데이터 로딩 명령 80h를 입력하고 이어서 3사이클의 어드레스를 입력하면 256byte의 데이터가 순차적으로 일괄 입력된다. 마지막으로 페이지 프로그램 명령 10h가 입력되면 선택된 행의 모든 메모리 셀이 페이지 프로그램 된다. 이 경우에 상기 대응되는 행의 복사 플래그 셀은 상기 메모리 셀이 노말 프로그램(기입)에 따른 데이터 저장이므로 데이터0으로 기입된다.12 is a timing diagram of external input operation during normal page programming. Referring to FIG. 12, the command latch enable terminal CLE, the address latch enable terminal ALE, and the write enable terminal are shown. , And read enable terminals When the corresponding signal waveform is applied to the corresponding timing diagram, the data loading command 80h is input through the input / output pin I / O in the section T30, and then an address of three cycles is applied during the section T31. The page buffer 300 is sequentially input. This occurs during interval T32. Finally, when the page program command 10h is input during the section T33, the normal program operation of the memory cell is completed during the section T34. The above program operation is performed when the command latch enable signal CLE is high. This is because the data input to the input / output terminal by the toggle of is recognized in the memory by the loading command. This is because the memory recognizes the data applied through the input / output terminal I / O during the period in which the address latch enable signal ALE is high as the address. And the write enable signal when the command latch enable signal CLE and the address latch enable signal ALE are both low. The data input through the input / output terminal by the toggle of is recognized as input data for the program. The command latch enable signal CLE and the address latch enable signal ALE are both low and a read enable signal. Is low, it is provided internally through the input / output terminals I / O. Therefore, when one page is composed of 256 bytes, when a data loading instruction 80h is input in the normal program and then an address of three cycles is input, 256 bytes of data are sequentially input in a batch. Finally, when the page program command 10h is input, all memory cells in the selected row are page programmed. In this case, the copy flag cell of the corresponding row is written as data 0 since the memory cell is data storage according to a normal program (write).
제13도는 본 발명의 페이지 복사 프로그램의 실시예에 따른 외부 입력 동작 타이밍도이다. 우선, 코멘드 래치 인에이블 단자 CLE, 어드레스 래치 인에이블 단자 ALE, 라이트 인에이블 단자, 및 독출 인에이블 단자에 각기 대응되는 신호파형을 해당 타이밍도와 같이 인가하고, 구간 T40동안에 독출명령00h를 입력하고 구간 T41동안에 3사이클의 어드레스를 입력하면 구간 T42동안 데이터 감지가 진행된다. 데이터 감지 후에 페이지 버퍼에는 데이터가 일시 저장되어 있으며, 구간 T43동안 페이지 복사 프로그램 명령 15h를 인가한 후, 복사할 행의 어드레스를 알리는 3사이클의 어드레스를 제공하면, 상기 페이지 버퍼에 저장된 데이터는 외부로 출력됨이 없이 바로 해당 행의 메모리 셀로 프로그램된다. 이 경우에 상기 대응되는 행의 복사 플래그 셀은 상기 메모리 셀이 복사동작의 프로그램(기입)에 따른 데이터 저장이므로 데이터1로 기입된다.13 is a timing diagram of an external input operation according to an embodiment of the page copy program of the present invention. First, the command latch enable terminal CLE, the address latch enable terminal ALE, and the write enable terminal , And read enable terminals The corresponding signal waveforms are applied to the corresponding timing diagrams, the read command 00h is input during the interval T40, and three cycles of addresses are input during the interval T41. After the data is detected, the data is temporarily stored in the page buffer. If the page copy program command 15h is applied during the interval T43, and the address of three cycles indicating the address of the row to be copied is provided, the data stored in the page buffer is transferred to the outside. It is programmed to the memory cells of the row without output. In this case, the copy flag cell of the corresponding row is written as data 1 since the memory cell is data storage according to the program (write) of the copy operation.
페이지 복사동작에 의해 프로그램된 데이터를 독출시에는 상기 페이지 복사 플래그가 1로 되어있으므로, 상기 제4도의 보정부(500)의 비교동작에 의해 원래의 데이터가 출력버퍼(600)를 통해 출력되는 것이다. 즉, 출력 버퍼(600)를 통하여 출력되는 최종적인 데이터는 반전하여 프로그램된 데이터를 다시 반전한 것이므로, 결국 원래의 복사된 데이터가 반전없이 정상적으로 출력되는 형태가 됨을 알 수 있다.When the data programmed by the page copy operation is read, since the page copy flag is set to 1, the original data is output through the output buffer 600 by the comparison operation of the correction unit 500 of FIG. . That is, since the final data output through the output buffer 600 is inverted and inverted the programmed data, it can be seen that the original copied data is normally output without inversion.
상술한 바와 같은 본 발명에 따르면, 1열로 된 복사 플래그 셀부를 추가하여야 하나, 외부기억장치를 사용하지 않으므로 페이지 복사를 고속으로 할 수 있는 장점이 있다. 또한, 불휘발성 반도체 메모리의 메모리 셀에 저장된 데이터를 임의의 행에서 다른행으로 페이지 복사하고 이를 독출하는 경우에, 원래의 데이터의 논리상태를 반전시킴없이 독출할 수 있는 고유한 효과가 있다.According to the present invention as described above, the copy flag cell unit of one column should be added, but since the external memory device is not used, there is an advantage in that page copying can be performed at high speed. In addition, in the case of page copying and reading data stored in a memory cell of a nonvolatile semiconductor memory from one row to another row, there is an inherent effect that the original data can be read without inverting the logical state of the original data.
Claims (6)
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040639A KR0172366B1 (en) | 1995-11-10 | 1995-11-10 | Non-volatile semiconductor memory device |
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