KR0169792B1 - Circuit for compensating a reproduction clock for encoding efm signal - Google Patents
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Abstract
본 발명은 CDP 시스템이나 시디-롬(CD-ROM)등에서 사용하는 디스크에 데이터를 기록할 때 장비 문제로 인하여 피트가 정확하게 만들어지지 못하였을 경우에 안정되게 EFM 신호 복조용 재생클럭신호를 EFM 신호 복조회로에 입력되게 하는 EFM 신호 복조용 재생클럭신호 보정회로에 관한 것인 바, 그 특징은 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 신호의 에지를 검출하는 에지 검출수단과, EFM 신호 복조회로에 필요한 고주파 클럭신호를 만들어내기 위한 주파수 합성수단과, 상기 에지 검출수단에서 검출되는 출력으로 EFM 신호의 임의 에지에서 다음 에지까지의 길이를 재는 펄스 폭 카운트수단과, 펄스 폭 카운트수단으로부터 나온 출력으로 클럭신호의 보정에 필요한 보정 데이터를 탐색하여 출력하는 보정데이터 탐색수단과, 상기 보정데이터 탐색수단에서 출력되는 보정 데이터로 보정 완료된 EFM 출력신호를 만들어내는 내부 EFM 신호 발생 수단과, 내부 EFM 신호 발생수단의 보정 완료된 EFM 출력신호나 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 입력신호를 선택적으로 PLL 이나 복조회로에 출력하는 EFM 입력신호를 선택적으로 구성함에 있다.According to the present invention, when the data is recorded on a disc for use in a CDP system or a CD-ROM, the EFM signal demodulates the reproduction clock signal for the EFM signal demodulation stably when the pits are not made correctly due to equipment problems. The present invention relates to a regeneration clock signal correction circuit for demodulating an EFM signal for input to an inquiry furnace, the characteristics of which include edge detection means for detecting an edge of an EFM signal input through an RF amplification and waveform shaping circuit, and an EFM signal demodulation circuit. Frequency synthesizing means for generating a high frequency clock signal required for the furnace, pulse width counting means for measuring the length from an arbitrary edge to the next edge of the EFM signal with the output detected by the edge detecting means, and an output from the pulse width counting means Correction data search means for searching for and outputting correction data necessary for correction of a clock signal; PLL selectively selects the internal EFM signal generating means for generating the corrected EFM output signal from the correction data output from the EFM output signal, and the EFM input signal input through the corrected EFM output signal of the internal EFM signal generating means or the RF amplification and waveform shaping circuit. Alternatively, the EFM input signal output to the demodulation circuit can be selectively configured.
Description
제1도는 콤팩트 디스크의 각 에칭 정도에 따른 피트상태를 보인 참고도로서,1 is a reference diagram showing a pit state according to each etching degree of a compact disc,
(a)는 정상적으로 에칭되었을 경우의 피트상태도.(a) is a pit state in the case of normally etching.
(b)는 오버 에칭되었을 경우의 피트상태도.(b) is a pit state in the case of overetching.
(c)는 언더 에칭되었을 경우의 피트상태도.(c) is a pit state in the case of under etching.
제2도는 제1도의 각 에칭 정도에 따라 RF 증폭 및 파형 정형회로에서 입력되는 EFM 신호 파형도로서,FIG. 2 is an EFM signal waveform diagram input from an RF amplification and waveform shaping circuit according to the degree of etching of FIG.
(a)는 정상적으로 에칭되었을 경우의 EFM 신호 파형도.(a) is an EFM signal waveform diagram in the case of normally etching.
(b)는 오버 에칭되었을 경우의 EFM 신호 파형도.(b) is a waveform diagram of the EFM signal when overetched.
(c)는 언더 에칭되었을 경우의 EFM 신호 파형도.(c) is an EFM signal waveform diagram when underetched.
제3도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 일 실시예를 보인 블록도.3 is a block diagram showing an embodiment of a regeneration clock correction circuit for demodulating an EFM signal according to the present invention.
제4도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 내부 EFM 신호 발생부의 일 실시예를 보인 상세도.Figure 4 is a detailed view showing an embodiment of the internal EFM signal generator of the reproduction clock correction circuit for EFM signal demodulation according to the present invention.
제5도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 롬코딩예를 보인 탐색표.5 is a lookup table showing an example of the ROM coding of the regeneration clock correction circuit for demodulating the EFM signal according to the present invention.
제6도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로에서 각 경우의 동작 파형도로서,6 is an operation waveform diagram in each case in the reproduction clock correction circuit for demodulating the EFM signal according to the present invention.
(a)는 디스크 제조시 오버 에칭일 때의 보정 과정에 대한 동작 파형도.(a) is an operation waveform diagram of a correction process when over etching during disc manufacturing.
(b)는 디스크 제조시 언더 에칭일 때의 보정 과정에 대한 동작 파형도.(b) is an operation waveform diagram for a correction process when under etching during disc manufacturing.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 에지 검출기 20 : 주파수 합성기10 edge detector 20 frequency synthesizer
30 : 펄스 폭 카운터 40 : 롬30: pulse width counter 40: ROM
50 : 내부 EFM 신호 발생기 51 : 다운 카운터50: internal EFM signal generator 51: down counter
52 : 제로상태 검출기 53 : 래치52: zero state detector 53: latch
60 : 멀티플렉서60: multiplexer
본 발명은 콤팩트 디스크 플레이어(이하는 CDP라 칭함)용 디스크 제조 시 발생하는 불균일한 피트에 대응하여 안정하게 Eight to Fourteen Modulation(이하는 EFM이라 칭함)신호 복조용 재생클럭신호를 만들어내는 보정회로에 관한 것으로서, 보다 상세하게는 CDP시스템이나 시디-롬(CD-ROM)등에서 사용하는 디스크에 데이터를 기록할 때 장비문제로 인하여 피트가 정확하게 만들어지지 못하였을 경우에 안정되게 EFM 신호 복조용 재생클럭신호를 EFM 신호 복조회로에 입력함으로써, EFM 신호 복조시 입력신호의 지터를 보정할 수 있는 EFM 신호 복조용 재생클럭신호 보정회로에 관한 것이다.The present invention provides a correction circuit for stably producing a reproduction clock signal for demodulating an Eight to Fourteen Modulation (hereinafter referred to as EFM) signal in response to uneven pit generated during manufacture of a disc for a compact disc player (hereinafter referred to as CDP). More specifically, when the data is recorded on a disc used in a CDP system or a CD-ROM, the PFM is stably reproduced when the pit is not made correctly due to equipment problems. The present invention relates to an EFM signal demodulation regeneration clock signal correction circuit capable of correcting jitter in an input signal when demodulating the EFM signal by inputting the signal to the EFM signal demodulation circuit.
종래의 디스크 제조기술에 있어서, CDP용 디스크에 데이터를 기록할 때 제1도의 (a)와 같이 정상적으로 피트가 형성된 경우는 EFM 복조회로로 입력되는 EFM 신호가 제2도의 (a)와 같이 정상적으로 입력될 수 있게 되나, CDP용 디스크에 데이터를 기록할 때 장비 문제로 인하여 제1도의 (b)와 같이 오버 에칭이 되면 피트가 형성된 부분은 원래 제조시 목표로 했던 길이보다 길게 되고 피트가 형성되지 않은 부분은 원래 목표로 했던 길이보다 짧아지게 되며, (c)와 같이 언더 에칭이 되면 피트가 형성된 부분은 정상적으로 형성된 피트에 비해서 길이가 짧아지게 되고 피트가 형성되지 않은 부분은 정상적인 경우보다 길이가 길어지게 된다. 이와 같이 오버 에칭되거나 언더 에칭되어 피트가 정확하게 만들어지지 못한 경우 CDP 시스템에서 픽업된 라디오 주파수(이하는 RF라 칭함) 데이터가 RF 증폭 및 파형 정형회로를 거쳐 EFM 복조회로로 입력되는 EFM 신호는 제2도의 (b) 및 (c)와 같이 펄스폭이 달라지게 되고, 따라서 EFM 신호 복조용 재생클럭신호를 만들어내기 위해 복조회로에 내장된 위상고정루프(이하는 PLL이라 칭함)에서는 상기와 같은 EFM 입력신호가 복조회로로 입력되면 기준 입력신호가 비정상적으로 흔들리는 것처럼 인식하기 때문에 올바른 재생 클럭신호를 만들어 낼 수 없고, 이에 따라 클럭의 지터(Jitter)문제가 발생하여 EFM 입력신호에 대한 올바른 복조를 행할 수 없게 되었다. 다라서 이러한 문제점을 보정하기 위해 기존의 CDP 시스템에서는 자동 비대칭(Auto Asymmetry)회로를 이용하여 피트가 이상 제조된 것을 보상해주는 방식을 이용하고 있으나, 디스크마다 제조 특성이 상이하기 때문에 문제가 발생할 소지가 많이 있었다.In the conventional disc manufacturing technique, when pits are normally formed as shown in FIG. 1A when data is recorded on the CDP disc, the EFM signal inputted to the EFM demodulation circuit is normally as shown in FIG. 2A. When data is recorded on a CDP disk, if the device is overetched as shown in FIG. 1 (b) due to equipment problems, the pit is formed to be longer than the length originally intended for manufacturing and the pit is not formed. If the part is not etched, it will be shorter than the original target, and if it is under-etched as shown in (c), the part where the pit is formed will be shorter than the normal part, and the part without the pit will be longer than normal You lose. If the over-etched or under-etched pits are not made correctly, the radio frequency (hereinafter referred to as RF) data picked up by the CDP system is fed to the EFM demodulation circuit through the RF amplification and waveform shaping circuits. As shown in (b) and (c) of FIG. 2, the pulse width is changed, and thus, in the phase-locked loop (hereinafter referred to as PLL) built in the demodulation circuit to generate the regeneration clock signal for demodulating the EFM signal, When the EFM input signal is inputted to the demodulation circuit, the reference input signal is recognized as abnormally shaken. Therefore, it is impossible to produce a correct reproduction clock signal. Therefore, a jitter problem occurs in the clock, thereby correcting the demodulation of the EFM input signal. Could not be done. Therefore, in order to compensate for this problem, the conventional CDP system uses an automatic asymmetry circuit to compensate for abnormal manufacturing of the pit, but there is a possibility that a problem occurs because the manufacturing characteristics are different for each disk. There was a lot.
본 발명은 상기와 같은 문제점을 해결하기 위해 창출한 것으로서, 본 발명의 목적은 어떤 디스크에도 안정되게 EFM 신호 복조용 재생클럭신호를 만들어 낼 수 있게 함으로써, CDP 시스템 뿐만 아니라 고속 시디-롬 시스템에도 사용되어 빠른 주파수 고정 시간과 안정된 데이터의 복조가 가능하게 하는 EFM 신호 복조용 재생클럭 보정회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to enable a stable clock signal for demodulating an EFM signal on any disc, thereby being used not only for a CDP system but also for a fast CD-ROM system. The present invention provides a regeneration clock correction circuit for demodulating an EFM signal that enables fast frequency settling time and stable data demodulation.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 특징은 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 신호의 에지를 검출하는 에지 검출수단과, EFM 신호 복조회로에 필요한 고주파 클럭신호를 만들어내기 위한 주파수 합성수단과, 상기 에지 검출수단에서 검출되는 출력으로 EFM 신호의 임의 에지에서 다음 에지까지의 길이를 재는 펄스 폭 카운트수단과, 펄스 폭 카운트수단으로부터 나온 출력으로 클럭신호의 보정에 필요한 보정데이터를 탐색하여 출력하는 보정데이터 탐색수단과, 상기 보정데이터 탐색수단에서 출력되는 보정 데이터로 보정 완료된 EFM 출력신호를 만들어내는 내부 EFM 신호 발생수단과, 내부 EFM 신호 발생수단의 보정 완료된 EFM 출력신호나 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 입력신호를 선택적으로 PLL이나 복조회로에 출력하는 EFM 신호 선택 수단으로 구성함에 있다.The characteristics of the EFM signal demodulation regeneration clock correction circuit for achieving the above object are edge detection means for detecting the edge of the EFM signal input through the RF amplification and waveform shaping circuit, and the EFM signal demodulation circuit. Frequency synthesizing means for generating a high frequency clock signal required for the signal, pulse width counting means for measuring the length from an edge to the next edge of the EFM signal with the output detected by the edge detecting means, and an output from the pulse width counting means. Correction data search means for searching for and outputting correction data required for clock signal correction, internal EFM signal generating means for generating a corrected EFM output signal from correction data output from the correction data search means, and internal EFM signal generating means EFM output signal that is input through the calibrated EFM output signal or RF amplification and waveform shaping circuit EFM signal selection means for selectively outputting the call to the PLL or demodulation circuit.
이하, 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 바람직한 하나의 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a regeneration clock correction circuit for demodulating an EFM signal according to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 일 실시예를 보인 블록도로서, 도면에 도시된 바와 같이 데이터 픽업수단으로부터 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 신호의 에지를 검출하는 에지 검출수단은 EFM 입력신호(EFMI)의 상승 에지 또는 하강 에지를 검출하여 펄스 폭 카운터가 카운트하는 주기를 결정하는 리세트 신호를 만들어내기 위한 에지 검출신호(SIGI)를 출력하는 에지 검출기(10)로 구성하고, EFM 신호 복조회로에 필요한 고주파 클럭신호를 만들어내기 위한 주파수 합성수단은 이 회로가 사용하는 고주파의 마스터 클럭신호(CK)를 발생시키기 위한 주파수 합성기(20)로서 이 주파수 합성기는 본 발명에 의해서 구현된 전체 회로의 분해능을 가늠하므로 주파수는 높을수록 좋지만 C모스로도 회로 구현이 가능하도록 EFM 신호의 기준 주파수를 T(EFM 신호는 3T에서 11T까지의 길이를 갖음)라 할때 8*T인 주파수(1T가 4.3218MHz일 때 클럭신호는 34.57MHz)를 구현하도록 구성함이 바람직하다. 그리고 상기 에지 검출수단에서 검출되는 출력으로 EFM 입력신호의 임의의 에지에서 다음 에지까지의 길이를 재는 펄스 폭 카운트수단은 에지 검출기의 에지검출신호(SIGI)를 리세트 신호로 이용하고 주파수 합성기의 출력신호인 고주파의 마스터 클럭신호(CK)를 클럭으로 사용해서 EFM 입력신호의 펄스 길이를 측정하고 그 측정 폭에 대한 데이터(W[1:8])를 출력하는 펄스 폭 카운터(30)로 구성하고, 상기 펄스 폭 카운트수단으로부터 나온 출력으로 클럭신호의 보정에 필요한 보정 데이터를 탐색하여 출력하는 보정데이터 탐색수단은 펄스 폭 카운터로부터 나오는 각각의 데이터에 해당하는 각각의 보정 데이터를 제6도와 같이 EFM 신호에 대해서 주파수 영역별로 해당 보정 데이터를 테이블화하여 내장하고 있는 롬(40)으로서, 이 롬은 펄스 폭 카운터의 출력 데이터(W[1:8])를 어드레스로 받아서 그 어드레스 데이터에 해당하는 보정 데이터(RO[1:8])를 찾아 내부 EFM 신호 발생기(50)로 보정에 필요한 보정 데이터(RO[1:8])를 출력하도록 구성하며, 내부 EFM 신호 발생수단은 롬에서 출력되는 보정 데이터를 받아서 내부 EFM 신호로부터 보정 완료된 EFM 출력신호를 만들어내는 내부 EFM 신호 발생기(50)로 구성하고, 내부 EFM 신호 발생수단의 보정 완료된 EFM 출력신호(EFMG)나 RF 증폭 및 파형 정형회로를 거쳐 입력되는 EFM 입력 신호(EFMI)를 선택적으로 출력하는 EFM 신호 선택수단은 시스템이 불안정할 때 논리 로우 0로 떨어지고 시스템이 안정한 상태일 때 논리 하이 1로 복구되는 고정신호에 의해 EFMI 신호를 그대로 PLL과 EFM 복조회로로 보내줄것인가 또는 내부 EFM 신호 발생기를 거친 EFMG 신호를 PLL과 복조회로로 보내줄 것인가를 결정하는 멀티플렉서(60)로 구성함이 바람직하다.3 is a block diagram showing an embodiment of an EFM signal demodulation regeneration clock correction circuit according to the present invention. As shown in the figure, an edge of an EFM signal input from a data pickup means through an RF amplification and waveform shaping circuit is shown. The edge detecting means for detecting is an edge detector for outputting an edge detection signal SIGI for detecting a rising edge or a falling edge of the EFM input signal EFMI and generating a reset signal for determining a period in which the pulse width counter counts. 10), the frequency synthesizing means for generating a high frequency clock signal necessary for the EFM signal demodulation circuit is a frequency synthesizer 20 for generating a high frequency master clock signal CK used by this circuit. EFM measures the resolution of the entire circuit implemented by the present invention. When the reference frequency of the signal is T (EFM signal has a length from 3T to 11T), it is preferable to configure a frequency of 8 * T (the clock signal is 34.57MHz when 1T is 4.3218MHz). The pulse width counting means for measuring the length from an arbitrary edge to the next edge of the EFM input signal as the output detected by the edge detecting means uses the edge detection signal (SIGI) of the edge detector as a reset signal and outputs the frequency synthesizer. The pulse width counter 30 measures the pulse length of the EFM input signal using the high frequency master clock signal CK as a clock and outputs data (W [1: 8]) for the measurement width. The correction data search means for searching for and outputting correction data necessary for the correction of the clock signal to the output from the pulse width counting means may output the respective correction data corresponding to the respective data from the pulse width counter as shown in FIG. The ROM 40 stores the correction data for each frequency domain in a table, which is the output of the pulse width counter. Receives the data W [1: 8] as an address, finds the correction data RO [1: 8] corresponding to the address data, and uses the internal EFM signal generator 50 to correct the correction data RO [1: 8]. ]), And the internal EFM signal generating means comprises an internal EFM signal generator 50 which receives the correction data output from the ROM and generates a corrected EFM output signal from the internal EFM signal. The EFM signal selection means for selectively outputting the corrected EFM output signal (EFMG) or the EFM input signal (EFMI) input through the RF amplification and waveform shaping circuit falls to logic low 0 when the system is unstable and the system is stable. , Will the EFMI signal be sent to the PLL and EFM demodulation circuit as is by the fixed signal restored to logic high 1 or the EFMG signal passing through the internal EFM signal generator to the PLL and demodulation circuit? This is preferable also consist of a multiplexer (60) for determining.
제4도는 본 발명에 따른 EFM 신호 복조용 재생 클럭 보정회로의 내부 EFM 신호 발생기의 일 실시예를 보인 상세도로서, 도면에 도시된 바와 같이 롬(40)에서 출력되는 보정 데이터(RO[1:8])를 카운트 입력(D)으로 받고 상기 주파수 합성기(20)에서 출력되는 마스터 클럭신호(CK)를 클럭입력(CK1)으로 받아 카운트 입력에 따라 계수를 하나씩 감소시키는 다운 카운터(51)와, 상기 다운 카운터의 출력을 논리 합으로 연산하는 다수의 오어게이트(OR1~OR3)로 구성하여 상기 다운 카운터의 출력에 논리 0인 상태가 있는가를 찾아내기 위한 제로 상태 검출기(52)와, 상기 제로상태 검출기의 출력신호를 클럭입력(CK2)으로 하여 내부 EFM 신호로부터 보정완료된 EFM 출력신호(EFMG)를 만들어내는 래치(53)로 구성함이 바람직하다.4 is a detailed view showing an embodiment of the internal EFM signal generator of the reproduction clock correction circuit for demodulating the EFM signal according to the present invention, and as shown in the drawing, correction data RO [1: 8]) a down counter 51 for receiving the master input signal CK outputted from the frequency synthesizer 20 as the clock input CK1 and decreasing the coefficient by one according to the count input; A zero state detector 52 for detecting whether there is a logic 0 state at the output of the down counter by configuring a plurality of or gates OR1 to OR3 that calculate the output of the down counter as a logical sum; and the zero state detector It is preferable to configure the latch 53 for generating the corrected EFM output signal EFMG from the internal EFM signal using the output signal of the clock input CK2.
제5도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로에서 EFMI 신호에 각각에 의한 펄스 폭 카운터의 출력 데이터(W[1:8])와 롬의 보정 데이터(RO[1:8])를 보인 롬 코딩의 한 예로써, 1T-4t≤EFMI1T+4t이면 4≤W12, RO=8이며, 2T-4t≤EFMI2T+4t이면 12≤W20, RO=16이고, 3T-4t≤EFMI3T+4t이면 20≤W28, RO=24이며, ……14T-4t≤EFMI14T+4t이면 108≤W116, RO=112이며, 15T-4t≤EFMI15+4t이면 116≤W120, RO=120이고, 이때 정상 속도시 T=4.3218MHz, t=34.5744MHz이며, 2배속시 T=8.6436MHz, t=64.1488MHz이고, 4배속시 T=17.2872MHz, t=138.2976MHz이다.5 shows the output data W [1: 8] and ROM correction data RO [1: 8] of the pulse width counter according to the EFMI signal in the EFM signal demodulation regeneration clock correction circuit according to the present invention. As an example of the ROM coding shown, 4 ≦ W12 and RO = 8 when 1T-4t ≦ EFMI1T + 4t, 12 ≦ W20 and RO = 16 when 2T-4t ≦ EFMI2T + 4t, and 3T-4t ≦ EFMI3T + 4t. 20 ≦ W28, RO = 24,... … 14T-4t≤EFMI14T + 4t, 108≤W116, RO = 112, 15T-4t≤EFMI15 + 4t, 116≤W120, RO = 120, with normal speed T = 4.3218MHz, t = 34.5744MHz, 2 T = 8.6436MHz, t = 64.1488MHz at double speed, T = 17.2872MHz, t = 138.2976MHz at 4x speed.
제6도는 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로에서 각 경우의 동작 파형도로서, (a)는 디스크 제조 시 오버 에칭일 때의 보정과정에 대한 동작 파형도이고, (b)는 디스크 제조시 언더 에칭일 때의 보정 과정에 대한 동작 파형도를 보여준다.6 is an operation waveform diagram in each case in the EFM signal demodulation regeneration clock correction circuit according to the present invention, (a) is an operation waveform diagram for the correction process during over-etching during disc manufacturing, and (b) An operational waveform diagram of the calibration process for under etching during manufacturing is shown.
이상에서와 같은 구성을 참고하여 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로의 동작을 설명하면 다음과 같다.Referring to the configuration as described above with reference to the operation of the EFM signal demodulation regeneration clock correction circuit according to the present invention.
먼저 제1도의 (b)와 같이 피트가 오버 에칭된 경우의 클럭 보정 과정을 보면, 제5도의 (a)와 같이 에지 검출기(10)에 입력되는 EFMI 신호는 오버 에칭에 의해서 피트가 형성된 부분은 마스터 클럭신호(CK)의 2주기(2CK)만큼 길이가 길고 피트가 형성되지 않은 부분은 마스터 클럭신호(CK)의 2주기(2CK)만큼 길이가 짧게 입력되므로 에지 검출기(10)에서는 입력된 EFMI 신호의 에지를 검출한 결과를 에지검출신호(SIGI)로 보여준다. 이때 정상적인 경우 EFMI 신호가 3T일 경우 펄스 폭 카운터(30)의 출력 신호(W[1:8])는 24가 출력되지만 이 경우는 26이 출력된다. 따라서 롬(40)은 펄스 폭 카운터(30)의 출력신호(W[1:8])에 대응하는 값을 제5도의 롬 코딩예에서와 같이 설정된 자신의 탐색표에서 찾아 출력신호(RO[1:8])를 24로 출력하며, 이어서 내부 EFM 신호 발생기(50)에서는 내부 EFM 신호를 상기 롬(40)의 출력신호(RO[1:8])에 대응하는 EFMG 신호로 보정하여 출력한다.First, as shown in (b) of FIG. 1, when the pit is over-etched, a clock correction process is performed. As shown in (a) of FIG. 5, the EFMI signal input to the edge detector 10 is formed by over-etching. Since the length of the master clock signal CK is longer by 2 cycles (2CK) and the pit is not formed, the length is shorter by 2 cycles (2CK) of the master clock signal CK, so the edge detector 10 inputs the EFMI. The result of detecting the edge of the signal is shown as an edge detection signal (SIGI). In this case, when the EFMI signal is 3T, the output signal W [1: 8] of the pulse width counter 30 is 24, but in this case 26 is output. Therefore, the ROM 40 finds a value corresponding to the output signal W [1: 8] of the pulse width counter 30 in its search table set as in the ROM coding example of FIG. 5 and outputs the signal RO [1. : 8]) is outputted to 24, and the internal EFM signal generator 50 then corrects the internal EFM signal with an EFMG signal corresponding to the output signal RO [1: 8] of the ROM 40 and outputs the same.
다음으로 제1도의 (c)와 같이 피트가 언더 에칭된 경우의 클럭 보정 과정을 보면, 제5도의 (a)와 같이 에지 검출기(10)에 입력되는 EFMI 신호는 오버 에칭에 의해서 피트가 형성된 부분은 마스터 클럭신호(CK)의 2주기(2CK)만큼 길이가 짧고 피트가 형성되지 않은 부분은 마스터 클럭신호(CK)의 2주기(2CK)만큼 길이가 길게 입력되므로 에지 검출기(10)에서는 입력된 EFMI 신호의 에지를 검출한 결과를 에지검출신호(SIGI)로 보여준다. 이때에도 정상적인 경우 EFMI 신호가 3T 일 경우 펄스 폭 카운터(30)의 출력신호(W[1:8])는 24가 출력되지만 이 경우는 22이 출력된다. 따라서 롬(40)은 펄스폭 카운터 출력신호(W[1:8])에 대응하는 값을 제5도의 롬 코딩예에서와 같이 설정된 자신의 탐색표에서 찾아 출력신호(RO[1:8])로 24를 출력하며, 이어서 내부 EFM 신호 발생기(50)에서는 내부 EFM 신호를 롬(40)의 출력신호(RO[1:8])에 대응하는 EFMG 신호로 보정하여 출력한다.Next, when the pit is under-etched as shown in FIG. 1 (c), the clock correction process is performed. As shown in FIG. 5 (a), the EFMI signal input to the edge detector 10 is a portion where the pit is formed by over etching. Since the length is short by 2 cycles 2CK of the master clock signal CK and the pit is not formed, the length is input by 2 cycles 2CK of the master clock signal CK, so the edge detector 10 The result of detecting the edge of the EFMI signal is shown as an edge detection signal (SIGI). Even in this case, when the EFMI signal is 3T, the output signal W [1: 8] of the pulse width counter 30 is 24, but in this case 22 is output. Therefore, the ROM 40 finds a value corresponding to the pulse width counter output signal W [1: 8] in its search table set as in the ROM coding example of FIG. 5 and outputs the signal RO [1: 8]. 24 is output, and the internal EFM signal generator 50 then corrects and outputs the internal EFM signal with an EFMG signal corresponding to the output signal RO [1: 8] of the ROM 40.
따라서 멀티플렉서(60)는 EFMI 신호와 EFMG 신호 중 하나의 신호를 선택하여 출력하는데, 이때의 선택동작은 시스템의 상태에 따라 논리값이 변하는 고정 신호를 이용한다. 즉, 시스템이 불안정하여 고정신호가 논리 로우 0이면 EFMI 신호가 선택되어지고, 시스템이 안정한 상태일 때 즉, 고정신호가 논리 하이 1이면 EFMG 신호가 선택되어 PLL 과 복조회로로 출력되게 한다.Therefore, the multiplexer 60 selects and outputs one of the EFMI signal and the EFMG signal, and the selection operation uses a fixed signal whose logic value changes according to the state of the system. That is, when the system is unstable and the fixed signal is logic low 0, the EFMI signal is selected. When the system is stable, that is, when the fixed signal is logic high 1, the EFMG signal is selected and output to the PLL and demodulation circuit.
이상에서와 같이 본 발명에 따른 EFM 신호 복조용 재생클럭 보정회로에 의하면 CDP 시스템이나 시디-롬(CD-ROM) 등에서 사용하는 디스크에 데이터를 기록할 때 장비 문제로 인하여 피트가 정확하게 만들어지지 못하였을 경우에도 안정되게 EFM 신호 복조용 재생 클럭 신호를 EFM 신호 복조회로에 공급함으로써, EFM 신호 복조시 입력신호의 지터를 보정할 수 있는 유용함이 있다.As described above, according to the reproduction clock correction circuit for demodulating the EFM signal according to the present invention, when the data is recorded on a disc used in a CDP system or a CD-ROM, the pit may not be made correctly due to equipment problems. Even in this case, by stably supplying the reproduction clock signal for EFM signal demodulation to the EFM signal demodulation circuit, there is an advantage that it is possible to correct jitter of the input signal during EFM signal demodulation.
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