KR0168700B1 - Thin film semiconductor element - Google Patents
Thin film semiconductor element Download PDFInfo
- Publication number
- KR0168700B1 KR0168700B1 KR1019940005079A KR19940005079A KR0168700B1 KR 0168700 B1 KR0168700 B1 KR 0168700B1 KR 1019940005079 A KR1019940005079 A KR 1019940005079A KR 19940005079 A KR19940005079 A KR 19940005079A KR 0168700 B1 KR0168700 B1 KR 0168700B1
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- layer
- source
- tft
- channel
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000010409 thin film Substances 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 76
- 239000011241 protective layer Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 239000010408 film Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000571 coke Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Abstract
본 발명은 제조공정을 복잡하게 하는 일 없이, 광조사에 의한 리크전류를 작게할 수 있는 박막반도체소자를 제공하기 위한 것이다.The present invention is to provide a thin film semiconductor device which can reduce the leakage current by light irradiation without complicating the manufacturing process.
이를 위해 본 발명은, 역스태거형 TFT에 있어서, 소오스 및 드레인이 각각 채널보호층상에 겹쳐지는 영역을 갖추고, 겹쳐지는 영역에 있어서 채널보호층의 폭방향의 적어도 한쪽의 폭면보다도 소오스 및 드레인의 폭면이 겹쳐지는 영역의 바깥쪽에 있으면서 소오스 및 드레인과 채널보호층의 겹쳐지는 교점에 있어서 반도체층과도 겹쳐지는 교점은 갖춘 것을 특징으로 하는 박막반도체소자를 제공한다.To this end, the present invention provides a region in which a source and a drain overlap each other on a channel protective layer in an inverted staggered TFT, and in the overlapping region, the source and the drain of at least one of the width direction of the channel protective layer in the width direction of the channel stabilization layer are overlapped. Provided is a thin-film semiconductor device having an intersection with the semiconductor layer in the intersection of the source and drain and the channel protective layer while being located outside the region where the width overlaps.
Description
제1도는 본 발명의 TFT를 나타낸 도면으로, 제1도(a)는 평면도, 제1도(b)는 제1도(a)의 I-I단면도를, 제1도(c)는 제1도(a)의 II-II단면도를, 제1도(d)는 제1도(a)의 IV-IV단면도를 각각 나타낸 것.FIG. 1 is a view showing a TFT of the present invention, in which FIG. 1 (a) is a plan view, FIG. 1 (b) is a cross-sectional view II of FIG. 1 (a), and FIG. Section II-II of Figure a) and Figure 1 (d) show Section IV-IV of Figure 1 (a), respectively.
제2도는 종래의 TFT를 나타낸 단면으로, 제2도(a)는 평면도를, 제2도(b)는 제2도(a)의 II-II단면도를, 제2도(c)는 제2도(a)의 IV-IV단면도를 각각 나타낸 것.FIG. 2 is a cross-sectional view of a conventional TFT, and FIG. 2 (a) is a plan view, FIG. 2 (b) is a II-II cross-sectional view of FIG. 2 (a), and FIG. IV-IV cross-sectional view of Fig. (A), respectively.
제3도는 리크전류경로를 설명하기 위한 도면으로, 제3도(a)와 제3도(b)는 종래의 TFT의 평면구조를, 제3도(c)는 본 발명의 TFT의 평면도를 각각 나타낸 것.3 is a view for explaining the leakage current path, wherein FIGS. 3A and 3B show a planar structure of a conventional TFT, and FIG. 3C shows a plan view of a TFT of the present invention. Shown.
제4도는 TFT의 Id-Vg특성을 나타낸 도면으로, 제4도(a)는 실시예1을, 제4도(b)는 종래예를 각각 나타낸 것.4 is a diagram showing the Id-Vg characteristics of a TFT, and FIG. 4 (a) shows Example 1 and FIG. 4 (b) shows a conventional example.
제5도는 실시예1의 TFT구조의 특별한 예를 나타낸 도면으로, 제5도(a)는 평면도를, 제5도(b)는 제5도(a)의 I-I단면도를 각각 나타낸 것이다.FIG. 5 is a view showing a special example of the TFT structure of Embodiment 1, in which FIG. 5 (a) shows a plan view, and FIG. 5 (b) shows an I-I cross section of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 채널보호층 2 : 소오스 및 드레인1 channel protection layer 2 source and drain
3 : 게이트전극층 4 : 게이트절연층3: gate electrode layer 4: gate insulating layer
5 : 반도체층 6 : 접촉층5 semiconductor layer 6 contact layer
7 : 기판7: substrate
[산업상의 이용분야][Industrial use]
본 발명은 박막반도체소자(薄膜半導體素子)에 관한 것으로, 특히 액티브 매트릭스형(Active Matrix型) 액정표시장치 등에 이용하여 박막반도체소자 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film semiconductor devices, and more particularly to a structure of thin film semiconductor devices for use in active matrix liquid crystal displays.
[종래의 기술 및 그 문제점][Traditional Technology and Problems]
근년, 박막반도체소자(이하, TFT라 약칭한다)는 액티브 매트릭스형 액정표시장치나 이미지 센서 등의 소자로서 많이 사용되고 있는 바, 그와 더불어 액정표시장치 등에 사용할 때의 반도체 특성의 향상이 요망되고 있다.In recent years, thin-film semiconductor elements (hereinafter referred to as TFTs) have been widely used as elements of active matrix liquid crystal display devices and image sensors. In addition, improvement of semiconductor characteristics when used in liquid crystal display devices and the like is desired. .
종래의 TFT의 구성에 대해 역스태거형 TFT를 예로 들어 제2도를 참조하여 설명한다. 제2도(a)는 평면도를, 제2도(b)는 제2도(a)의 II-II단면도를, 제2도(c)는 제2도(a)의 IV-IV단면도를 나타낸 것이다.The structure of a conventional TFT will be described with reference to FIG. 2 by taking an inverse staggered TFT as an example. FIG. 2 (a) shows a plan view, FIG. 2 (b) shows a II-II cross section of FIG. 2 (a), and FIG. 2 (c) shows an IV-IV cross section of FIG. 2 (a). will be.
유리 등으로 이루어진 절연기판(7)상에 게이트전극층(3)을 형성하고, 또한 게이트절연층(4), 반도체층(5), 채널보호층(1)을 차례차례 형성한다. 소정의 채널길이를 얻을 수 있도록 채널보호층(1)을 형성한 후, 접촉층(6; Contact層), 소오스(2), 드레인(2)을 형성한다. 여기까지는 소오스와 드레인을 접촉층(6)에 의해 단락되어 있다. 그리고 채널보호층(1)상의 접촉층(6)을 소오스(2)와 드레인(2)을 마스크로 이용하여 제거한다. 여기서 소오스(2) 및 드레인(2)의 폭은 채널보호층(1)의 폭보다도 넓게 형성된다. 즉 소오스 또는 드레인의 폭을 W1, 채널보호층(1)의 폭을 W0로 한다면, W0W1이다. 이는 채널층의 폭을 넓게 함으로써 소오스와 드레인간의 저항을 낮출 필요가 있기 때문이다. 또한, 채널층의 보호를 확실히 하기 위해서도 채널보호층의 폭을 넓게 하여 배열을 용이하게 할 필요가 있었다.The gate electrode layer 3 is formed on the insulating substrate 7 made of glass, and the gate insulating layer 4, the semiconductor layer 5, and the channel protective layer 1 are sequentially formed. After the channel protective layer 1 is formed to obtain a predetermined channel length, the contact layer 6, the source 2, and the drain 2 are formed. The source and the drain are short-circuited by the contact layer 6 so far. Then, the contact layer 6 on the channel protective layer 1 is removed using the source 2 and the drain 2 as a mask. Here, the width of the source 2 and the drain 2 is formed wider than the width of the channel protective layer 1. That is, if the width of the source or drain is W 1 and the width of the channel protective layer 1 is W 0 , then W 0 W 1 . This is because it is necessary to lower the resistance between the source and the drain by widening the channel layer. In addition, in order to ensure the protection of the channel layer, it is necessary to widen the channel protection layer to facilitate the arrangement.
액티브 매트릭스형 액정표시장치에 이용한 경우를 예로 들어, 이러한 TFT의 문제점에 대해 설명하면 다음과 같다.The problem of such a TFT will be described with reference to the case of use in an active matrix liquid crystal display device as an example.
TFT는 매트릭스형상으로 형성된 각 화소에 선택적으로 전하를 기입하기 위한 스위칭소자로서 기능하고 있다. 이 때문에, 온상태인 때에 전하를 충분히 기입할 수 있고, 오프상태인 때에는 필요한 시간만큼 화소에 기입된 전하를 유지하는 특성이 요구된다. 따라서, 스위칭기능을 달성한 다음에는 온/오프비(on/off比)가 충분히 확보되어 있는가가 중요하게 된다. 원리상, 투과광을 이용하여 액정표시장치에 이용되는 TFT는 광조사(光照射)를 받는 것을 피할 수 없다. 이 때문에 비정질실리콘이나 다결정실리콘을 이용하고 있는 TFT에는 광에 의해 여기(勵起)된 캐리어가 발생하여 특히 오프상태인 때에 리크전류가 생기기 쉬워진다. 이 오프상태인 때에 발생하는 드레인 리크전류치를 낮추고, 온/오프비를 충분히 확보하는 것이 TFT에 필속적인 기술로 되어 있다. 온/오프비를 크게 확보하지 않으면, 예컨대 노멀리 화이트(Normally White)의 액정재료를 사용한 경우, 화소가 하얗게 되어 표시장치의 결함으로 인식된다. 액정표시장치용과 같이 구조상 또는 사용환경상 광이 조사되는 상황하에서 사용되는 경우, 이와 같이 TFT의 온/오프비의 저하에 기인하는 표시불량이 발생하기 쉬웠다.The TFT functions as a switching element for selectively writing charge into each pixel formed in a matrix. For this reason, it is possible to sufficiently write electric charges in the on state, and to maintain the electric charges written in the pixel for the required time in the off state. Therefore, after the switching function is achieved, it is important whether the on / off ratio is sufficiently secured. In principle, the TFT used in the liquid crystal display device by using the transmitted light is inevitably subjected to light irradiation. For this reason, carriers excited by light generate | occur | produce in the TFT which uses amorphous silicon or polycrystalline silicon, and a leak current becomes easy to produce especially in an OFF state. It is a technique necessary for TFTs to lower the drain leakage current value generated in this off state and to sufficiently secure the on / off ratio. If the on / off ratio is not largely secured, for example, when a normally white liquid crystal material is used, the pixel becomes white and is recognized as a defect in the display device. When used under a situation in which light is irradiated on the structure or in the use environment, such as for a liquid crystal display device, display defects due to the decrease in the on / off ratio of the TFTs are likely to occur.
드레인 리크전류치를 낮추고 온/오프비를 충분히 확보하기 위한 대책으로서, TFT로의 광조사를 회피하기 위해 블랙 매트릭스나 차폐막의 배설(配設)이 고려되고 있다. 또한, TFT의 리크전류를 무시할 수 있도록 화소전극의 보조용량을 크게 하는 방법도 고려되고 있다. 더욱이, 소오스 및 드레인을 차폐층으로 하여 반도체층으로의 광조사를 회피하는 방법도 제안되어 있다(미국특허 제 5,051,800호).As a countermeasure for lowering the drain leakage current value and sufficiently securing the on / off ratio, in order to avoid light irradiation to the TFT, a black matrix or a shielding film is disposed. In addition, a method of increasing the auxiliary capacitance of the pixel electrode is also considered so that the leakage current of the TFT can be ignored. Furthermore, a method of avoiding light irradiation to a semiconductor layer using a source and a drain as a shielding layer has also been proposed (US Pat. No. 5,051,800).
그런데, 대향전극측에 통상 형성되어 있는 블랙 매트릭스를 배설하는 경우에는 블랙 매트릭스와 TFT의 사이가 수㎛이고 그 사이에 액정조성물이 끼워져 있기 때문에, 백 라이트 및 사용환경으로부터의 광은 액정장치내의 난반사에 의해 TFT로 조사되어 버린다. 블랙 매트릭스의 면적을 크게 하는 방법도 있지만, 액정표시장치의 개구율(開口率)이 저하되어 화질이 열화되어 버린다. 또한, TFT상에 직접 광의 차폐막을 배설하는 방법은, 차폐막의 전위가 TFT의 동작에 영향을 주어 전위결정을 곤란하게 하는 것이나, 층간 쇼트의 우려 등과 같은 문제가 있다. 또한, 제조공정수가 증가하여 복잡하게 된다. 따라서, TFT를 사용하는 장치의 제조수율이 저하되는 등의 문제가 있다.By the way, in the case of disposing a black matrix normally formed on the counter electrode side, since the liquid crystal composition is sandwiched between the black matrix and the TFT by several micrometers, light from the backlight and the use environment is diffusely reflected in the liquid crystal device. It is irradiated to TFT by. There is also a method of increasing the area of the black matrix, but the aperture ratio of the liquid crystal display device is lowered and the image quality deteriorates. In addition, the method of disposing a shielding film of light directly on the TFT has problems such as the potential of the shielding film affecting the operation of the TFT, making it difficult to determine the potential, or the concern of interlayer short. In addition, the number of manufacturing steps increases and becomes complicated. Therefore, there exists a problem of the manufacturing yield of the apparatus using TFT falling.
화소전극의 보조용량을 크게 하는 방법은, 액정표시장치의 개구율을 저하시켜 버리는 것이나, 큰 보조용량만큼 전하를 화소에 기입할 수 있는 이동도(移動度)가 높은 TFT가 필요하게 되는 등의 문제가 있다.The method of increasing the storage capacitance of the pixel electrode is to reduce the aperture ratio of the liquid crystal display device, or to require a TFT having a high mobility capable of writing charge into the pixel by a large storage capacitance. There is.
소오스 및 드레인을 차폐층으로 하여 반도체층으로의 광조사를 회피하는 방법은, 채널영역의 차폐층 선단에 있어서 반도체층과 소오스 및 드레인이 접촉층을 매개하여 접촉부분을 갖기 때문에, 드레인 리크전류를 충분히 낮출 수 없다는 문제가 있다.In the method of avoiding light irradiation to the semiconductor layer using the source and the drain as the shielding layer, since the semiconductor layer and the source and the drain have contact portions through the contact layer at the tip of the shielding layer of the channel region, the drain leakage current is reduced. The problem is that it can't be lowered enough.
이상과 같이, 종래의 기술에서는 TFT의 리크전류를 효율좋게 낮추기가 곤란하다는 문제가 있었다.As described above, the conventional technique has a problem that it is difficult to efficiently lower the leakage current of the TFT.
[발명의 목적][Purpose of invention]
본 발명은 상기한 과제에 대처하기 위해 이루어진 것으로, 제조공정을 복잡하게 하지 않고, 또한 TFT를 사용하는 장치의 성능을 열화시키기 않고 광조사에 의한 TFT의 리크전류를 작게 할 수 있는 TFT를 제공하고자 함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and is intended to provide a TFT capable of reducing the leakage current of the TFT by light irradiation without complicating the manufacturing process and degrading the performance of the device using the TFT. The purpose is to.
[발명의 구성][Configuration of Invention]
본 발명의 TFT는, 기판과, 이 기판상에 배설된 게이트전극층, 절연층을 매개하여 게이트전극층상에 배설된 반도체층으로 이루어진 채널영역, 채널영역상에 배설된 채널보호층 및, 채널영역을 매개하여 전기적으로 접속된 소오스 및 드레인으로 이루어진 TFT에 있어서, 소오스 및 드레인이 각각 채널보호층상에 겹쳐지는 영역을 갖추고, 겹쳐지는 영역에 있어서 채널보호층의 폭방향의 적어도 한쪽의 폭면보다도 소오스 및 드레인의 폭면이 겹쳐지는 영역의 바깥쪽에 있으면서 소오스 및 드레인과 채널보호층의 겹쳐지는 교점에 있어서 반도체층과도 겹쳐지는 교점을 갖춘 것을 특징으로 한다.The TFT of the present invention comprises a channel region comprising a substrate, a gate electrode layer disposed on the substrate, a semiconductor layer disposed on the gate electrode layer via an insulating layer, a channel protective layer disposed on the channel region, and a channel region. A TFT comprising a source and a drain electrically connected to each other, each having a region in which the source and the drain overlap each other on the channel protective layer, and in the overlapping region, the source and the drain are disposed at least in the width direction of at least one width direction of the channel protective layer. It is characterized by having an intersection which overlaps with the semiconductor layer in the overlapping intersection of the source and drain and the channel protective layer while being located outside the overlapping region of the drain.
제1도를 이용하여 본 발명의 TFT를 설명한다. 제1도(a)는 평면도를, 제1도(b)는 제1도(a)의 I-I단면도를, 제1도(c)는 제1도(a)의 II-II단면도를, 제1도(d)는 제1도(a)의 IV-IV단면도를 각각 나타낸 것이다.The TFT of the present invention will be described using FIG. FIG. 1 (a) is a plan view, FIG. 1 (b) is a II cross-sectional view of FIG. 1 (a), and FIG. 1 (c) is a II-II cross-sectional view of FIG. (D) shows IV-IV sectional drawing of FIG. 1 (a), respectively.
투명기판(7)상에 게이트전극층(3), 게이트절연층(4), 반도체층(5), 채널보호층(1)이 배설되어 있다. 더욱이, 그 위에 접촉층(6)을 매개하여 반도체층(5)과 전기적으로 접속된 소오스 및 드레인(2)이 배설되어 있다.The gate electrode layer 3, the gate insulating layer 4, the semiconductor layer 5, and the channel protective layer 1 are disposed on the transparent substrate 7. Furthermore, the source and the drain 2 electrically connected to the semiconductor layer 5 via the contact layer 6 are disposed thereon.
소오스 및 드레인(2)은 채널보호층(1)상에 겹쳐지는 영역(중첩영역)을 갖추고 있다. 더욱이, 채널보호층(1)의 폭방향의 적어도 한쪽의 폭면(幅面)보다도 소오스 및 드레인(2)의 폭면이 바깥쪽에 있도록 겹쳐진다. 따라서, 채널보호층(1)의 한쪽의 폭면만을 덮도록 겹쳐 놓아도, 또한 양쪽의 폭면을 덮도록 겹쳐 놓아도 된다. 소오스 및 드레인(2)의 전극폭 W1은 채널보호층(1)의 폭 W0보다도 큰 바, 양쪽의 폭면을 덮도록 겹쳐 놓는 때에는 TFT의 리크전류를 작게 할 수 있으므로 보다 좋아진다. 한편, 한쪽의 폭면만을 덮도록 겹쳐 놓는 때에는 TFT의 기생용량을 낮출 수 있다.The source and drain 2 have a region (overlapped region) overlapping on the channel protective layer 1. Furthermore, the source and drain 2 overlap with each other so that the width of the source and drain 2 is outward than at least one of the width in the width direction of the channel protective layer 1. Therefore, you may overlap so that only one width surface of the channel protective layer 1 may be covered and you may overlap so that both width surfaces may be covered. The electrode width W 1 of the source and drain 2 is larger than the width W 0 of the channel protective layer 1, and therefore, when overlapping so as to cover both width surfaces, the leakage current of the TFT can be made smaller. On the other hand, when overlapping to cover only one width surface, the parasitic capacitance of the TFT can be lowered.
소오스 및 드레인(2)과 채널보호층(1)의 겹쳐지는 교점에 있어서 반도체층(5)과도 겹쳐지는 교점을 갖는다는 것은, 제1도에 나타낸 것처럼 소오스 및 드레인(2)과 채널보호층(1)의 겹쳐지는 교점(III)에 있어서, 소오스 및 드레인(2)이 직접 반도체층(5)과 접촉하고 있고, 접촉층(6)을 매개하고 있지 않다는 것을 말한다[제1도(c) 및 제1도(d)]. 이러한 구조로 함으로써 리크전류를 대폭 낮출 수 있다. 여기에서, 소오스 및 드레인(2)은 저저항 반도체층(低抵抗 半導體層) 혹은 금속으로 이루어져 있어도 되고, 또한 이들을 포개 놓은 것이어도 된다.In the intersection of the source and drain 2 and the channel protective layer 1, the intersection of the source and drain 2 and the semiconductor layer 5 also means that the source and drain 2 and the channel protective layer ( In the overlapping intersection point (III) of 1), the source and the drain 2 are in direct contact with the semiconductor layer 5, and do not mediate the contact layer 6 (FIG. 1 (c) and 1 (d)]. Such a structure can significantly reduce the leakage current. Here, the source and the drain 2 may be made of a low resistance semiconductor layer or a metal, or may be stacked.
[작용][Action]
본 발명의 구조로 함으로써 리크전류가 대폭 저하되는 것을 제3도(a), 제3도(b), 제3도(c)를 이용하여 설명한다. 제3도(a), 제3도(b)는 종래의 TFT의 평면구조를, 제3도(c)는 본 발명의 TFT의 평면구조를 나타낸다. 한편, 제3도(b)는 반도체층(5)이 채널영역 이외는 에칭으로 제거되어 있는 것이 제3도(a)와 다르다.By using the structure of the present invention, a large decrease in the leakage current will be described with reference to FIGS. 3A, 3B, and 3C. 3 (a) and 3 (b) show a planar structure of a conventional TFT, and FIG. 3 (c) shows a planar structure of a TFT of the present invention. On the other hand, FIG. 3 (b) differs from FIG. 3 (a) in that the semiconductor layer 5 is removed by etching except the channel region.
본 발명은 광조사에 의해 생기는 리크전류경로의 유무가 리크전류치에 크게 영향을 끼치는 것에 주목한 결과로 이루어진 것이다. 따라서, 본 발명의 TFT는 광조사에 의해 생기는 리크전류경로를 차단시키는 구조로 한다.The present invention is a result of noting that the presence or absence of the leakage current path generated by light irradiation greatly affects the leakage current value. Therefore, the TFT of the present invention is structured to block the leakage current path generated by light irradiation.
액정표시장치나 이미지 센서 등에서는 큰 면적에 낮은 코스트로 퇴적가능한 반도체층으로서 비정질실리콘이 사용되는 일이 많다. 비정질실리콘은 그 성질상 광이 조사되면 전기전도성을 띠게 된다. 이 때문에 소오스 및 드레인간에 리크전류경로가 존재한다면, 본래라면 게이트전위에 의해 제어되어야 할 채널 영역에 리크전류가 흐른다. 예컨대, 제3도(a)의 TFT의 경우, 광조사에 의해 생기는 리크전류경로는 A⇒B, A'⇒B' 및 C⇒D, C'⇒D'이다 또한, 제3도(b)의 경우, 리크전류경로는 A⇒B, A'⇒B' 이다, 리크전류경로 A⇒B, A'⇒B'에 있어서, 점 A(또는 A') 및 점 B(또는 B')는 광조사에 의해 높은 전기전도성으로 되어 있는 영역(해칭되어 있는 영역)과 접촉층(6)이 접하고 있는 점이기 때문에, 소오스 및 드레인간에 전위차가 있다면 리크전류가 흘러 버린다. 더욱이, 제3도(a)의 경우, 리크전류경로 C⇒D에서 볼 수 있듯이 반도체층(5)이 채널영역 이외에 잔류하고 있다면, 반도체층과 접촉영역은 AC나 BD와 같이 선으로 접해 있으므로, 리크전류는 제3도(b)의 경우보다도 더욱이 커진다. 본 발명의 TFT의 평면구조를 나타낸 제3도(c)에 있어서는 광조사에 의해 해칭부로 나타낸 영역의 높은 전기전도성으로 되지만, 이 영역과 접촉층이 접하고 있는 장소는 존재하지 않는다. 따라서 본 발명의 구조로 함으로써 리크전류경로를 차단할 수 있다.In a liquid crystal display device, an image sensor, or the like, amorphous silicon is often used as a semiconductor layer capable of depositing a large area at low cost. Amorphous silicon is electrically conductive when light is irradiated. For this reason, if a leak current path exists between the source and the drain, the leak current flows in the channel region which should be controlled by the gate potential. For example, in the case of the TFT of Fig. 3A, the leakage current paths generated by light irradiation are A ⇒ B, A '⇒ B' and C ⇒ D, and C '⇒ D'. In this case, the leak current paths are A ⇒ B and A '⇒ B'. In the leak current paths A ⇒ B and A '⇒ B', points A (or A ') and points B (or B') are light. Since the contact area 6 is in contact with the region (hatched region) which is made of high electrical conductivity by irradiation, the leakage current flows if there is a potential difference between the source and the drain. Furthermore, in the case of FIG. 3A, as shown in the leak current path C ⇒ D, if the semiconductor layer 5 remains other than the channel region, the semiconductor layer and the contact region are in contact with a line like AC or BD. The leakage current becomes larger than in the case of FIG. In FIG. 3C showing the planar structure of the TFT of the present invention, high electric conductivity of the region indicated by the hatching portion is obtained by light irradiation, but there is no place where the region is in contact with the contact layer. Therefore, the leak current path can be interrupted by the structure of the present invention.
[실시예]EXAMPLE
[실시예 1]Example 1
이하, 본 발명의 TFT를 전술한 제1도를 참조하여 구체적으로 설명한다.Hereinafter, the TFT of the present invention will be described in detail with reference to FIG.
기판(7)상에 게이트전극층(3)을 형성한다. 예컨대, TFT를 액정표시장치에 사용하는 경우에는 유리, 석영 등의 투명기판을 기판(7)의 재료로 사용한다. 또한, 게이트전극층(3)에는 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al) 단독층 또는 이들 금속의 적층막이 재료로 사용되고, 플라즈마 에칭이나 웨트 에칭을 이용하여 소망하는 형상으로 형성된다.The gate electrode layer 3 is formed on the substrate 7. For example, in the case of using a TFT in a liquid crystal display device, a transparent substrate such as glass or quartz is used as the material of the substrate 7. Further, in the gate electrode layer 3, a molybdenum (Mo), tantalum (Ta), aluminum (Al) single layer or a laminated film of these metals is used as a material, and is formed in a desired shape by using plasma etching or wet etching.
다음에는, 게이트절연층(4), 반도체층(5), 채널보호층(1)을 차례차례 퇴적시킨다. 구체적으로는 이하의 예를 들 수 있다. 게이트절연층(4)으로는 실리콘질화막(SiXX), 실리콘산화막(SiOX) 또는 실리콘실화막과 실리콘산화막의 적층막 등의 재료를 사용하며, 퇴적방법으로는 CVD법 등을 사용한다. 반도체층(5)으로는 비정질실리콘 등을, 채널보호층(1)으로는 실리콘실화막이나 실리콘산화막 등의 재료를 사용한다. 적층막이 퇴적된 후에는 채널보호층(1)을 소망하는 채널길이가 얻어지도록 형성한다. 다음에는 접촉층(6)으로서 예컨대 인(P) 등의 불순물을 도핑한 n+접촉층을 퇴적시킨다. 그 후, 소자분리를 위해 반도체층(5)과 접촉층(6)을 패터닝한다. 이 패터닝시에 TFT의 채널폭을 결정한다. 따라서, 패터닝의 정합 정밀도를 완화시키는 것을 고려하여 채널보호층(1)을 형성할 때에, 실제의 폭보다도 크게 형성해 놓는 것이 바람직하다. 채널보호층(1)을 소망하는 채널폭보다도 크게 형성해 놓으므로, 소자분리의 에칭공정에서 채널보호층(1)의 에칭을 동시에 행한다. 이러한 에칭은 채널보호층(1)과 반도체층(5)의 사이에 선택성이 없는 에칭방법을 이용하면 용이하게 실현할 수 있다. 예컨대, 채널보호층(1)에 실리콘질화막을, 반도체층(5)에 비정질실리콘을 이용한 경우, 에칭방법으로 p-플루오로메탄(CF4)과 산소(O2)계의 혼합가스를 이용한 건식에칭법이 바람직하다.Next, the gate insulating layer 4, the semiconductor layer 5, and the channel protective layer 1 are sequentially deposited. Specifically, the following examples are mentioned. As the gate insulating layer 4, a material such as a silicon nitride film (SiX X ), a silicon oxide film (SiO X ), or a laminated film of a silicon silicide film and a silicon oxide film is used. The deposition method is a CVD method or the like. Amorphous silicon or the like is used for the semiconductor layer 5, and a material such as a silicon silicide film or a silicon oxide film is used for the channel protective layer 1. After the laminated film is deposited, the channel protective layer 1 is formed so that a desired channel length is obtained. Next, as the contact layer 6, an n + contact layer doped with impurities such as phosphorus (P), for example, is deposited. Thereafter, the semiconductor layer 5 and the contact layer 6 are patterned for device isolation. In this patterning, the channel width of the TFT is determined. Therefore, when forming the channel protective layer 1 in consideration of relaxing the matching accuracy of patterning, it is preferable to form larger than the actual width. Since the channel protective layer 1 is formed larger than the desired channel width, the channel protective layer 1 is etched simultaneously in the element separation etching step. Such etching can be easily realized by using an etching method with no selectivity between the channel protective layer 1 and the semiconductor layer 5. For example, when a silicon nitride film is used for the channel protective layer 1 and amorphous silicon is used for the semiconductor layer 5, a dry method using a mixed gas of p-fluoromethane (CF 4 ) and oxygen (O 2 ) system as an etching method is used. Etching method is preferable.
이어서, 소오스(2) 및 드레인(2)을 형성한다. 전극재료로는 예컨대 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al) 또는 이의 적층막을 사용할 수 있다. 이 전극층을 형성할 때, 채널보호층(1)의 채널폭방향에 대해 소오스(2) 및 드레인(2)의 폭을 제1도(a)에 나타낸 것처럼 W0W1으로 되도록 형성한다. 그 후, 접촉층(6)을 소오스(2) 및 드레인(2)을 마스크로 이용하여 에칭한다.Subsequently, the source 2 and the drain 2 are formed. As the electrode material, for example, molybdenum (Mo), chromium (Cr), aluminum (Al) or a laminated film thereof can be used. When the electrode layer is formed, the widths of the source 2 and the drain 2 in the channel width direction of the channel protective layer 1 are formed to be W 0 W 1 as shown in FIG. Thereafter, the contact layer 6 is etched using the source 2 and the drain 2 as masks.
이와 같이 하여 형성된 본 실시예의 TFT구조는 제2도에 나타낸 종례예의 TFT와 비교하여 소오스(2) 및 드레인(2)이 채널폭 방향에 관해 채널보호층(1), 반도체층(5) 및 접촉층(6)보다도 그 폭이 넓은 것이 특징이다. 즉, 종래예는 W0W1임에 대해, 본 실시예는 W0W1이다. 여기에서 TFT의 제조공정을 증가시킨다거나 복잡하게 하는 일이 없다.The TFT structure of this embodiment thus formed has a contact between the channel protective layer 1, the semiconductor layer 5, and the source 2 and the drain 2 in the channel width direction compared with the TFT of the example shown in FIG. It is characterized by a wider width than the layer 6. That is, while the conventional example is W 0 W 1 , the present embodiment is W 0 W 1 . Here, the manufacturing process of the TFT is not increased or complicated.
본 실시예의 TFT의 특성을 종래예와 비교하여 제4도에 나타냈다. 제4도는 TFT의 Id-Vg특성을 나타낸 것으로, 제4도(a)는 본 실시예를, 제4도(b)는 종래예를 각각 나타낸 것이다. 한편, Id-Vg특성은 TFT의 소오스 및 드레인측으로부터 광을 각각 70 lx, 250lx, 750lx 조사한 경우와 광조사가 없는 경우를 나타낸 것이다. 예컨대, 게이트전압 0[V]에서의 전류치를 비교하면, 각각의 광조사량에 대해 본 실시예의 TFT는 리크전류치가 분명히 작아져 있다. 이러한 TFT를 이용하면, 표시품위에서 우수한 액정표시장치를 얻을 수 있다.The characteristics of the TFT of this embodiment are shown in FIG. 4 in comparison with the conventional example. 4 shows the Id-Vg characteristics of the TFT. FIG. 4 (a) shows the present embodiment and FIG. 4 (b) shows the conventional example. On the other hand, the Id-Vg characteristic shows a case where 70 lx, 250 lx and 750 lx light are irradiated from the source and drain sides of the TFT, respectively, and there is no light irradiation. For example, when comparing the current values at the gate voltage of 0 [V], the leakage current value of the TFT of the present embodiment is clearly smaller for each light irradiation amount. By using such a TFT, a liquid crystal display device excellent in display quality can be obtained.
한편, 본 실시예의 TFT구조의 특별한 예로서, 제5도를 고려할 수 있다. 제5도(a)는 평면도를, 제5도(b)는 제5도(a)의 I-I단면도를 각각 나타낸 것이다. 제5도에 있어서는 W0=W1이다. 따라서 접촉층(6) 및 반도체층(5)은 끝면에서 노출되고 있다. 이때문에, 소오스(2) 및 드레인(2)간의 접촉층(6)을 에칭할 때에 접촉층(6) 및 반도체층(5)이 끝부분으로부터 에칭되어 TFT의 소오스·드레인 접촉부를 열화시키므로 양호한 TFT특성을 얻을 수 없다. 이상으로부터, W0=W1는 바람직하지 않고, W0W1인 것이 중요하게 된다.On the other hand, as a special example of the TFT structure of this embodiment, Fig. 5 can be considered. FIG. 5 (a) shows a plan view and FIG. 5 (b) shows a cross-sectional view II of FIG. 5 (a). In FIG. 5, W 0 = W 1 . Therefore, the contact layer 6 and the semiconductor layer 5 are exposed at the end faces. Therefore, when the contact layer 6 between the source 2 and the drain 2 is etched, the contact layer 6 and the semiconductor layer 5 are etched from the ends to degrade the source and drain contacts of the TFT. TFT characteristics cannot be obtained. From the above, W 0 = W 1 is not preferable, and it is important that W 0 W 1 .
[실시예 2]Example 2
제조공정을 간략화 할 수 있는 실시예에 대해 설명한다.An embodiment that can simplify the manufacturing process will be described.
투명절연기판상에 게이트전극층을 형성하고, 게이트절연층, 반도체층, 채널보호층을 차례차례 퇴적시킨다. 채널보호층의 패터닝공정에 있어서, 레지스트를 도포한 후, 게이트전극층을 마스크로 이용하여 기판측으로부터 노광시키는 이면노광법으로 채널보호층을 자기정합적으로 형성한다. 이 방법을 이용함으로써 게이트전극층패턴과 소오스·드레인 패턴의 겹쳐지는 영역을 정밀도 좋게 제어할 수 있다. 또한, 채널보호층을 패터닝하기 위한 트렌치가 불필요하게 되어 제조 코스트를 낮출 수 있다. 채널폭에 관해서는 실시예1에 나타낸 것처럼 소자분리를 도모하기 위한 마스크를 이용하여 소망하는 채널폭을 결정할 수 있으므로, 실시예1의 공정의 변경이 불필요하다. 그 후의 제조공정은 실시예1과 동일하다.A gate electrode layer is formed on the transparent insulating substrate, and the gate insulating layer, the semiconductor layer, and the channel protective layer are sequentially deposited. In the patterning step of the channel protective layer, after the resist is applied, the channel protective layer is formed in a self-aligning manner by a back exposure method in which the gate electrode layer is used as a mask and exposed from the substrate side. By using this method, it is possible to precisely control the region where the gate electrode layer pattern and the source / drain pattern overlap. In addition, a trench for patterning the channel protective layer becomes unnecessary, thereby lowering the manufacturing cost. As for the channel width, the desired channel width can be determined using a mask for device isolation as shown in Embodiment 1, so that the process of Embodiment 1 is not necessary to be changed. The subsequent manufacturing process is the same as in Example 1.
이 실시예 2에 의하면, 자기정합적인 제조공정을 받아 들임으로써, 제조공정을 간략화하고 또한 제조 코스크를 낮출 수 있다.According to the second embodiment, by accepting a self-aligning manufacturing process, the manufacturing process can be simplified and the manufacturing coke can be lowered.
[발명의 효과][Effects of the Invention]
본 발명의 TFT는 채널보호층상에 그 채널보호층과 반도체층 및 접촉층의 폭보다도 넓은 소오스 및 드레인을 형성하므로, 광조사에 의한 리크전류를 낮출 수 있다.The TFT of the present invention forms a source and a drain wider than the width of the channel protective layer, the semiconductor layer and the contact layer on the channel protective layer, so that the leakage current due to light irradiation can be reduced.
또한, 이러한 제조로 함으로써, 종래의 제조공정수를 늘린다거나 제조공정을 복잡하게 한다거나 하지 않고 TFT를 제조할 수 있다.In addition, by making such a manufacturing process, the TFT can be manufactured without increasing the number of conventional manufacturing processes or making the manufacturing process complicated.
더욱이, 본 발명의 TFT를 액정표시장치에 사용하면, 표시품위에서 우수한 액정표시장치를 얻을 수 있다.Moreover, when the TFT of the present invention is used in a liquid crystal display device, a liquid crystal display device excellent in display quality can be obtained.
Claims (1)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05401993A JP3340782B2 (en) | 1993-03-15 | 1993-03-15 | Thin-film semiconductor device |
| JP93-54019 | 1993-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940022922A KR940022922A (en) | 1994-10-22 |
| KR0168700B1 true KR0168700B1 (en) | 1999-01-15 |
Family
ID=12958881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940005079A KR0168700B1 (en) | 1993-03-15 | 1994-03-15 | Thin film semiconductor element |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3340782B2 (en) |
| KR (1) | KR0168700B1 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3914753B2 (en) * | 2000-11-30 | 2007-05-16 | Ｎｅｃ液晶テクノロジー株式会社 | Active matrix liquid crystal display device and switching element |
| CN101032027B (en) * | 2004-09-02 | 2010-10-13 | 卡西欧计算机株式会社 | Thin film transistor and its manufacturing method |
| JP2010113253A (en) * | 2008-11-07 | 2010-05-20 | Hitachi Displays Ltd | Display device and method of manufacturing the same |
| WO2011027649A1 (en) * | 2009-09-02 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor, and manufacturing method of semiconductor device |
-
1993
- 1993-03-15 JP JP05401993A patent/JP3340782B2/en not_active Expired - Lifetime
-
1994
- 1994-03-15 KR KR1019940005079A patent/KR0168700B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268217A (en) | 1994-09-22 |
| JP3340782B2 (en) | 2002-11-05 |
| KR940022922A (en) | 1994-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7542103B2 (en) | Electro-optical device | |
| JP3941032B2 (en) | Thin film transistor liquid crystal display element having vertical thin film transistor | |
| KR100348647B1 (en) | Thin film transistor and fabrication method of the same | |
| US20090225251A1 (en) | Liquid Crystal Display Device | |
| US8624256B2 (en) | Display device | |
| US5614731A (en) | Thin-film transistor element having a structure promoting reduction of light-induced leakage current | |
| KR0141774B1 (en) | Liquid crystal display device and its manufacturing method | |
| KR20020001737A (en) | Method of manufacturing a transistor | |
| JP3296975B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP4038309B2 (en) | Manufacturing method of semiconductor device and manufacturing method of active matrix substrate | |
| EP0721213B1 (en) | Array with metal scan lines controlling semiconductor gate lines | |
| KR0168700B1 (en) | Thin film semiconductor element | |
| US6323034B1 (en) | Amorphous TFT process | |
| JP2005311037A (en) | Semiconductor device and manufacturing method thereof | |
| US20020145141A1 (en) | Gate-overlapped lightly doped drain polysilicon thin film transistor | |
| JPH06169086A (en) | Polycrystalline silicon thin film transistor | |
| US4755859A (en) | Thin film static induction transistor and method for manufacturing the same | |
| JP4138357B2 (en) | Thin film transistor array substrate and liquid crystal display device using the same | |
| JPH08204196A (en) | Active matrix circuit and electrooptic device | |
| JP3536518B2 (en) | Polycrystalline semiconductor TFT, manufacturing method thereof, and TFT substrate | |
| KR100599958B1 (en) | Method of manufacturing lcd having high aperture ratio and high transmittance | |
| JPH06216386A (en) | Thin film semiconductor device | |
| JP2842429B2 (en) | Thin film transistor, active matrix circuit substrate using the same, and image display device | |
| JPH07131019A (en) | Thin film transistor and fabrication thereof | |
| JPH0918005A (en) | Thin film transistor for liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070927 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |