KR0167550B1 - Semiconductor memory - Google Patents
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Abstract
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Description
제1a도∼제1c도는 본 발명의 제6실시예를 도시한 회로도.1A to 1C are circuit diagrams showing a sixth embodiment of the present invention.
제2도는 종래예의 문제점을 설명하는 회로도.2 is a circuit diagram for explaining a problem of the conventional example.
제3a도는 제3b도는 본 발명의 제1 및 제2실시예를 도시한 회도로.3A and 3B are circuit diagrams showing first and second embodiments of the present invention.
제4a도 및 제4b도는 본 발명의 제3실시예를 도시한 회로도.4A and 4B are circuit diagrams showing a third embodiment of the present invention.
제5도는 본 발명의 제4실시예를 도시한 회로도.5 is a circuit diagram showing a fourth embodiment of the present invention.
제6도는 본 발명의 제5실시예를 도시한 회로도.6 is a circuit diagram showing a fifth embodiment of the present invention.
제7도는 본 발명의 제7실시예를 도시한 회로도.7 is a circuit diagram showing a seventh embodiment of the present invention.
제8도는 본 발명의 제8실시예를 도시한 회로도.8 is a circuit diagram showing an eighth embodiment of the present invention.
제9도는 본 발명의 제9실시예를 도시한 회로도.9 is a circuit diagram showing a ninth embodiment of the present invention.
제10도는 본 발명의 제10실시예를 도시한 반도체메모리의 배치도.Fig. 10 is a layout view of a semiconductor memory showing the tenth embodiment of the present invention.
제11a도 및 제11b도는 본 발명의 제11실시예를 도시한 비트선의 배치도.11A and 11B are layout views of bit lines showing an eleventh embodiment of the present invention.
제12도는 본 발명의 제12실시예를 도시한 메모리의 워드선 방전회로 및 워드선 구동회로의 회로도.Fig. 12 is a circuit diagram of a word line discharge circuit and a word line driver circuit of the memory showing the twelfth embodiment of the present invention.
제13도는 종래예를 도시한 메모리의 워드선 방전회로 및 워드선 구동회로의 회로도.13 is a circuit diagram of a word line discharge circuit and a word line driver circuit of a memory showing a conventional example.
제14도는 ECL을 도시한 회로도.14 is a circuit diagram showing an ECL.
제15도, 제16도 및 제17도은 본 발명의 제13, 제14 및 제15실시예를 도시한 메모리의 워드선 방전회로 및 워드선 구동회로의 회로도.15, 16 and 17 are circuit diagrams of a word line discharge circuit and a word line driver circuit of a memory showing the thirteenth, fourteenth and fifteenth embodiments of the present invention.
제18도는 본 발명의 제16실시예를 도시한 회로도.18 is a circuit diagram showing a sixteenth embodiment of the present invention.
제19a도 및 제19b도는 종래 기술을 도시한 회로도.19A and 19B are circuit diagrams showing the prior art.
제20도는 풀다운 회로를 마련한 실시예를 도시한 회로도.20 is a circuit diagram showing an embodiment in which a pull-down circuit is provided.
제21도는 레벨시프트회로의 내부 전원회로의 1예를 도시한 회로도.21 is a circuit diagram showing an example of an internal power supply circuit of the level shift circuit.
제22도는 본 발명을 반도체메모리에 적용한 실시예를 도시한 회로도.Fig. 22 is a circuit diagram showing an embodiment in which the present invention is applied to a semiconductor memory.
제23도는 본 발명을 비트선 방전회로를 갖는 반도체메모리에 적용한 예를 도시한 회로도.Fig. 23 is a circuit diagram showing an example in which the present invention is applied to a semiconductor memory having a bit line discharge circuit.
제24도는 제20도의 실시예를 비트선 방전회로를 갖는 반도체메모리에 적용한 예를 도시한 회로도.FIG. 24 is a circuit diagram showing an example where the embodiment of FIG. 20 is applied to a semiconductor memory having a bit line discharge circuit. FIG.
본 발명은 반도체메모리에 관한 것으로서, 특히 메모리셀이 전계효과형 트랜지스터를 포함해서 구성된 메모리를 고속화하는데 적합한 회로기술에 관한 것이다.BACKGROUND OF THE
최근, 메모리의 고집적화 및 고속화의 양립을 도모하기 위해서 전계효과형 트랜지스터와 바이폴라형 트랜지스터를 병용한 회로가 다수 제안되어 있다. 1예로써, 1989년, ISSCC Digest of Technical Papers pp. 36∼pp. 37의 An 8ns BiCMOS 1Mb ECL SRAM with a Configurable Memory Array Sizw라는 제목의 논문에 기재된 회로가 있다. 이 회로에서는 메모리셀을 고집적화에 적합한 절연게이트 전계효과형 트랜지스터로 구성하고, 비트선의 전위를 검출하는 차동앰프를 비트선에 베이스를 접속되는 바이폴라형 트랜지스터로 구성하며, 또 비트선에 충전전류를 공급하는 회로를 비트선에 저항을 거쳐서 이미터가 접속되는 바이폴라형 트랜지스터로 구성하고 있다. 즉, 고집적화에 적합한 절연게이트 전계효과형 트랜지스터로 메모리셀 면적의 저감을 도모하고, 고속화에 적합한 바이폴라형 트랜지스터로 비트선 전위의 검출시간 및 비트선의 충전시간을 단축하고 있다. 그러나, 비트선의 전위를 검출하는 차동앰프를 활성상태로 구동하는 회로 및 비트선에 방전전류를 공급하는 회로를 절연게이트 전계효과형 트랜지스터로 구성하고 있으므로, 차동앰프가 활성상태로 전환되는 시간 및 비트선의 방전시간의 단축에는 한계가 있었다.In recent years, many circuits using a field effect transistor and a bipolar transistor have been proposed in order to achieve both high integration and high speed of a memory. As an example, in 1989, the ISSCC Digest of Technical Papers pp. 36 to pp. There is a circuit described in a paper entitled 37 An 8ns BiCMOS 1Mb ECL SRAM with a Configurable Memory Array Sizw. In this circuit, the memory cell is composed of an insulated gate field effect transistor suitable for high integration, and the differential amplifier for detecting the potential of the bit line is composed of a bipolar transistor connected to the base of the bit line, and the charging current is supplied to the bit line. The circuit is composed of a bipolar transistor in which an emitter is connected via a resistance to a bit line. In other words, an insulated gate field effect transistor suitable for high integration can reduce the memory cell area, and a bipolar transistor suitable for high speed can shorten the detection time of the bit line potential and the charging time of the bit line. However, since the circuit for driving the differential amplifier detecting the potential of the bit line in an active state and the circuit for supplying the discharge current to the bit line are constituted by an insulated gate field effect transistor, the time and bit at which the differential amplifier is switched to the active state There was a limit to the shortening of the discharge time of the line.
본 발명자들은 상기 종래기술을 검토한 결과 다음의 문제점을 발견하였다. 이 문제점을 설명하기 위해 상기 종래기술의 회로도를 제2도에 도시한다. 제2도는 반도체메모리의 메모리셀 및 그 주변회로의 회로도이다. 동일 도면에 있어서, MC11∼MC22는 메모리셀, W1, W2는 워드선, BL1, BR1, BL2, BR2는 비트선, VYIN1, VYIN2는 비트선 선택신호, D, D', DI, DI'는 리드/라이트 제어신호이다. 메모리셀MC11을 선택하고 정보를 리드할 때에는 트랜지스터MTL 및 MTR은 온(ON)시키기 위해 워드선 W1을 고전위로 구동하고 트랜지스터MRL, MRR, MR을 온시키기 위해 비트선 선택신호VYIN1을 고전위로 구동하고, 트랜지스터MDL, MDR을 오프시키기 위해 리드/라이트 제어신호 D,D'를 저전위로 구동하고 DI, DI'를 고전위로 구동한다. 여기에서, 셀MC11내의 트랜지스터MNL이 온하고 있으면 셀전류Icell셀은 트랜지스터QYL에서 REL, MTL, MNL을 거쳐서 VEE로 흐른다. 따라서, QYL에 흐르는 전류는 Icell과 MRL에 흐르는 전류I(MRL)의 합, 즉 Icell+I(MRL)로 된다. 따라서, QYL의 베이스-이미터간 전압 VBE(QYL)은The present inventors found the following problem as a result of examining the prior art. To illustrate this problem, a circuit diagram of the prior art is shown in FIG. 2 is a circuit diagram of a memory cell of a semiconductor memory and a peripheral circuit thereof. In the same figure, MC11 to MC22 are memory cells, W1 and W2 are word lines, BL1, BR1, BL2 and BR2 are bit lines, VYIN1 and VYIN2 are bit line select signals, and D, D ', DI, and DI' are read. / Light control signal. When selecting memory cell MC11 and reading information, transistors MTL and MTR drive word line W1 at high potential to turn on and drive bit line select signal VYIN1 at high potential to turn transistors MRL, MRR, and MR on. In order to turn off the transistors MDL and MDR, the read / write control signals D and D 'are driven at low potentials and DI and DI' are driven at high potentials. Here, if the transistor MNL in the cell MC11 is on, the cell current Icell cell flows from the transistor QYL to VEE via REL, MTL and MNL. Therefore, the current flowing through QYL becomes the sum of the current I (MRL) flowing through Icell and MRL, that is, Icell + I (MRL). Thus, the base-emitter voltage VBE (QYL) of QYL
VBE(QYL)=(nkT/q)·In[{Icell+I(MRL)}/Io]VBE (QYL) = (nkT / q) In [{Icell + I (MRL)} / Io]
여기에서 k : 볼츠만정수 = 1.38×10-23J/KWhere k: Boltzmann constant = 1.38 × 10 -23 J / K
q : 전자전하 = 1.602×10-19Cq: electron charge = 1.602 × 10 -19 C
n : 접합전압·전류특성의 구배계수 (예를 들면, n=1.05)n: Gradient coefficient of junction voltage and current characteristics (for example, n = 1.05)
T : 표준 사용온도 (예를 들면, T=323.15K)T: Standard operating temperature (for example, T = 323.15K)
Io : 접합의 역방향 포화전류Io: reverse saturation current of junction
또, 저항REL의 전압V(REL)은In addition, the voltage V (REL) of the resistor REL is
V(REL) = REL·{Icell+I(MRL)}V (REL) = REL · Icell + I (MRL)}
로 된다. 한편, QYR에 흐르는 전류는 MRR에 흐르는 전류I(MRR)(I=(MRL))뿐이다. 따라서, QYR의 베이스-이미터간 전압VBE(QYR)은It becomes On the other hand, the current flowing in QYR is only the current I (MRR) (I = (MRL)) flowing in MRR. Therefore, the base-emitter voltage VBE (QYR) of QYR is
VBE(QYR)=(nkT/q)·In[I(MRL)/Io]VBE (QYR) = (nkT / q) In [I (MRL) / Io]
또, 저항RER(=REL)의 전압V(RER)은In addition, the voltage V (RER) of the resistor RER (= REL)
V(RER)=REL·I(MRL)V (RER) = REL ・ I (MRL)
로 된다. 따라서, 비트선BL1과 BR1의 전위차 ΔVB는It becomes Therefore, the potential difference ΔVB between the bit lines BL1 and BR1 is
ΔVB = VBE(QYL)+V(REL)-VBE(QYR)-V(RER)ΔVB = VBE (QYL) + V (REL) -VBE (QYR) -V (RER)
=(nkT/q)·In[{Icell+I(MRL)}/I(MRL)]+REL·Icell= (nkT / q) In [{Icell + I (MRL)} / I (MRL)] + RELIcell
로 된다. 여기에서, VYIN1이 고전위이고 MR이 온하고 있으므로 QRL, QRR로 구성된 차동앰프는 활성상태로 되어 있고, 이것에 의해 이 차동앰프는 상기 전위차 ΔVB를 검출하여 공통데이타선CDL, CDR로 데이타를 출력한다. 한편, 비선택의 비트선은 비트선 선택신호VYIN2가 저전위이고 S2내의 MR이 오프(OFF)하고 있으므로 S2내의 차동앰프는 활성상태로 되어 있지 않고, 이것에 의해 이 차동앰프는 공통데이타선 CDL, CDR로 데이타를 출력하지 않는다. 따라서, 공통데이타선 CDL. CDR에는 셀MC11의 데이타밖에 출력되지 않으므로, 이 데이타를 검출하는 것에 의해 셀MC11의 정보를 리드할 수 있다.It becomes Here, since VYIN1 is high potential and MR is on, the differential amplifier consisting of QRL and QRR is in an active state, whereby the differential amplifier detects the potential difference ΔVB and outputs data to the common data line CDL and CDR. do. On the other hand, in the unselected bit line, since the bit line selection signal VYIN2 is low potential and the MR in S2 is OFF, the differential amplifier in S2 is not active, whereby the differential amplifier is a common data line CDL. , Does not output data to CDR. Therefore, common data line CDL. Since only the data of the cell MC11 is output to the CDR, the information of the cell MC11 can be read by detecting this data.
다음에, 메모리셀MC11을 선택하여 정보를 라이트할 때에는 먼저 리드시와 마찬가지로 워드선W1을 고전위로 구동하고, 비트선 선택신호VYIN1을 고전위로 구동한다. 다음에, 리이트정보에 따라서 리드/라이트 제어신호 D, D'중 어느 한쪽을 고전위로 구동하고 DI, DI'중 어느 한쪽을 저전위로 구동한다. 여기에서, 셀MC11내의 트랜지스터MNL이 온하고 있을 때 D'을 고전위로 구동하고 DI'를 저전위로 구동하면 비트선BR1은 저전위로 변화하여 MNL의 게이트전압이 저전위로 되므로, MNL은 온에서 오프로 전환되고 셀의 정보가 반전한다.Next, when the memory cell MC11 is selected to write information, the word line W1 is driven at high potential and the bit line selection signal VYIN1 is driven at high potential as in the case of reading. Next, one of the read / write control signals D and D 'is driven at high potential and one of DI and DI' is driven at low potential in accordance with the limit information. Here, when the transistor MNL in the cell MC11 is on, driving D 'to a high potential and driving DI' to a low potential causes the bit line BR1 to change to a low potential so that the gate voltage of the MNL becomes low potential, so that the MNL is turned from on to off. Is switched and the information in the cell is reversed.
그러나, 이 종래예에 있어서는 다음에 기술하는 바와 같이 2가지 문제점이 있다.However, in this conventional example, there are two problems as described below.
먼저, 제1의 문제점에 대해서 기술한다. 이 문제는 선택 비트선을 전환해서 정보를 리드할 때 발생한다. 즉, 최초에 셀MC11의 정보를 리드하고 다음에 선택비트선을 전환해서 셀MC12의 정보를 리드하기 위해서는 VYIN1을 저전위로 구동하고 VYIN2를 고전위로 구동한다. 이 때 S1내의 MR이 온에서 오프로 전환되고 S2내의 MR이 오프에서 온으로 전환된다. 따라서, S1내의 차동앰프는 비활성상태로 되고 S2내의 차동앰프는 활성상태로 되고, 공통데이타선 CDL, CDR에는 셀MC12내의 데이타가 출력된다. 그러나 일반적으로 절연게이트 전계효과형 트랜지스터의 스위칭시간이 1ns정도로 느리므로, MR이 오프에서 온으로 전환되고 차동앰프가 활성상태로 전환되는데 매우 긴 시간이 소요된다. 이 때문에, 선택비트선을 전환해서 정보를 리드할 때의 엑세스시간이 매우 느려진다는 문제가 있다.First, the first problem is described. This problem occurs when information is read by switching the selection bit line. That is, in order to read the information of the cell MC11 first and then switch the selection bit line to read the information of the cell MC12, VYIN1 is driven at low potential and VYIN2 is driven at high potential. At this time, the MR in S1 is switched from on to off and the MR in S2 is switched from off to on. Therefore, the differential amplifier in S1 becomes inactive, the differential amplifier in S2 becomes active, and the data in cell MC12 is output to the common data lines CDL and CDR. In general, however, the switching time of an insulated gate field-effect transistor is about 1 ns slow, so it takes a very long time for the MR to be switched off and on and the differential amplifier to be active. For this reason, there is a problem that the access time for reading information by switching the selection bit line becomes very slow.
다음에, 제2의 문제점에 대해서 기술한다. 이 문제는 정보라이트시에 발생한다. 즉, 메모리셀MC11을 선택하여 정보를 라이트할 때에는 앞서 기술한 바와 같이 라이트정보에 따라서 비트선BL1 또는 BR1중 어느 한쪽을 방전하여 비트선의 전위를 저전위로 구동할 필요가 있다. 이 때문에, 라이트시에는 리드/라이트 제어신호D 또는 D'를 고전위로 하고, MDL 또는 MDR을 오프에서 온으로 전환하지만, 절연게이트 전계효과형 트랜지스터의 스위칭시간이 1ns정도로 느리기 때문에 비트선을 방전하고 비트선의 전위를 저전위로 구동하는데 매우 긴 시간이 소요된다. 이 때문에, 라이트시간이 매우 느려진다는 문제가 있다.Next, the second problem will be described. This problem occurs when writing information. In other words, when the memory cell MC11 is selected to write information, it is necessary to discharge either one of the bit lines BL1 and BR1 in accordance with the write information to drive the potential of the bit lines at low potential as described above. For this reason, the read / write control signal D or D 'is set to high potential at the time of writing, and MDL or MDR is switched from off to on. However, since the switching time of the insulated gate field effect transistor is about 1 ns, the bit line is discharged. It takes a very long time to drive the potential of the bit line to low potential. For this reason, there exists a problem that a write time becomes very slow.
또한, 이상에서는 제2도를 참조해서 설명했기 때문에 비트선의 방전시간이 문제로 되었지만, 예를 들면 제2도의 N채널 절연게이트 전계효과형 트랜지스터를 P채널 절연게이트 전계효과형 트랜지스터를 NPN 바이폴라형 트랜지스터를 PNP 바이폴라형 트랜지스터로 치환하고, 전압관계를 모두 반대로 한 경우에는 비트선의 충전시간이 문제로 된다.In addition, since the discharge time of the bit line is a problem because the above description is made with reference to FIG. 2, for example, the N-channel insulated gate field effect transistor of FIG. 2 is a P-channel insulated gate field effect transistor. Is replaced by a PNP bipolar transistor and the voltage relationship is reversed, the charging time of the bit line becomes a problem.
이와 같은 문제를 해결하기 위해서, 본 발명이 채용한 수단은 차동앰프에 컬렉터가 접속되고, 베이스 또는 이미터에 입력되는 신호에 따라서 차동앰프에 전류를 공급하는 바이폴라형 트랜지스터를 부가하는 수단과 비트선에 라이트시에만 전류를 공급하는 바이폴라형 트랜지스터를 접속하는 수단이다.In order to solve such a problem, the present invention employs a bit line and a means for adding a bipolar transistor that connects a collector to a differential amplifier and supplies current to the differential amplifier in accordance with a signal input to a base or emitter. It is a means for connecting a bipolar transistor that supplies current only at the time of writing.
상기 수단을 사용하면 일반적으로 바이폴라형 트랜지스터의 스위칭시간이 0.5ns정도로 빠르기 때문에 차동앰프가 활성상태로 전환되는데 매우 짧은 시간밖에 소요되지 않으므로, 선택비트선을 전환해서 정보를 리드할 때의 액세스시간이 매우 빨라진다. 마찬가지로, 비트선을 방전하여 비트선의 전위를 저전위로 구동하는데 매우 짧은 시간밖에 소요되지 않으므로 라이트시간이 매우 빨라진다.Since the switching time of the bipolar transistor is generally as fast as 0.5 ns using the above means, it takes only a very short time for the differential amplifier to become active. Therefore, the access time for reading information by switching the selection bit line is increased. Very fast. Similarly, the write time is very fast because only a very short time is required to drive the potential of the bit line at low potential by discharging the bit line.
또, 제13도에 도시한 다른 종래의 방전회로에서는 워드선이 고전위일 때 항상 워드선에 전류를 흐르게 하고 있으므로 트랜지스터QW의 베이스-이미터간 전압의 증대 및 트랜지스터QW의 베이스전류이 증대에 의한 부하RCL에서의 전압강하의 증대에 의해 선택된 워드선의 전위가 저하한다는 문제도 있었다.In the other conventional discharge circuit shown in FIG. 13, the current flows through the word line at all times when the word line is at a high potential. Therefore, the load RCL is caused by an increase in the base-emitter voltage of the transistor QW and an increase in the base current of the transistor QW. There is also a problem that the potential of the selected word line decreases due to an increase in the voltage drop in.
본 발명은 이미터가 전류원에 접속되고 컬렉터가 부하에 접속된 바이폴라형 트랜지스터 및 한쪽 끝이 상기 부하에 접속디고 다른쪽 끝이 상기 트랜지스터의 베이스에 접속된 스위치를 갖고, 상기 스위치의 온, 오프를 제어하는 것에 의해 부하에 흐르는 전류를 제어하는 것을 특징으로 하는 반도체회로에 의해 달성된다.The present invention has a bipolar transistor in which an emitter is connected to a current source, a collector is connected to a load, and a switch having one end connected to the load and the other end connected to the base of the transistor. It achieves by the semiconductor circuit characterized by controlling the electric current which flows into a load by controlling.
또, 제19a도 및 제19b도에 도시한 다른 종래예의 비트선 구동전류 전환회로는 PNP트랜지스터를 사용할 필요가 있어 ① 프로세스가 복잡하게 되고, ② 고성능의 PNP트랜지스터를 실현하는 것이 곤란하다는 문제가 있었다.In addition, the bit line driving current switching circuit of another conventional example shown in Figs. 19A and 19B requires the use of a PNP transistor, which leads to a complicated process and a difficulty in realizing a high performance PNP transistor. .
본 발명에 있어서는 입력신호에 따라서 출력전류를 전환하는 전류전환회로를 입력신호에 따라서 고전위와 저전위를 발생하는 논리회로, 상기 논리회로의 출력전위를 받는 레벨시프트회로로서 그의 출력전위V가In the present invention, the current switching circuit for switching the output current in accordance with the input signal is a logic circuit for generating a high potential and a low potential in accordance with the input signal, a level shift circuit that receives the output potential of the logic circuit, its output potential V is
∂V/∂VEE = 1(VEE : 전원전압)∂V / ∂VEE = 1 (VEE: Power Supply Voltage)
로 되도록 구성된 레벨시프트회로 및 상기 레벨시프트회로의 출력전위에 의해 출력전류를 전환하는 커런트 미러형 전류원으로 구성하면 좋다.It is sufficient to comprise a current shift type current source which switches the output current by the level shift circuit and the output potential of the level shift circuit.
본 발명의 목적은 상기 종래기술이 갖고 있던 과제를 해결하는 것이다.An object of the present invention is to solve the problems of the prior art.
본 발명의 다른 목적은 선택비트선을 전환해서 정보를 리드할 때의 액세스시간의 고속화를 도모하는 것이다.Another object of the present invention is to speed up the access time when reading information by switching the selection bit line.
본 발명의 다른 목적은 정보라이트시의 비트선의 충방전시간을 단축하여 라이트시간의 고속화를 도모하는 것이다.Another object of the present invention is to shorten the charge / discharge time of the bit line at the time of information writing to speed up the write time.
본 발명의 또 다른 목적은 선택된 워드선의 전위가 저하하는 것을 방지할 수 있는 반도체회로를 제공하는 것이다.It is still another object of the present invention to provide a semiconductor circuit capable of preventing the potential of the selected word line from decreasing.
본 발명의 또 다른 목적은 PNP트랜지스터를 사용하지 않은 즉 기존의 프로세스 기술에 의해 용이하게 실현할 수 있고, 고속이고 또한 저전원 전압화에 적합한 전류전환회로를 제공하는 것이다.It is still another object of the present invention to provide a current switching circuit which can be easily realized without using a PNP transistor, i.e., by an existing process technology, and is suitable for high speed and low power supply voltage.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
이하, 본 발명의 구성에 대해서 실시예에 따라서 설명한다.Hereinafter, the structure of this invention is demonstrated according to an Example.
실시예 1∼실시예 11은 주로 반도체메모리의 전체구성 및 리드, 라이트회로에 관한 것이다. 실시예 12∼실시예 15는 주로 반도체메모리의 워드선 방전회로 및 워드선 구동회로에 관한 것이다. 실시예 16∼실시예 21은 주로 반도체메모리의 비트선 구동전류 전환회로 및 비트선 구동회로에 관한 것이다. 이들 실시예는 서로 조합할 수도 있다.The first to eleventh embodiments relate mainly to the overall configuration of the semiconductor memory and to the read and write circuits. The twelfth to fifteenth embodiments relate mainly to word line discharge circuits and word line driver circuits of a semiconductor memory. The sixteenth to twenty-first embodiments relate mainly to a bit line driving current switching circuit and a bit line driving circuit of a semiconductor memory. These embodiments may be combined with each other.
[실시예 1]Example 1
제3a도는 본 발명의 제1실시예를 도시한 도면이다. 제3a도는 반도체메모리의 메모리셀 및 그의 주변회로의 회로도이다. 동일 도면에 있어서, MC11∼MC12는 메모리셀, W1, W2는 워드선, BL1, BR1, BL2, BR2는 비트선, VYIN1, VYIN1', VYIN2, VYIN2'는 비트선 선택신호, WE, DI, DI'는 리드/라이트 제어신호이다. 또, 도면중의 수치는 전원 또는 신호의 전압값의 1예를 나타내고 있고, 예를 들면 비트선 선택신호 VYIN1의-3.0/-3.4는 선택 레벨이 -3.0V이고 비선택 레벨이 -3.4V인 것을 나타내고, 리드/라이트 제어신호WE의 -0.8/-2.2는 리드 레벨이 -0.8V이고 라이트 레벨이 -2.2V인 것을 각각 나타내고 있다. 이 도면에 있어서 메모리셀MC11을 선택하여 정보를 리드할 때에는 트랜지스터 MTL 및 MTR을 온시키기 위해서 워드선 W1을 고전위로 구동하고, 트랜지스터 QIR, QIBL, QIBR을 온시키기 위해 비트선 선택신호VYIN1을 고전위로 구동하고, 리드/라이트 제어신호 WE를 고전위로 구동하고 DI, DI'를 고전위로 구동하고, 또 비트선의 전위가 WE에서 결정되도록 VYIN1'를 저전위로 구동한다. 여기에서, 셀MC11내의 트랜지스터MNL이 온하고 있으면 셀전류Icell은 트랜지스터QYL에서 REL, MTL, MNL을 거쳐서 VE로 흐른다. 따라서, QYL에 흐르는 전류는 Icell과 IBL의 합, 즉 Icell+IBL로 된다. 따라서, QYL의 베이스-이미터간 전압 VBE(QYL)은3A is a diagram showing a first embodiment of the present invention. 3A is a circuit diagram of a memory cell of a semiconductor memory and its peripheral circuit. In the same figure, MC11 to MC12 are memory cells, W1 and W2 are word lines, BL1, BR1, BL2 and BR2 are bit lines, VYIN1, VYIN1 ', VYIN2, and VYIN2' are bit line selection signals, WE, DI, and DI. Is a read / write control signal. In addition, the numerical value in a figure shows an example of the voltage value of a power supply or a signal, For example, -3.0 / -3.4 of the bit line selection signal VYIN1 has a selection level of -3.0V and a non-selection level of -3.4V. -0.8 / -2.2 of the read / write control signal WE indicates that the read level is -0.8V and the write level is -2.2V, respectively. In this figure, when the memory cell MC11 is selected to read information, the word line W1 is driven at high potential to turn on the transistors MTL and MTR, and the bit line selection signal VYIN1 is turned to high potential to turn on the transistors QIR, QIBL, and QIBR. Drive the read / write control signal WE at high potential, drive DI, DI 'at high potential, and drive VYIN1' at low potential so that the potential of the bit line is determined at WE. Here, when the transistor MNL in the cell MC11 is on, the cell current Icell flows from the transistor QYL to VE through REL, MTL, and MNL. Therefore, the current flowing in QYL becomes the sum of Icell and IBL, that is, Icell + IBL. Thus, the base-emitter voltage VBE (QYL) of QYL
VBE(QYL)=(nkT/q)·In[(Icell+I(MRL))/Io]VBE (QYL) = (nkT / q) In [(Icell + I (MRL)) / Io]
여기에서,From here,
k : 볼츠만정수 = 1.38×10-23J/Kk: Boltzmann constant = 1.38 × 10 -23 J / K
q : 전자전하 = 1.602×10-19Cq: electron charge = 1.602 × 10 -19 C
n : 접합전압·전류특성의 구배계수 (예를 들면, n=1.05)n: Gradient coefficient of junction voltage and current characteristics (for example, n = 1.05)
T : 표준 사용온도 (예를 들면, T=323.15K)T: Standard operating temperature (for example, T = 323.15K)
Io : 접합의 역방향 포화전류Io: reverse saturation current of junction
또, 저항REL의 전압V(REL)은In addition, the voltage V (REL) of the resistor REL is
V(REL)=REL·(Icell+IBL)V (REL) = REL (Icell + IBL)
로 된다. 한편, QYR에 흐르는 전류는 IBR(=IBL)뿐이다. 따라서, QYR의 베이스-이미터간 전압VBE(QYR)은It becomes On the other hand, the current flowing through QYR is only IBR (= IBL). Therefore, the base-emitter voltage VBE (QYR) of QYR is
VBE(QYR)=(nkT/q)·In[IBL/Io]VBE (QYR) = (nkT / q) In [IBL / Io]
또, 저항RER(=REL)의 전압V(RER)은In addition, the voltage V (RER) of the resistor RER (= REL)
V(RER)=REL·IBLV (RER) = REL / IBL
로 된다. 따라서, 비트선BL1과 BR1의 전위차 ΔVB는It becomes Therefore, the potential difference ΔVB between the bit lines BL1 and BR1 is
로 된다. 여기에서, VYIN1이 고전위이고 QIR이 온하고 있으므로 QRL, QRR로 구성된 차동앰프는 활성상태로 되어 있고, 이것에 의해 이 차동앰프는 상기 전위차 ΔVB를 검출하여 공통데이타선CDL, CDR로 데이타를 출력한다. 한편, 비선택의 비트선은 비트선 선택신호VYIN2가 저전위이고 S2내의 QIR이 오프하고 있으므로 S2내의 차동앰프는 활성상태로 되어 있지 않고, 이것에 의해 이 차동앰프는 공통데이타선 CDL, CDR로 데이타를 출력하지 않는다. 따라서, 공통데이타선 CDL. CDR에는 셀MC11의 데이타밖에 출력되지 않으므로, 이 데이타를 검출하는 것에 의해 셀MC11의 정보를 리드할 수 있다.It becomes Here, since VYIN1 is high potential and QIR is on, the differential amplifier composed of QRL and QRR becomes active, whereby the differential amplifier detects the potential difference ΔVB and outputs data to the common data line CDL and CDR. do. On the other hand, in the unselected bit line, since the bit line selection signal VYIN2 is low potential and the QIR in S2 is off, the differential amplifier in S2 is not active, whereby the differential amplifier is transferred to the common data line CDL and CDR. Do not output data. Therefore, common data line CDL. Since only the data of the cell MC11 is output to the CDR, the information of the cell MC11 can be read by detecting this data.
다음에, 메모리셀MC11을 선택하여 정보를 라이트할 때에는 먼저 리드시와 마찬가지로 워드선W1을 고전위로 구동하고, 비트선 선택신호VYIN1을 고전위로 구동하고 VYIN1'를 저전위로 구동한다. 다음에, 라이트정보에 따라서 리드/라이트 제어신호 DI, DI'중 어느 한쪽을 저전위로 구동하고, WE를 저전위로 구동한다. 여기에서, 셀MC11내의 트랜지스터MNL이 온하고 있을 때 DI'을 저전위로 구동하면 QIWR이 온하고 비트선BR1은 저전위로 변화한다. 이 때문에 MNL의 게이트전압이 저전위로 되므로, MNL은 온에서 오프로 전환되고 셀의 정보가 반전한다.Next, when the memory cell MC11 is selected to write information, the word line W1 is driven at high potential, the bit line selection signal VYIN1 is driven at high potential, and VYIN1 'is driven at low potential as in the case of reading. Next, one of the read / write control signals DI and DI 'is driven at low potential in accordance with the write information, and WE is driven at low potential. Here, when DI 'is driven at a low potential while the transistor MNL in the cell MC11 is on, QIWR is turned on and the bit line BR1 changes to a low potential. For this reason, since the gate voltage of MNL becomes low, MNL is switched from on to off and the information of the cell is reversed.
여기에서, 본 실시예에 있어서 주목해야 할 점이 2가지 있다.Here, two points should be noted in the present embodiment.
먼저, 제1의 주목해야할 점은 선택비트선을 전환해서 정보를 리드할 때이다. 즉, 최초에 셀MC11의 정보를 리드하고, 다음에 선택비트선을 전환해서 셀MC12의 정보를 리드하기 위해서는 VYIN1을 저전위로 구동하고, VYIN1'를 고전위로 구동하고, VYIN2를 고전위로 구동하고, VYIN2'를 저전위로 구동한다. 이 때 S1내의 QIR이 온에서 오프로 전환되고 S2내의 QIR이 오프에서 온으로 전환된다. 따라서, S1내의 차동앰프는 비활성상태로 되고 S2내의 차동앰프는 활성상태로 되고, 공통데이타선 CDL, CDR에는 셀MC12내의 데이타가 출력된다. 여기에서 주목할 점은 일반적으로 바이폴라형 트랜지스터의 스위칭시간이 0.5ns정도로 빠르기 때문에 차동앰프가 활성상태로 전환되는데 매우 짧은 시간밖에 소요되지 않으므로, 선택비트선을 전환해서 정보를 리드할 때의 엑세스시간이 매우 빨라지게 된다는 점이다.First, the first thing to notice is when information is read by switching the selection bit line. That is, in order to first read the information of the cell MC11, and then to switch the selection bit line to read the information of the cell MC12, drive VYIN1 at low potential, drive VYIN1 'at high potential, and drive VYIN2 at high potential, Drive VYIN2 'to low potential. At this time, the QIR in S1 is switched from on to off and the QIR in S2 is switched from off to on. Therefore, the differential amplifier in S1 becomes inactive, the differential amplifier in S2 becomes active, and the data in cell MC12 is output to the common data lines CDL and CDR. It is important to note that since the switching time of a bipolar transistor is about 0.5 ns fast, it takes only a very short time for the differential amplifier to become active. Is very fast.
다음에, 제2의 주목해야 할 점은 정보라이트시에 있다. 즉, 메모리셀MC11을 선택하여 정보를 라이트할 때에는 앞서 기술한 바와 같이 라이트정보에 따라서 비트선BL1 또는 BR1중 어느 한쪽을 방전하여 비트선의 전위를 저전위로 구동할 필요가 있다. 이 때문에, 라이트시에는 리드/라이트 제어신호DI 또는 DI'를 고전위로 하고, QIWL 또는 QIMR을 오프에서 온으로 전환한다. 여기에서 주목해야 할 점은 바이폴라형 트랜지스터의 스위칭시간이 0.5ns정도로 빠르기 때문에 비트선을 방전하여 비트선의 전위를 저전위로 구동하는데 매우 짧은 시간밖에 소요되지 않으므로 라이트시간이 매우 빨라진다는 점이다.Next, the second thing to notice is at the time of information writing. In other words, when the memory cell MC11 is selected to write information, it is necessary to discharge either one of the bit lines BL1 and BR1 in accordance with the write information to drive the potential of the bit lines at low potential as described above. Therefore, at the time of writing, the read / write control signal DI or DI 'is set to high potential and QIWL or QIMR is switched from off to on. It should be noted that since the switching time of the bipolar transistor is about 0.5 ns fast, the write time is very fast because it only takes a very short time to discharge the bit line to drive the potential of the bit line at low potential.
또, 본 실시예에서는 차동앰프 또는 비트선에 공급하는 전류를 정전류원(IR 또는 IWL, IWR)에서 발생하고 있다. 이와 같이 차동앰프를 구동하는 전류를 일정하게 하면 CDL, CDR의 방전시간을 일정하게 할 수 있어 액세스시간의 변동(불균일)을 저감할 수 있을 뿐만 아니라 CDL, CDR에 흐르는 데이타전류가 일정하면 이 데이타를 안정하게 검출할 수 있다는 장점이 있다. 또, 비트선에 공급하는 전류를 일정하게 하면 비트선의 방전시간을 일정하게 할 수 있어 라이트시간의 변동을 저감할 수 있다는 장점이 있다.In this embodiment, the current supplied to the differential amplifier or bit line is generated from the constant current sources IR, IWL, and IWR. In this way, if the current driving the differential amplifier is made constant, the discharge time of the CDL and CDR can be made constant, and thus the variation (unevenness) of the access time can be reduced, and the data current flowing through the CDL and CDR is constant. There is an advantage that can be stably detected. In addition, if the current supplied to the bit line is made constant, the discharge time of the bit line can be made constant, and there is an advantage that the variation in the write time can be reduced.
또, IBL(=IBR) 또는 REL(=RER)은 상기 식1에 표시한 바와 같이, 비트선 BL1과 BR1의 전위차 ΔVB를 결정하기 위한 설계 파라미터로서, 설계여하에 따라서 어떠한 값으로 해도 좋고, 예를 들면 IBL=IBR=0 또는 REL=RER=0으로 해도 좋다. 또 이러한 것을 다음의 실시예에서도 마찬가지이다.In addition, IBL (= IBR) or REL (= RER) is a design parameter for determining the potential difference ΔVB between the bit lines BL1 and BR1 as shown in
[실시예 2]Example 2
제3b도는 본 발명의 제2실시예를 도시한 도면이다. 제3b도가 제3a도와 다른 점은 제3b도에서는 제3a도의 QIBL, QIBR을 제거하고, 정전류원 IBL, IBR을 직접 비트선에 접속하고 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 엑세스시간 및 라이트시간이 매우 빨라지게 된다. 또한, 제3b도에서 정전류원 IBL, IBR을 직접 비트선에 접속한 이유는 이와 같이 하면 VYIN1, VYIN2에 의해 구동되는 트랜지스터의 수가 저감되므로, 선택비트선을 전환해서 정보를 리드할 때의 액세스시간을 더욱 고속화할 수 있기 때문이다.3B is a diagram showing a second embodiment of the present invention. 3b differs from FIG. 3a only in that QIBL and QIBR in FIG. 3a are removed and the constant current sources IBL and IBR are directly connected to bit lines in FIG. Therefore, even in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line become very fast. The reason why the constant current sources IBL and IBR are directly connected to the bit lines in Fig. 3b is that the number of transistors driven by VYIN1 and VYIN2 is reduced in this way, so that the access time when switching the selection bit lines to read information This is because the speed can be further increased.
[실시예 3]Example 3
제4a도 및 제4b도는 본 발명의 제3실시예를 도시한 도면이다. 제4a도가 제3b도와 다른 점은 리드/라이트 제어신호 WE와 DI, DI'의 입력위치를 치환한 점 뿐이다. 또, 제4b도가 제4a도와 다른 점은 제4a도에서는 QWL, QWR의 베이스에 WE신호를 입력하고 있지만 제4b도에서는 QWL, QWR의 베이스에 정전압 VWREF를 인가하고, 그 대신 QIWL, QIWR의 베이스에 비트선 선택신호 VYIN과 리드/라이트 제어신호 WE에 의해 논리계산을 실행한 결과의 신호를 입력하고 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 엑세스시간 및 라이트시간이 매우 빨라지게 된다.4A and 4B show a third embodiment of the present invention. 4A differs from FIG. 3B only in that the input positions of the read / write control signals WE, DI, and DI 'are replaced. 4B is different from FIG. 4A in FIG. 4A, the WE signal is input to the bases of QWL and QWR. In FIG. 4B, the constant voltage VWREF is applied to the bases of QWL and QWR. Instead, the base of QIWL and QIWR is applied. Only the result of the logic calculation is inputted to the bit line selection signal VYIN and the read / write control signal WE. Therefore, even in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line become very fast.
또한, 제3도 및 다음에 기술하는 제1도, 제5도∼제9도에서도 제4a도에서 제4b도로의 변경과 마찬가지의 변경을 실행할 수 있는 것은 물론이다.It goes without saying that the same changes as those in Figs. 4A to 4B can also be executed in Figs. 3 and 1, 5 to 9 described below.
[실시예 4]Example 4
제5도는 본 발명의 제4실시예를 도시한 도면이다. 제5도가 제3b도와 다른 점은 제5도에서는 제3b도의 QYYL, QYYR(제5도에서는 QYL, QYR)에 입력하는 신호 VYIN1'(제5도에서는 VY))를 정전압원VYY, 저항 RY, 트랜지스터QIY 및 정전류원IY에 의해 신호 VYIN1에서 발생하고 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간이 매우 빨라진다. 또한, 제5도에서 신호 VY를 신호 VYIN1에서 발생한 이유는 이와 같이 하면 신호 VYIN1'를 외부에서 입력할 필요가 없어지기 때문이다.5 is a diagram showing a fourth embodiment of the present invention. 5 is different from FIG. 3b in FIG. 5, the signal VYIN1 '(VY in FIG. 5) input to QYYL and QYYR (QYL, QYR in FIG. 5) of FIG. 3b is a constant voltage source VYY, resistor RY, This is only the point that is generated in the signal VYIN1 by the transistor QIY and the constant current source IY. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line are very fast. The reason why the signal VY is generated from the signal VYIN1 in FIG. 5 is that the signal VYIN1 'need not be externally inputted in this way.
[실시예 5]Example 5
제6도는 본 발명의 제5실시예를 도시한 도면이다. 제6도가 제4a도와 다른 점은 제6도에서는 제4b도에는 없는 트랜지스터 QYL, QYR을 부가한 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간이 매우 빨라진다. 또한, 제6도에서 트랜지스터 QYL, QYR을 부가한 이유는 이와 같이 하면 정보리드시의 비트선의 전위가 WE2에서 결정되어 예를 들면 DI, DI'의 레벨이 다르더라도 비트선의 전위에 영향을 주지 않으므로 차동앰프의 오동작을 방지할 수 있기 때문이다.6 is a diagram showing a fifth embodiment of the present invention. 6 differs from FIG. 4A in that only the transistors QYL and QYR which are not shown in FIG. 4B in FIG. 6 are added. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line are very fast. The reason why the transistors QYL and QYR are added in Fig. 6 is that the potential of the bit line at the time of information read is determined at WE2, so that even if the levels of DI and DI 'are different, for example, the bit line potential is not affected. This is because malfunction of the differential amplifier can be prevented.
[실시예 6]Example 6
제1a도∼제1c도는 본 발명의 제6실시예를 도시한 도면이다. 제1a도가 제3b도와 다른 점은 제1a도에서는 제3b도의 QYL, QYR에 입력하는 신호 WE에 상당하는 신호를 정전압원 VYY, 저항 RYL, RYR, 트랜지스터 QIYL, QIYR 및 정전류원 IYL, IYR에 의해 신호VYIN1 및 신호DI, DI'에서 발생하고 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간이 매우 빨라진다. 또한, 제1a도에서 QYL, QYR에 입력하는 신호를 신호 VYIN1 및 신호 DI, DI'에서 발생한 이유는 이와 같이 하면 신호WE를 외부에서 입력할 필요가 없어지기 때문이다.1A to 1C show a sixth embodiment of the present invention. 1a is different from FIG. 3b in FIG. 1a, a signal corresponding to the signal WE input to QYL and QYR in FIG. It is only a point that occurs in the signal VYIN1 and the signals DI and DI '. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line are very fast. The reason why the signal input to QYL and QYR is generated from the signals VYIN1 and the signals DI and DI 'in FIG. 1A is because the signal WE is not required to be input externally.
또한, QYL, QYR의 베이스에 접속된 용량CYL, CYR은 라이트가 종료하고, QYL 또는 QYR이 비트선을 충전할 때 발생하는 비트선의 오버슈트를 저감하여 라이트회복시간(라이트 리커버리 타임)을 고속화하기 위한 용량이다.In addition, the capacitors CYL and CYR connected to the bases of QYL and QYR reduce the overshoot of the bit line generated when the writing is terminated and QYL or QYR charges the bit line, thereby increasing the light recovery time (light recovery time). Capacity for.
또, 본 실시예에서 설명되는 어드레스버퍼, 디코더, 출력회로는 주지의 회로이므로, 이들 회로동작에 관한 설명은 여기에서는 생략한다. 또 본 실시예에서 설명되는 드라이버는 다음에 기술하는 제12도의 회로와 완전히 동일한 회로이다. 이 회로동작에 관해서는 제12도의 설명부분에 기재되어 있다. 또한, 이들 회로는 단지 1예일 뿐, 본 발명은 이들 회로에 한정되는 것은 아니다.In addition, since the address buffer, decoder, and output circuit described in this embodiment are well-known circuits, descriptions of these circuit operations are omitted here. The driver described in this embodiment is a circuit exactly the same as the circuit of FIG. 12 described below. This circuit operation is described in the description of FIG. In addition, these circuits are only one example, and this invention is not limited to these circuits.
또, 본 실시예에 도시한 전압값, 전류값 및 전류원의 구체적인 회로의 구성법은 단지 1예일 뿐, 본 발명은 이들에 한정되는 것은 아니다.Incidentally, the configuration method of the specific circuit of the voltage value, current value, and current source shown in this embodiment is only one example, and the present invention is not limited thereto.
제1b도는 제1a도에 있어서, 제4a도에서 제4b도로의 변경과 마찬가지로 변경을 실행한 예를 도시한 도면이다.FIG. 1B is a diagram showing an example in which the change is executed similarly to the change from the FIG. 4A to the 4B road in FIG. 1A.
제1c도가 제1a도와 다른 점은 제1a도에서는 VYIN 신호와 DI, DI'신호의 전위관계에 의해 IWL, IWR, IYL, IYR을 전환하였만, 제1c도에서는 DI, DI'신호와 WE의 전위관계에 의해 IW, IY를 전환하고 있는 점 뿐이다. 제1c도와 같이 하면 제1a도의 IWL, IWR 및 IYL, IYR을 각각 절반으로 할 수 있으므로, 저소비전력화가 도모된다. 또한, 제1c도는 WE는 정전압이라도 좋고, DI, DI'신호에 대한 차동신호라도 좋다.1c is different from FIG. 1a in FIG. 1a, where IWL, IWR, IYL, and IYR are switched by the potential relationship between the VYIN signal and the DI, DI 'signal. In FIG. It is only that IW and IY are switched by the potential relationship. As shown in FIG. 1C, IWL, IWR, IYL, and IYR in FIG. 1A can be halved, so that power consumption can be reduced. In FIG. 1C, WE may be a constant voltage or may be a differential signal with respect to DI and DI 'signals.
또한, 제3도∼제6도 및 다음에 기술하는 제7도∼제9도에 있어서도 제1a도에서도 제1c도로의 변경과 마찬가지의 변경을 실행할 수 있는 것은 물론이다.It goes without saying that in Figs. 3 to 6 and the following Figs. 7 to 9, the same changes as those in Fig. 1a and Fig. 1c can be performed.
[실시예 7]Example 7
제7도는 본 발명의 제7실시예를 도시한 도면이다. 제7도가 제1a도와 다른 점은 제1a도에서는 전원전압 VEE가 -5.2V이였지만, 제7도에서는 VEE=-4.5로 되어 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간이 매우 빨라진다.7 shows a seventh embodiment of the present invention. FIG. 7 differs from FIG. 1a in that the power supply voltage VEE is -5.2V in FIG. 1a, but only VEE = -4.5 in FIG. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line are very fast.
[실시예 8]Example 8
제8도는 본 발명의 제8실시예를 도시한 도면이다. 제8도가 제1a도와 다른 점은 제8도에서는 제1a도의 용량CYL, CYR을 제거하고 그 대신 정전압원 VCL과 트랜지스터 QCLL, QCLR을 마련하고 있는 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간이 매우 빨라진다. 또한, 본 실시예에서 CYL, CYR을 제거하고 그 대신 VCL과 QCLL, QCLR을 마련한 이유는 정보리드시의 비트선의 전위를 QCLL, QCLR에서 결정하고, 그 대신 저항 RYL, RYR의 저항값을 크게 해도 라이트가 종료할 때 발생하는 비트선의 오버슈트를 저감하여 라이트회복시간을 고속화할 수 있기 때문이다.8 shows an eighth embodiment of the present invention. 8 differs from FIG. 1a in that FIG. 8 removes the capacitors CYL and CYR in FIG. 1a, and instead provides a constant voltage source VCL, transistors QCLL and QCLR. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the access time and the write time when the information is read by switching the selection bit line are very fast. The reason why CYL and CYR are removed in this embodiment and VCL, QCLL and QCLR are provided instead is that the potential of the bit line at the time of information read is determined by QCLL and QCLR, and instead the resistance values of the resistors RYL and RYR are increased. This is because the overshoot of the bit line generated when the writing is completed can be reduced, thereby increasing the write recovery time.
[실시예 9]Example 9
제9도는 본 발명의 제9실시예를 도시한 도면이다. 제9도가 제1a도와 다른 점은 제1a도에서는 메모리셀의 데이타를 그대로 출력하고 있었지만, 제9도에서는 각 비트선마다 메모리셀의 데이타와 외부로부터의 데이타를 비교하고 그 비교결과를 출력하도록 한 점 뿐이다. 따라서, 본 실시예에서도 제3a도에서 기술한 의론이 그대로 성립하고 라이트시간이 매우 빨라진다. 또한, 본 실시예서는 메모리셀의 데이타와 외부로부터의 데이타(AL, AR)의 배타적 논리합(Exclusice OR)을 취하고 그 결과를 DL, DR로 출력하도록 하고 있다.9 shows a ninth embodiment of the present invention. FIG. 9 differs from FIG. 1a in FIG. 1a, although the data of the memory cell is output as it is. In FIG. 9, the data of the memory cell and the data from the outside are compared for each bit line, and the comparison result is output. Only points. Therefore, also in this embodiment, the argument described in FIG. 3A holds as it is, and the write time becomes very fast. In this embodiment, an exclusive OR (Exclusice OR) of the data of the memory cell and the data AL and AR from the outside is taken, and the result is output to DL and DR.
[실시예10]Example 10
제10도는 본 발명의 제10실시예를 도시한 도면으로서, 제1도 및 제3도∼제9도에 도시한 메모리셀의 배치도의 1예를 도시한 것이다. 이 배치도의 특징은 정전압선 VE를 비트선 BL, BR과 평행하게 배선하고 있는 점이다. 이와 같이 하면 다음에 기술한 바와 같이 2가지 이점이 있다.FIG. 10 is a diagram showing a tenth embodiment of the present invention, showing an example of the layout of the memory cells shown in FIGS. 1 and 3 to 9; The characteristic of this layout is that the constant voltage line VE is wired in parallel with the bit lines BL and BR. This has two advantages as described below.
일반적으로 셀에 정보를 라이트할 때에는 비트선을 고전위 또는 저전위로 하기 위해 비트선의 충방전을 실행한다. 이미 기술한 바와 같이 이 충방전을 어떻게 고속으로 실행하는가가 라이트시간의 고속화의 핵심(포인트)으로 된다. 그러나, 비트선의 충방전을 매우 고속으로 실행하면 인접 셀의 비트선으로 결합용량을 거쳐서 신호가 전파된다. 이 신호는 인접셀의 비트선에 있어서는 잡음으로 된다. 그러나, 제10도와 같이 정전압선 VE를 인접셀과의 경계에 비트선BL, BR과 평행하게 배선하면 인접하는 셀의 비트선은 정전압선 VE에 의해서 서로 차폐된다. 따라서, 상기 결합잡음(coupling noise)은 발생하지 않는다. 이것이 제1의 이점이다.In general, when writing information to a cell, the bit line is charged and discharged in order to make the bit line high or low potential. As described above, how to perform this charging / discharging at high speed becomes a key point of the increase in write time. However, when the charge and discharge of the bit line is performed at a very high speed, the signal propagates through the coupling capacitance to the bit line of the adjacent cell. This signal becomes noise in the bit line of the adjacent cell. However, when the constant voltage line VE is wired in parallel with the bit lines BL and BR at the boundary with the adjacent cells as shown in FIG. 10, the bit lines of the adjacent cells are shielded from each other by the constant voltage line VE. Thus, the coupling noise does not occur. This is the first advantage.
또한, 동일 셀에 접속되는 비트선BL과 VR 사이에 정전압선VE 또는 VC를 배선하면 BL과 BR 사이의 결합잡음도 방지할 수 있는 것은 물론이다.Further, of course, by coupling the constant voltage line VE or VC between the bit lines BL and VR connected to the same cell, the coupling noise between the BL and BR can also be prevented.
다음에 제1도 및 제3도∼제9도에 있어서, 선택워드선에 접속된 셀에 흐르는 Icell은 모두 정전압선VE로 흘러들어간다. 따라서 정전압선VE를 워드선과 평행하게 배선하면 선택워드선에 접속된 모든 셀의 Icell이 1개의 정전압선VE에 집중해서 흐른다. 따라서 이 경우는 정전압선VE의 배선폭을 배선저항에 의한 전압강하 및 전자이동을 보장하기 위해 충분히 크게할 필요가 있고, 이것은 메모리셀면적의 증대를 초래한다. 이에 반해, 제10도와 같이 정전압선VE를 비트선과 평행하게 배선하면 선택워드선에 접속된 셀의 Icell은 각 셀에 대응하는 비트선과 평행하게 배치된 정전압선VE로 분산해서 흐른다. 이 때문에, 정전압선 VE의 배선폭을 작게할 수 있어 메모리셀면적을 작게 할 수 있다. 이것이 제2의 이점이다.Next, in FIGS. 1 and 3 to 9, all of the Icells flowing through the cells connected to the select word lines flow into the constant voltage line VE. Therefore, when the constant voltage line VE is wired in parallel with the word line, the Icells of all the cells connected to the selected word line flow in one constant voltage line VE. In this case, therefore, the wiring width of the constant voltage line VE needs to be made large enough to ensure the voltage drop and the electron movement due to the wiring resistance, which causes an increase in the area of the memory cell. On the other hand, as shown in FIG. 10, when the constant voltage line VE is wired in parallel with the bit line, the Icells of the cells connected to the selected word line are distributed in the constant voltage line VE disposed in parallel with the bit lines corresponding to the respective cells. For this reason, the wiring width of the constant voltage line VE can be made small, and the memory cell area can be made small. This is the second advantage.
또한, 제1도 및 제3도∼제9도에 있어서, 선택워드선에 접속된 셀Icell이 VC에서 흐르도록 전위 설계를 실행한 경우 또는 N채널 절연게이트 전계효과형 트랜지스터의 P채널 절연게이트 전계효과형 트랜지스터를 치환하고, NPN 바이폴라형 트랜지스터를 PNP바이폴라형 트랜지스터로 치환하여 전압관계를 모두 반대로 한 경우에는 정전압선VC를 비트선과 평행하게 배선하면 동일한 효과가 얻어지는 것은 물론이다.1 and 3 to 9, when the potential design is performed so that the cell Icell connected to the select word line flows in VC, or the P-channel insulated gate electric field of the N-channel insulated gate field effect transistor. In the case where the effect transistor is replaced and the NPN bipolar transistor is replaced with the PNP bipolar transistor to reverse the voltage relationship, the same effect can be obtained by wiring the constant voltage line VC in parallel with the bit line.
[실시예 11]Example 11
제11a도 및 제11b도는 본 발명의 제11실시예를 도시한 도면으로서, 제1도 및 제3도∼제9도에 도시한 비트선의 배선배치도의 1예를 도시한 것이다. 이 배치도의 특징은 인접하는 비트선의 위치관계를 셀어레이의 도중에서 변경한 점이다. 이와 같이 하면 앞서 기술한 바와 같이 정전압선에 의해 차폐하지 않아도 상기 결합잡음을 저감할 수 있다. 즉, 제11a도에서는 1쌍 걸러 비트선의 위치관계를 셀어레이의 중간점에서 변경하고 있으므로 결합잡음의 크기를 약 1/2로 할 수 있다. 또, 제11b도에서는 1쌍 걸러 비트선의 위치관계를 셀어레이의 중간접과 1/4점에서 변경하고 있으므로 결합잡음의 크기를 약 1/4로 할 수 있다.11A and 11B show an eleventh embodiment of the present invention, which shows an example of wiring arrangement diagrams of bit lines shown in FIGS. 1 and 3 through 9; The feature of this layout is that the positional relationship of adjacent bit lines is changed in the middle of the cell array. In this way, the coupling noise can be reduced without shielding by the constant voltage line as described above. That is, in Fig. 11A, since the positional relationship of the bit lines is changed at every other pair at the midpoint of the cell array, the combined noise can be reduced to about 1/2. Also, in Fig. 11B, the positional relationship of the bit lines is changed at every other pair and at the quarter point of the cell array, so that the combined noise can be made about 1/4.
또한, 이상의 실시예에서는 메모리셀로써 P채널 절연게이트 전계효과형 트랜지스터와 N채널 절연게이트 전계효과형 트랜지스터를 교차 결합해서 구성한 예를 주로 도시하고 있지만, 본 발명은 이 메모리셀에 한정되는 것은 아니다. 즉, 예를 들면 상기 절연게이트 전계효과형 트랜지스터를 접합 전계효과형 트랜지스터로 치환한 메모리셀이라도 좋고, 저항부하와 N채널 전계효과형 트랜지스터로 구성한 메모리셀이라도 좋으며, 또 저항부하와 P채널 전계효과형 트랜지스터로 구성한 메모리셀이라도 좋다.Note that the above embodiment mainly shows an example in which a P-channel insulated gate field effect transistor and an N-channel insulated gate field effect transistor are configured by cross-coupling as a memory cell, but the present invention is not limited to this memory cell. That is, for example, a memory cell in which the insulated gate field effect transistor is replaced with a junction field effect transistor, or a memory cell composed of a resistance load and an N-channel field effect transistor, may be used, and a resistance load and a P-channel field effect. It may be a memory cell composed of a type transistor.
[실시예 12]Example 12
이상 설명한 바와 같은 반도체메모리의 고집적화에 따라 워드선 및 비트선에 접속되는 셀의 수가 증대하여 워드선 및 비트선의 부유용량이 커지고 있다. 이 때문에 메모리의 액세스시간이 이들 충방전 시간에 의해 결정되게 되었다. 이 때문에, 예를 들면 바이폴라RAM(Random Access Memory)에서는 일본국 특허공개공보 소화 59-132490호에 기재된 바와 같은 고속워드선 방전회로가 다수 제안되어 있다. 그러나, 종래의 방전회로는 워드선의 신호가 고전위일 때 항상 워드선에 전류를 흐르게 하고 있었으므로 워드선의 전위가 저하한다는 문제가 있었다.As the semiconductor memory has been highly integrated as described above, the number of cells connected to word lines and bit lines has increased, and the floating capacity of word lines and bit lines has increased. For this reason, the access time of the memory is determined by these charge and discharge times. For this reason, for example, a large number of fast word line discharge circuits as described in Japanese Patent Laid-Open No. 59-132490 have been proposed in bipolar RAM (Random Access Memory). However, the conventional discharge circuit has a problem that the potential of the word line is lowered because current is always flowing to the word line when the signal of the word line is at a high potential.
종래의 방전회로의 1예를 제13도에 도시한다. 동일 도면에 있어서 바이폴라형 트랜지스터QDC, 지연회로D 및 전류원ICD로 나타낸 것이 방전회로이다. 다음에 이 방전회로의 동작원리를 간단히 설명한다. 여기에서, 워드선 W가 선택되어 고전위로 되면 이 워드선 W에 방전전류IDC가 흐른다. 다음에 이 워드선이 고전위에서 저전위로 전환되면 지연회로D가 있으므로 트랜지스터QDC는 즉시 오프로 되지 않고 워드선이 충분히 저전위로 될 때까지 방전전류 IDC가 계속 흐른다. 이 때문에 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 그러나, 이 종래의 방전회로에서는 워드선이 고전위일 때 항상 워드선에 전류를 흐르게 하고 있으므로 트랜지스터QW의 베이스-이미터간 전압의 증대 및 트랜지스터QW의 베이스전류의 증대에 의한 부하RCL에서의 전압강하의 증대에 의해 선택된 워드선의 전위가 저하한다는 문제가 있었다.An example of a conventional discharge circuit is shown in FIG. In the same figure, the discharge circuit is represented by the bipolar transistor QDC, the delay circuit D and the current source ICD. Next, the operation principle of this discharge circuit will be briefly explained. Here, when the word line W is selected to become high potential, the discharge current IDC flows through the word line W. The next time the word line is switched from high potential to low potential, there is a delay circuit D. Therefore, the transistor QDC does not turn off immediately and the discharge current IDC continues to flow until the word line is sufficiently low potential. For this reason, switching from the high potential of the word line to the low potential can be speeded up. In this conventional discharge circuit, however, current flows through the word line at all times when the word line is at a high potential. Therefore, the voltage drop at the load RCL due to the increase of the base-emitter voltage of the transistor QW and the base current of the transistor QW is increased. There has been a problem that the potential of the selected word line decreases due to the increase.
본 실시예의 목적은 선택된 워드선의 전위가 저하되는 것을 방지할 수 있는 반도체회로를 제공하는 것이다.An object of this embodiment is to provide a semiconductor circuit capable of preventing the potential of the selected word line from lowering.
상기 목적은 이미터가 전류원에 접속되고 컬렉터가 부하에 접속된 바이폴라형 트랜지스터 및 한쪽 끝이 상기 부하에 접속되고 다른쪽 끝이 상기 트랜지스터의 베이스에 접속된 스위치를 갖고, 상기 스위치의 온, 오프를 제어하는 것에 의해 부하에 흐르는 전류를 제어하는 것을 특징으로 하는 반도체회로 또는 컬렉터에 제1의 부하가 접속되고 베이스에 제1의 신호전압이 인가되며 이미터에 전류원이 접속된 제1의 바이폴라형 트랜지스터 및 컬렉터에 제2의 부하가 접속되고 베이스에 제2의 신호전압이 인가되며 이미터에 상기 전류원이 접속된 제2의 바이폴라형 트랜지스터로 이루어지고, 상기 제1과 제2의 신호전압의 고저에 따라 상기 제1과 제2의 부하에 흐르는 전류를 전환하는 커런트스위치에 있어서, 드레인에 상기 제1 또는 제2의 트랜지스터의 컬렉터가 접속되고 게이트에 상기 제2 또는 제1의 트랜지스터의 컬렉터가 접속된 MOS트랜지스터를 마련한 것을 특징으로 하는 반도체회로에 의해 달성된다.The object is to have a bipolar transistor having an emitter connected to a current source, a collector connected to a load, and a switch connected at one end to the load and at the other end to the base of the transistor. A first bipolar transistor in which a first load is connected to a semiconductor circuit or a collector, a first signal voltage is applied to a base, and a current source is connected to an emitter, by controlling a current flowing through the load by controlling. And a second bipolar transistor having a second load connected to the collector, a second signal voltage applied to the base, and a current source connected to the emitter, and a high and low voltages of the first and second signal voltages. In the current switch for switching the current flowing through the first and second load according to, the curl of the first or second transistor in the drain Is achieved by a semiconductor circuit, it characterized in that the emitter connection is provided with a MOS transistor is connected to the collector of the second or of the first transistor to the gate.
상기 제1의 수단을 워드선 방전회로에 적용하는 경우에는 상기 바이폴라형 트랜지스터를 NPN트랜지스터로 하고 상기 스위치를워드선이 고전위일 때 오프로 하고, 워드선이 고전위에서 저전위로 전환될 때 및 워드선이 저전위일 때 온하도록 제어하면 좋다. 이와 같이 하면 워드선이 고전위일 때 워드선에는 전류가 흐르지 않으므로 선택된 워드선의 전위가 저하한다는 문제가 발생하지 않는다. 그리고, 워드선에 고전위에서 저전위로 전환될 때에는 방전전류가 흐르므로, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 종래의 방전회로에서는 워드선이 고전위일 대 항상 워드선에 방전전류를 흐르게 하고 있으므로, 워드선의 배선저항에 의한 전위강하 또는 배선의 전자이동의 제한 때문에 방전전류의 크기에 상한이 있었다. 그러나, 본 발명의 방전회로는 워드선이 고전위일 때 워드선에는 전류를 흐르지 않게 하고, 워드선이 고전위에서 저전위로 전환될 때에만 대 전류를 흐르게 하므로 방전전류의 크기를 종래 이상으로 할 수 있어 그만큼 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다.When the first means is applied to a word line discharge circuit, the bipolar transistor is an NPN transistor and the switch is turned off when the word line is at high potential, when the word line is switched from high potential to low potential and word line. It is good to control so that it may turn on at this low potential. In this case, since the current does not flow in the word line when the word line is at high potential, the problem that the potential of the selected word line is lowered does not occur. Since the discharge current flows when the word line is switched from the high potential to the low potential, it is possible to speed up the switching of the word line from the high potential to the low potential. In the conventional discharge circuit, since the discharge current flows through the word line at all times when the word line is at high potential, there is an upper limit to the magnitude of the discharge current due to the potential drop due to the wiring resistance of the word line or the limitation of electron movement of the wiring. However, the discharge circuit of the present invention does not allow current to flow in the word line when the word line is at a high potential, and a large current flows only when the word line is switched from a high potential to a low potential. As a result, the transition from the high potential of the word line to the low potential can be speeded up.
또, 상기 제2의 수단을 워드선 구동회로에 적용하여 상기 제1의 바이폴라형 트랜지스터의 컬렉터에 의해 워드선을 구동하는 경우에는 상기 바이폴라형 트랜지스터를 NPN트랜지스터로 하고, 상기 MOS트랜지스터를 PMOS트랜지스터로 하면 좋다. 이와 같이 하면 제1의 바이폴라형 트랜지스터의 컬렉터가 고전위이고 워드선이 고전위일 때 상기 제2의 바이폴라형 트랜지스터의 컬렉터 즉 상기 PMOS트랜지스터의 게이트는 저전위이므로 PMOS트랜지스터는 온되어 있다. 한편, 이 PMOS트랜지스터는 상기 제1의 부하와 병렬로 접속되어 있으므로 워드선을 구동하는 트랜지스터의 베이스전류가 증대해도 상기 제1의 부하에서의 전압강하는 매우 작아서 선택된 워드선의 전위가 저하한다는 문제가 발생하지 않는다. 또, 워드선이 저전위에서 고전위로 전환될 때 상기 PMOS트랜지스터는 온하므로 워드선의 저전위에서 고전위로의 전환을 고속화할 수도 있다.When the second means is applied to a word line driver circuit to drive a word line by the collector of the first bipolar transistor, the bipolar transistor is an NPN transistor, and the MOS transistor is a PMOS transistor. Do it. In this way, when the collector of the first bipolar transistor is at high potential and the word line is at high potential, the PMOS transistor is turned on because the collector of the second bipolar transistor, that is, the gate of the PMOS transistor is low potential. On the other hand, since the PMOS transistor is connected in parallel with the first load, even if the base current of the transistor for driving the word line increases, the voltage drop at the first load is very small, so that the potential of the selected word line decreases. Does not occur. In addition, since the PMOS transistor is turned on when the word line is switched from the low potential to the high potential, it is possible to speed up the switching of the word line from the low potential to the high potential.
또, 이미 본 발명자들은 ECL(Emitter Coupled Logic)회로의 출력전위의 저하를 방지하기 위해 제14도에 도시한 회로를 제안하였다. 그러나, 본 도면에 도시한 회로를 워드선 구동회로에 적용하면 전류원 IEF가 워드선의 수만큼 필요하게 되어 소비전력이 증대한다. 이에 반해, 본 실시예의 회로는 상기 전류원이 불필요하므로 소비전력이 증대한다는 문제는 발생하지 않는다.In addition, the present inventors have already proposed the circuit shown in FIG. 14 to prevent the output potential of the ECL (Emitter Coupled Logic) circuit from lowering. However, when the circuit shown in this figure is applied to the word line driver circuit, the current source IEF is required by the number of word lines, thereby increasing the power consumption. In contrast, the circuit of the present embodiment does not require the current source, so that the problem of increased power consumption does not occur.
제12도는 본 발명의 제12실시예를 도시한 도면으로서, 메모리의 워드선 방전회로 및 워드선 구동회로에 본 실시예의 반도체회로를 적용한 예를 도시한 것이다. 다음의 도면에 있어서 Q1∼Q3, QW, QDC는 바이폴라형 트랜지스터, MP는 PMOS 트랜지스터, MN은 NMOS 트랜지스터, RCL, RCR은 부하, W는 워드선, ICS는 커런트스위치전류, IDC는 방전전류를 각각 나타내고 있다.FIG. 12 shows a twelfth embodiment of the present invention, which shows an example in which the semiconductor circuit of this embodiment is applied to a word line discharge circuit and a word line driver circuit of a memory. In the following figures, Q1 to Q3, QW, and QDC are bipolar transistors, MP is a PMOS transistor, MN is an NMOS transistor, RCL, RCR is a load, W is a word line, ICS is a current switch current, and IDC is a discharge current, respectively. It is shown.
본 실시예의 제1의 특징은 이미터가 전류원에 접속되고 컬렉터가 워드선 W에 접속된 바이폴라형 트랜지스터QDC 및 드레인이 상기 워드선에 접속되고 소스가 상기 트랜지스터QDC의 베이스에 접속된 NMOS 트랜지스터를 마련하고 상기 MOS트랜지스터의 온, 오프를 제어하는 것에 의해 워드선W에 흐르는 전류를 제어하고 있는 점에 있다. 여기에서, 본 실시예에서는 MOS트랜지스터의 온, 오프의 제어를 이 MOS트랜지스터의 게이트를 트랜지스터Q2의 컬렉터에 접속하는 것에 의해 실현하고 있다. 즉, 이와 같이 하면 워드선이 고전위일 때 MOS트랜지스터는 오프로 되고, 워드선이 고전위에서 저전위로 치환될 때 및 워드선이 저전위일 때 온한다. 따라서, 워드선이 고전위일 때 워드선에는 전류가 흐르지 않으므로 선택된 워드선의 전위가 저하한다는 문제가 발생하지 않는다. 그리고, 워드선이 고전위에서 저전위로 전환될 때에는 방전전류가 흐르므로 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 종래의 방전회로에서는 워드선이 고전위일 때 항상 워드선에 방전전류를 흐르게 하고 있으므로 워드선의 배선저항에 의한 전위강하 또는 배선의 전자이동의 제한 때문에 방전전류의 크기에 상한이 있었다. 그러나, 본 발명의 방전회로는 워드선이 고전위일 때 워드선에는 전류가 흐르지 않으므로 방전전류의 크기를 종래 이상으로 할 수 있어 그만큼 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다.A first feature of this embodiment is to provide a bipolar transistor QDC having an emitter connected to a current source, a collector connected to a word line W, and an NMOS transistor having a drain connected to the word line and a source connected to the base of the transistor QDC. The current flowing in the word line W is controlled by controlling the MOS transistors on and off. Here, in the present embodiment, control of turning on and off the MOS transistor is realized by connecting the gate of the MOS transistor to the collector of the transistor Q2. In other words, the MOS transistor is turned off when the word line is at high potential, and is turned on when the word line is replaced by the low potential at high potential and when the word line is at low potential. Therefore, since the current does not flow in the word line when the word line is at high potential, there is no problem that the potential of the selected word line is lowered. When the word line is switched from the high potential to the low potential, a discharge current flows, thereby making it possible to speed up the switching of the word line from the high potential to the low potential. In the conventional discharge circuit, since the discharge current always flows through the word line when the word line is at a high potential, there is an upper limit to the magnitude of the discharge current due to the potential drop due to the wiring resistance of the word line or the limitation of electron movement of the wiring. However, in the discharge circuit of the present invention, since the current does not flow in the word line when the word line is at high potential, the magnitude of the discharge current can be larger than that of the conventional one, so that the switching from the high potential to the low potential of the word line can be speeded up.
본 실시예의 제2의 특징은 워드선 구동회로를 구성하는 커런트스위치에 있어서, 드레인에 트랜지스터Q1의 컬렉터가 접속되고, 게이트에 트랜지스터Q2의 컬렉터가 접속된 PMOS트랜지스터MP를 마련하고 있는 점에 있다. 이와 같이 하면 트랜지스터Q1의 컬렉터가 고전위이고 워드선W가 고전위일 때 트랜지스터Q2의 컬렉터, 즉 PMOS트랜지스터MP의 게이트는 저전위이므로 PMOS트랜지스터는 온하고 있다. 한편, 이 PMOS트랜지스터는 부하RCL과 병렬로 접속되어 있으므로 워드선을 구동하는 트랜지스터QW의 베이스전류가 증대하더라도 부하RCL에서의 전압강하는 매우 작아져 선택된 워드선W의 전위가 저하한다는 문제가 발생하지 않는다. 또, 워드선이 저전위에서 고전위로 전환될 때 PMOS트랜지스터MP는 온하므로 워드선의 저전위에서 고전위로의 전환을 고속화할 수도 있다.The second feature of the present embodiment is that in the current switch constituting the word line driver circuit, the PMOS transistor MP having the collector of transistor Q1 connected to the drain and the collector of transistor Q2 connected to the gate is provided. In this way, when the collector of transistor Q1 has a high potential and the word line W has a high potential, the collector of transistor Q2, that is, the gate of PMOS transistor MP has a low potential, and the PMOS transistor is on. On the other hand, since the PMOS transistor is connected in parallel with the load RCL, even if the base current of the transistor QW driving the word line increases, the voltage drop in the load RCL becomes very small, so that the potential of the selected word line W decreases. Do not. In addition, since the PMOS transistor MP is turned on when the word line is switched from the low potential to the high potential, it is possible to speed up the switching of the word line from the low potential to the high potential.
[실시예 13]Example 13
제15도는 본 발명의 제13실시예를 도시한 도면으로서, 메모리의 워드선 방전회로 및 워드선 구동회로에 상기 실시예의 반도체회로를 적용한 예를 도시한 것이다. 본 실시예가 상기 제12도의 실시예와 다른 점은 제12도의 실시예에서는 방전회로를 상측의 워드선에 부가하고 있었지만, 본 실시예에서는 방전회로를 하측의 워드선에 부가하고 있는 점 뿐이다. 따라서, 제12도에서 기술한 의론이 마찬가지로 성립하고 선택된 워드선의 전위가 저하한다는 문제는 발생하지 않는다. 또, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 본 실시예에서도 PMOS트랜지스터MP를 마련하고 있으므로 워드선의 저전위에서 고전위로의 전환을 고속화할 수 있다.FIG. 15 shows a thirteenth embodiment of the present invention, showing an example in which the semiconductor circuit of the above embodiment is applied to a word line discharge circuit and a word line driver circuit of a memory. The embodiment differs from the embodiment in FIG. 12 only in that the discharge circuit is added to the upper word line in the embodiment of FIG. 12, but the discharge circuit is added to the lower word line in the present embodiment. Therefore, there is no problem that the argument described in FIG. 12 is similarly established and the potential of the selected word line is lowered. In addition, it is possible to speed up the switching from the high potential of the word line to the low potential. Also in this embodiment, since the PMOS transistor MP is provided, the switching from the low potential to the high potential of the word line can be speeded up.
[실시예 14]Example 14
제16도는 본 발명의 제14실시예를 도시한 도면으로서, 메모리의 워드선 방전회로 및 워드선 구동회로에 상기 실시예의 반도체회로를 적용한 예를 도시한 것이다. 본 실시예가 제12도의 실시예와 다른 점은 제12도의 실시예에서는 방전회로내의 NMOS트랜지스터의 온,오프의 제어가 MOS트랜지스터의 게이트를 트랜지스터Q2의 컬렉터에 접속하는 것에 의해 실현되고 있었지만, 본 실시예에서는 NMOS트랜지스터의 온,오프의 제어가 MOS트랜지스터의 게이트를 트랜지스터Q1의 컬렉터에 MOS트랜지스터MP2, MN2로 구성되는 인버터를 거쳐서 접속하는 것에 의해 실현되고 있는 점 뿐이다. 따라서, 제12도에서 기술한 의론이 마찬가지로 성립하고 선택된 워드선의 전위가 저하한다는 문제는 발생하지 않는다. 또, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 본 실시예에서도 PMOS트랜지스터MP를 마련하고 있으므로 워드선의 저전위에서 고전위로의 전환을 고속화할 수 있다.FIG. 16 shows a fourteenth embodiment of the present invention, showing an example in which the semiconductor circuit of the above embodiment is applied to a word line discharge circuit and a word line driver circuit of a memory. This embodiment differs from the embodiment in FIG. 12 in that in the embodiment of FIG. 12, the on / off control of the NMOS transistor in the discharge circuit is realized by connecting the gate of the MOS transistor to the collector of transistor Q2. In the example, only the control of the on / off control of the NMOS transistor is realized by connecting the gate of the MOS transistor to the collector of transistor Q1 through an inverter composed of MOS transistors MP2 and MN2. Therefore, there is no problem that the argument described in FIG. 12 is similarly established and the potential of the selected word line is lowered. In addition, it is possible to speed up the switching from the high potential of the word line to the low potential. Also in this embodiment, since the PMOS transistor MP is provided, the switching from the low potential to the high potential of the word line can be speeded up.
[실시예 15]Example 15
제17도는 본 발명의 제15실시예를 도시한 도면으로서, 메모리의 워드선 방전회로 및 워드선 구동회로에 상기 실시예의 반도체회로를 적용한 예를 도시한 것이다. 본 실시예가 제16도의 실시예와 다른 점은 제16도의 실시예에서는 방전회로를 상측의 워드선에 부가하고 있었지만, 본 실시예에서는 방전회로를 하측의 워드선에 부가하고 있는 점 뿐이다. 따라서, 제12도에서 기술한 의론이 마찬가지로 성립하고 선택된 워드선의 전위가 저하한다는 문제는 발생하지 않는다. 또, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 본 실시예에서도 PMOS트랜지스터MP를 마련하고 있으므로 워드선의 저전위에서 고전위로의 전환을 고속화할 수 있다.FIG. 17 shows a fifteenth embodiment of the present invention, showing an example in which the semiconductor circuit of the above embodiment is applied to a word line discharge circuit and a word line driver circuit of a memory. The embodiment differs from the embodiment of FIG. 16 in that the discharge circuit is added to the upper word line in the embodiment of FIG. 16, but the discharge circuit is added to the lower word line in the present embodiment. Therefore, there is no problem that the argument described in FIG. 12 is similarly established and the potential of the selected word line is lowered. In addition, it is possible to speed up the switching from the high potential of the word line to the low potential. Also in this embodiment, since the PMOS transistor MP is provided, the switching from the low potential to the high potential of the word line can be speeded up.
이상 기술한 바와 같이 본 실시예를 사용하면 선택된 워드선의 전위가 저하한다는 문제가 발생하지 않는다. 또, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다. 또, 워드선의 저전위에서 고전위로의 전환을 고속화할 수 있다.As described above, with this embodiment, there is no problem that the potential of the selected word line is lowered. In addition, it is possible to speed up the switching from the high potential of the word line to the low potential. In addition, it is possible to speed up the switching from the low potential of the word line to the high potential.
또한, 이상에서는 본 실시예를 메모리의 워드선 방전회로에 적용한 예를 기술했지만, 본 실시예는 이것에 한정되는 것이 아니고, 큰 부하를 구동하는 회로에 마찬가지로 적용할 수 있다.In addition, although the example which applied this embodiment to the word line discharge circuit of a memory was described above, this embodiment is not limited to this, It can apply similarly to the circuit which drives a large load.
[실시예 16]Example 16
본 실시예는 저전원 전압화에 적합한 전류 전환회로 및 그것을 적용한 반도체메모리에 관한 것이다.The present embodiment relates to a current switching circuit suitable for low power supply voltage and a semiconductor memory employing the same.
제19a도에 종래의 다른 바이폴라 메모리의 회로도를 도시한다.19A shows a circuit diagram of another conventional bipolar memory.
동일 도면에 있어서, C1는 메모리셀, W는 워드선, B10, B11은 비트선, IST는 정보유지 전류원이다. Q201, Q202는 참조 트랜지스터에 의해 메모리셀의 정보를 리드하는 역할을 한다. CSL은 공통 센스선으로서 참조 트랜지스터에 의해 리드한 정보를 센스회로로 전달하기 위한 공통 배선이고, CWL은 리드/라이트 제어선으로서 참조 트랜지스터의 베이스에 접속되어 메모리셀의 정보의 리드, 라이트를 제어한다. SW1은 비트선 구동전류 전환회로로서 비트선구동신호BS1에 따라 선택된 비트선에만 구동전류를 공급하도록 작용한다.In the same figure, C1 is a memory cell, W is a word line, B10 and B11 are bit lines, and IST is an information holding current source. Q201 and Q202 serve to read information of the memory cell by the reference transistor. CSL is a common wiring for transferring information read by the reference transistor to the sense circuit as a common sense line, and CWL is connected to the base of the reference transistor as a read / write control line to control reading and writing of information in the memory cell. . SW1 is a bit line driving current switching circuit, and acts to supply the driving current only to the bit line selected in accordance with the bit line driving signal BS1.
즉, 비트선 구동전류 전환회로는 트랜지스터Q203, Q207과 전류원 트랜지스터Q205로 이루어지는 커런트 스위치 및 트랜지스터Q204, Q208과 전류원 트랜지스터Q206으로 이루어지는 커런트 스위치로 구성되어 있으므로, 비트선 선택신호가 고전위인 회로에만 구동전류가 흐른다.That is, since the bit line driving current switching circuit is composed of a current switch composed of transistors Q203 and Q207 and a current source transistor Q205, and a current switch composed of transistors Q204 and Q208 and a current source transistor Q206, the drive current only applies to a circuit having a high potential of the bit line selection signal. Flows.
한편, 반도체 디바이스의 미세화에 따라 반도체장치를 구성하는 소자의 내압은 점점 저하되고 있다. 이 때문에, 반도체장치의 전원전압은 순차 저감되는 경향이 있다. 그러나, 제19a도에 도시한 종래의 회로에서는 워드선 구동회로에 달링턴 드라이버를 사용한 경우에는 전원전압 약 5.2V, 이미터 플로워 드라이버를 사용한 경우에는 전원전압으로 약 4.5V가 필요하며, 그 이상의 저전원전압화가 불가능한 상황에 있었다.On the other hand, with the miniaturization of semiconductor devices, the breakdown voltage of the elements constituting the semiconductor device is gradually decreasing. For this reason, the power supply voltage of a semiconductor device tends to decrease sequentially. However, in the conventional circuit shown in Fig. 19A, when the Darlington driver is used for the word line driving circuit, the power supply voltage is about 5.2V, and when the emitter follower driver is used, about 4.5V is required. Power supply voltage was not possible.
이와 같은 배경하에서 반도체 메모리의 저전원전압화를 도모하는데 적합한 비트선 구동전류 전환회로로서, 제19b도에 도시한 회로가 제안되어 있다(예를 들면, 일본국 특허공고공보 소화 60-8554에 기재).As a bit line driving current switching circuit suitable for lowering the power supply voltage of a semiconductor memory under such a background, the circuit shown in Fig. 19B is proposed (for example, described in Japanese Patent Laid-Open No. 60-8554). ).
동일 도면에 있어서, SW1은 비트선 구동전류 전환회로로서, 비트선 구동신호BS1에 따라 선택된 비트선에만 구동전류를 공급하도록 작용한다.In the same figure, SW1 is a bit line driving current switching circuit, and acts to supply the driving current only to the bit line selected in accordance with the bit line driving signal BS1.
여기에서, 비트선B10, B11이 선택되어 비트선 선택신호 BS1이 저전위(본 회로에서 비트선 선택신호는 저전위가 선택상태를, 고전위가 비선택상태를 나타낸다)로 된 상태를 고려한다. 이 때 비트선 구동전류 전환회로SW1의 PNP트랜지스터Q209는 도통하여 다이오드D201에 전류가 공급된다. 다이오드D201과 트랜지스터Q210, Q211은 커런트 미러회로를 구성하고 있으므로, 이들 3개의 이미터 면적이 동일하다고 하면 다이오드D201에 흐르는 전류와 동일한 전류가 트랜지스터Q201, Q211에 흘러 비트선에 구동전류가 공급된다.Here, the bit lines B10 and B11 are selected so that the bit line selection signal BS1 becomes low potential (in this circuit, the bit line selection signal has a low potential selection state and a high potential non-selection state). . At this time, the PNP transistor Q209 of the bit line driving current switching circuit SW1 conducts and current is supplied to the diode D201. Since the diode D201, the transistors Q210, and Q211 constitute a current mirror circuit, if these three emitter areas are the same, a current equal to the current flowing in the diode D201 flows through the transistors Q201 and Q211 to supply a drive current to the bit line.
제19a도에서 트랜지스터 2단 세로(縱) 적층으로 구성되어 있던 비트선 구동전류 전환회로를 본 회로에서는 트랜지스터 1단으로 실현하고 있어 트랜지스터 1단분만큼 저전원전압회로를 도모할 수 있다.In this circuit, the bit line driving current switching circuit composed of two-stage vertical stacks of transistors in Fig. 19A is realized in one stage of the transistor, so that the low power supply voltage circuit can be achieved by one stage of the transistor.
그러나 제19b도의 종래기술에서는 PNP트랜지스터를 사용할 필요가 있어 ① 프로세스가 복잡하게 되고, ② 고성능의 PNP트랜지스터를 실현하는 것이 곤란하다는 문제가 있었다.However, in the prior art shown in Fig. 19B, it is necessary to use a PNP transistor, which leads to a complicated process, and it is difficult to realize a high performance PNP transistor.
본 실시예의 목적은 PNP트랜지스터를 사용하지 않는, 즉 기존의 프로세스 기술로 용이하게 실현할 수 있고, 고속이며 저전원전압화에 적합한 전류전환회로를 제공하는 것이다.The purpose of this embodiment is to provide a current switching circuit that does not use a PNP transistor, that is, can be easily realized by existing process technology, and is suitable for high speed and low power supply voltage.
상기 목적을 달성하기 위해서는 입력신호에 따라 출력전류를 전환하는 전류전환회로를 입력신호에 따라 고전위와 저전위를 발생하는 논리회로, 상기 논리회로의 출력전위를 받는 레벨시프트회로로서 그의 출력전위V가In order to achieve the above object, a current switching circuit for switching an output current according to an input signal is a logic circuit for generating a high potential and a low potential according to an input signal, and a level shift circuit for receiving the output potential of the logic circuit whose output potential V is
∂V/∂VEE = 1(VEE : 전원전압)∂V / ∂VEE = 1 (VEE: Power Supply Voltage)
로 되도록 구성된 레벨시프트회로 및 상기 레벨시프트회로의 출력 전위에 의해 출력전류를 전환하는 커런트 미러형 전류원으로 구성하면 좋다.It is good to comprise a level shift circuit comprised so that it may become, and a current mirror type current source which switches an output current by the output potential of the said level shift circuit.
또, 상기 커런트미러형 전류원은 예를 들면 이미터에 부하를 접속한 제1의 트랜지스터, 상기 부하의 다른쪽 끝에 컬렉터와 베이스를 접속한 제2의 트랜지스터 및 상기 제2의 트랜지스터의 베이스에 베이스를 접속하고 상기 제2의 트랜지스터의 이미터에 이미터를 접속한 제3의 트랜지스터로 구성해도 좋다.The current mirror type current source includes, for example, a first transistor having a load connected to an emitter, a second transistor having a collector and a base connected to the other end of the load, and a base of the second transistor. You may comprise the 3rd transistor connected and the emitter connected to the emitter of the said 2nd transistor.
또, 상기 제2의 트랜지스터의 베이스에 쇼트키 장벽 다이오드의 애노드를 접속하고, 상기 쇼트키 장벽 다이오드의 캐소드에 저항의 한쪽 끝을 접속하고, 상기 제2의 트랜지스터의 이미터에 상기 저항의 다른쪽 끝을 접속해도 좋다.The anode of the Schottky barrier diode is connected to the base of the second transistor, one end of the resistor is connected to the cathode of the Schottky barrier diode, and the other of the resistor is connected to the emitter of the second transistor. You may connect the ends.
상기 레벨시프트회로에 의해 커런트 미러형 전류원을 구동하는 신호전위를 전원전압의 변동에 따라서 변화시킬 수가 있다. 이것에 의해, 커런트미러형 전류원의 출력전류를 전원전압의 변동에 대해서 일정값으로 유지할 수 있다. 또 커런트 미러형 전류원에 의해 트랜지스터 1단분의 전압으로 전류전환회로를 실현할 수 있어 저전원전압화가 가능하게 된다.By the level shift circuit, the signal potential for driving the current mirror current source can be changed in accordance with the change in the power supply voltage. As a result, the output current of the current mirror type current source can be maintained at a constant value against the fluctuation of the power supply voltage. In addition, the current mirror type current source can realize a current switching circuit with the voltage of one stage of the transistor, thereby enabling a low power supply voltage.
또, 커런트미러를 구성하는 트랜지스터의 베이스와 이미터 사이에 쇼트키 장벽 다이오드와 저항을 직렬로 접속한 풀다운 회로를 마련하는 것에 의해 커런트 미러형 전류원의 구동진폭을 저감함과 동시에 구동신호의 하강을 고속화할 수 있어 전류전환동작의 고속화를 도모할 수 있다.In addition, by providing a pull-down circuit in which a Schottky barrier diode and a resistor are connected in series between the base and the emitter of the transistor constituting the current mirror, the driving amplitude of the current mirror current source is reduced and the driving signal is decreased. Since the speed can be increased, the current switching operation can be speeded up.
또한, 본 실시예에서는 PNP트랜지스터를 사용할 필요가 없으므로 기존의 프로세스의 기술로 용이하게 실현할 수 있다.In addition, since the PNP transistor does not need to be used in the present embodiment, it can be easily realized by the technology of the existing process.
이상의 기술에 의해 PNP트랜지스터를 사용하지 않는, 즉 기존의 프로세스 기술로 용이하게 실현할 수 있고, 고속이고 저전원전압화에 적합한 전류전환회로를 제공할 수 있다.According to the above technique, a PNP transistor is not used, that is, it can be easily realized by the existing process technology, and a current switching circuit suitable for high speed and low power supply voltage can be provided.
제18도는 본 발명의 제16실시예를 도시한 도면으로서, 가장 기본적인 실시예를 도시한 것이다. LC는 논리회로, LS는 레벨시프트회로, CS는 커런트 미러형 전류원이다. 논리회로LC는 입력신호 IN1, IN2에 따라서 출력전류를 제어하는 회로이다. 이 논리회로LC는 트랜지스터Q101, Q102, Q103, Q104, 저항 R101, R102로 이루어진다.18 is a diagram showing a sixteenth embodiment of the present invention, showing the most basic embodiment. LC is a logic circuit, LS is a level shift circuit, and CS is a current mirror type current source. The logic circuit LC is a circuit for controlling the output current in accordance with the input signals IN1 and IN2. This logic circuit LC consists of transistors Q101, Q102, Q103, Q104, and resistors R101 and R102.
본 실시예에서는 입력신호 IN1, IN2가 모두 저전위일 때 출력단자OUT에 전류가 흐르도록 구성한 예를 설명하고 있다.In the present embodiment, an example is described in which a current flows to the output terminal OUT when the input signals IN1 and IN2 are all at low potential.
레벨시프트회로LS는 논리회로LC의 출력전위를 커런트 미러형 전류원을 구동하는데 최적한 전위까지 레벨시프트함과 동시에 커런트 미러형 전류원의 구동전위VLSO의 전원전압 의존성을 없애도록(∂VLSO/∂VEE=1로 되도록)작용한다. 커런트 미러형 전류원CS는 그의 구동전위VLSO가 고전위일 때 출력단자OUT에 전류를 흐르게 하고, VLSO가 저전위일 때 전류를 차단하도록 작용한다.The level shift circuit LS level shifts the output potential of the logic circuit LC to an optimum potential for driving the current mirror current source, while eliminating the power voltage dependency of the driving potential VLSO of the current mirror current source (∂VLSO / ∂VEE =). To 1). The current mirror type current source CS causes a current to flow through the output terminal OUT when its driving potential VLSO is at high potential, and cuts off the current when VLSO is at a low potential.
다음에, 본 회로의 동작을 정량적(定量的)으로 설명한다.Next, the operation of this circuit will be described quantitatively.
여기에서, 입력신호 IN1, IN2가 모두 저전위인 경우를 고려하면 레벨시프트회로의 출력전위 VLSO는Here, considering the case where the input signals IN1 and IN2 are all low potential, the output potential VLSO of the level shift circuit is
여기에서, VBE(Q104), VBE(Q105), VBE(Q106)은 트랜지스터Q104, Q105, Q106의 베이스-이미터간 전압으로 된다. 여기에서, 논리회로LC 및 레벨시프트회로LS의 내부 전원전위 VCS 및 VLS를Here, VBE Q104, VBE Q105, and VBE Q106 become the base-emitter voltages of transistors Q104, Q105, and Q106. Here, the internal power supply potentials VCS and VLS of the logic circuit LC and the level shift circuit LS are replaced.
여기에서 α, β는 정의 실수로 되도록 설정하고, R103/R104=1로 설계하면,If α and β are set to be positive real numbers, and R103 / R104 = 1 is designed,
즉,In other words,
로 할 수 있다. 본 회로의 출력전류 IO는You can do The output current IO of this circuit is
여기에서, VBE(Q107), VBE(Q108)은 트랜지스터 Q107, Q108의 베이스-이미터간 전압으로 나타낼 수 있다.Here, VBE Q107 and VBE Q108 may be represented by base-emitter voltages of transistors Q107 and Q108.
따라서, 식 6, 식 7에서Therefore, in Equation 6, Equation 7
로 되고, 전원전압 VEE의 변동에 의존하지 않고 출력전류IO를 일정하게 할 수 있다는 것을 알 수 있다.It can be seen that the output current IO can be made constant without depending on the variation of the power supply voltage VEE.
다음에, 입력신호가 전환되어 논리회로LC의 출력이 저전위로 된 경우를 고려한다. 이 때에는 저항R105에 인가되는 전압이 대략 0V로 되도록 논리회로LC의 신호진폭을 설계하는 것에 의해 출력전류를 차단할 수 있다.Next, consider the case where the input signal is switched so that the output of the logic circuit LC becomes low potential. At this time, the output current can be interrupted by designing the signal amplitude of the logic circuit LC so that the voltage applied to the resistor R105 is approximately 0V.
이상 기술한 바와 같이 레벨시프트회로LS에 의해 커런트 미러형 전류원을 구동하는 신호전위를 전원전위의 변동에 따라서 변화시킬 수 있다. 이것에 의해, 커런트 미러형 전류원의 출력전류를 전원전압의 변동에 대해서 일정값으로 유지할 수 있다. 또, 커런트 미러형 전류원에 의해 트랜지스터 1단분의 전압으로 전류전환회로를 실현할 수 있어 저전원전압화가 가능하게 된다. 따라서, 본 실시예에 의하면 PNP트랜지스터를 사용하지 않는 즉 기존의 프로세스 기술로 용이하게 실현할 수 있고, 저전원전압화에 적합한 전류전환회로를 제공할 수 있다.As described above, the signal potential for driving the current mirror type current source can be changed by the level shift circuit LS in accordance with the fluctuation of the power source potential. As a result, the output current of the current mirror current source can be maintained at a constant value against the fluctuation of the power supply voltage. In addition, the current mirror current source can realize a current switching circuit with a voltage equivalent to one stage of the transistor, thereby enabling a low power supply voltage. Therefore, according to the present embodiment, it is possible to easily realize a current switching circuit suitable for low power supply voltage without using a PNP transistor, that is, existing process technology.
또한, 본 실시예에 있어서 레벨시프트회로에서의 지연 시간이 큰 경우에는 저항 R103과 병렬로 스피트업 용량을 접속해도 좋다.In addition, in this embodiment, when the delay time in the level shift circuit is large, the speed-up capacitor may be connected in parallel with the resistor R103.
또, 본 실시예에서는 논리회로LC를 바이폴라형 트랜지스터에 의한 이미터 결합논리(emiter coupled logic)에 의해 실현한 예를 설명하고 있지만, 본 실시예는 이것에 한정되는 것은 아니고, 논리회로LC는 MOS 또는 바이폴라와 MOS가 혼재된 논리회로로 실현할 수도 있다.In this embodiment, an example in which the logic circuit LC is realized by emitter coupled logic by a bipolar transistor is described. However, the present embodiment is not limited thereto, and the logic circuit LC is a MOS. Alternatively, the present invention may be realized by a logic circuit in which bipolar and MOS are mixed.
[실시예 17]Example 17
제20도는 본 발명의 제17실시예를 도시한 도면으로서, 커런트 미러형 전류원에 풀다운 회로를 마련한 예이다. 동일 도면에서는 커런트 미러형 전류원 CS부분만을 도시하고 있다. 풀다운 회로는 쇼트키장벽 다이오드(이하, SBD라 한다)D301과 저항R301을 직렬로 접속한 것으로 구성된다. 이 풀다운 회로에 의해 노스A의 기생용량을 고속으로 방전할 수 있어 출력전류를 고속으로 차단할 수 있다.20 is a diagram showing a seventeenth embodiment of the present invention, in which a pull-down circuit is provided in a current mirror current source. The same figure shows only the current mirror type current source CS portion. The pull-down circuit consists of a Schottky barrier diode (hereinafter referred to as SBD) D301 and a resistor R301 connected in series. By this pull-down circuit, the parasitic capacitance of North A can be discharged at high speed, and the output current can be cut off at high speed.
또, 커런트 미러형 전류원의 구동신호 VLSO가 저전위일 때에도 풀다운 회로에 약간 전류가 흐르도록 설계해 두는 것에 의해 노드A의 전위는 VLSO가 고전위일 때 VEE+VBE(Q108), VLSO가 저전위일 때 VEE+VF(D301) 여기에서, VF(D301)은 SBD D301의 애노드와 캐소드간 전압으로 되므로 노드A의 구동진폭은 VBE(Q108)-VF(D301)≒700㎷-400㎷=300㎷로 작게 할 수 있어 고속의 전류전환이 가능하게 된다.Also, the current of the node A is designed to allow a slight current to flow even when the drive signal VLSO of the current mirror current source is low potential, so that the potential of the node A is VEE + VBE (Q108) and VLSO is low potential when the VLSO is high potential. VEE + VF (D301) Here, VF (D301) becomes the voltage between anode and cathode of SBD D301, so the driving amplitude of node A is VBE (Q108) -VF (D301) ≒ 700㎷-400㎷ = 300㎷ It can be made small, and high-speed current switching is attained.
[실시예 18]Example 18
제21도는 본 발명의 제18실시예를 도시한 도면으로서, 레벨시프트회로의 내부전원전위VLS의 발생회로의 1예이다. 상기한 바와 같이 출력전류를 전원전압의 변동에 대해서 일정값으로 유지하기 위해서는 VLS=-β·VBE로 할 필요가 있다. 이것은 제21도에 도시한 회로에 의해 실현할 수 있다.21 is a diagram showing an eighteenth embodiment of the present invention, which is an example of the generation circuit of the internal power supply potential VLS of the level shift circuit. As described above, in order to maintain the output current at a constant value against the fluctuation of the power supply voltage, it is necessary to set VLS = −β · VBE. This can be realized by the circuit shown in FIG.
동일 도면의 회로에서 VLS는In the circuit of the same drawing, VLS
로 나타낼 수 있으므로 R401/R402를 적당하게 선택하는 것에 의해 VLS를 임의의 전위로 설계할 수 있다.Since R401 / R402 is appropriately selected, VLS can be designed at any potential.
[실시예 19]Example 19
제22도는 본 발명의 제19실시예를 도시한 도면으로서, 반도체메모리의 비트선 구동전류 전환회로에 적용한 예이다. 논리회로LC의 입력신호IN1, IN2에는 어드레스 입력신호를 프리디코드(예를 들면 연결OR(wired OR)한 신호가 인가된다. 입력신호IN1, IN2가 모두 저전위로 되었을 때 트랜지스터Q204, Q205에서 비트선 구동전류가 공급된다.FIG. 22 is a diagram showing a nineteenth embodiment of the present invention, and is an example of application to a bit line driving current switching circuit of a semiconductor memory. A signal obtained by pre-decoding (eg, wired OR) the address input signal is applied to the input signals IN1 and IN2 of the logic circuit LC. The bit lines of the transistors Q204 and Q205 when the input signals IN1 and IN2 are both at low potentials. Drive current is supplied.
본 실시예에서는 제19b도의 종래기술과 마찬가지로 비트선 구동전류 전환회로를 트랜지스터 1단으로 구성할 수 있어 반도체메모리의 저전원전압화를 도모할 수 있다. 그리고, 종래기술과 같이 PNP트랜지스터를 사용할 필요가 없으므로 기존의 프로세스 기술로 용이하게 실현할 수 있다.In this embodiment, as in the conventional art of Fig. 19B, the bit line driving current switching circuit can be configured with one transistor, so that the power supply voltage of the semiconductor memory can be reduced. And, since there is no need to use a PNP transistor as in the prior art, it can be easily realized by the existing process technology.
[실시예 20]Example 20
제23도는 본 발명의 제20실시예를 도시한 도면으로서, 비트선 방전회로를 갖는 반도체메로리의 구동전류 전환회로에 적용한 예이다. 동일 도면의 트랜지스터Q601, SBD D601 및 SBD D602로 구성되는 회로가 비트선 방전회로이다.FIG. 23 is a diagram showing a twentieth embodiment of the present invention, and is an example of application to a drive current switching circuit of a semiconductor memory having a bit line discharge circuit. A circuit composed of transistors Q601, SBD D601, and SBD D602 in the same drawing is a bit line discharge circuit.
이 비트선 방전회로를 갖는 반도체메모리에서는 트랜지스터Q602의 컬렉터 전위가 SBD D601 및 SBD D602의 애노드와 캐소드 전압분 만큼 트랜지스터 Q204, Q205의 컬렉터전위보다 낮아진다. 이 때문에 종래기술에서는 워드선 구동회로에 달링된 드라이버를 사용했을 때 표준의 전원전압인 -5.2V로 설계하는 것이 곤란하였다. 그러나 본 실시예를 적용하는 것에 의해 전원전압 -5.2V로 설계하는 것이 가능하게 되어 반도체메모리의 고속화에 크게 공헌할 수 있게 된다.In the semiconductor memory having this bit line discharge circuit, the collector potential of transistor Q602 is lower than the collector potentials of transistors Q204 and Q205 by the anode and cathode voltages of SBD D601 and SBD D602. For this reason, in the prior art, it was difficult to design with -5.2 V, which is a standard power supply voltage, when a driver run in a word line driver circuit is used. However, by applying the present embodiment, it is possible to design with a power supply voltage of -5.2 V, which greatly contributes to the high speed of the semiconductor memory.
[실시예 21]Example 21
제24도는 본 발명의 제21실시예를 도시한 도면으로서, 제20도의 실시예를 비트선 방전회로를 갖는 반도체메로리에 적용한 예이다. 동일 도면의 SBD D301 및 저항R301로 이루어지는 풀다운 회로에 의해 앞서 기술한 바와 같이 커런트 미러형 전류원의 구동진폭을 저감함과 동시에 구동신호의 하강을 고속화할 수 있어 전류전환동작의 고속화를 도모할 수 있다. 따라서, 본 회로에 의해 제23도의 실시예보다 더욱 고속인 반도체메모리를 제공할 수 있다.FIG. 24 shows the twenty-first embodiment of the present invention, in which the embodiment of FIG. 20 is applied to a semiconductor memory having a bit line discharge circuit. As described above, the pull-down circuit composed of SBD D301 and resistor R301 in the same drawing can reduce the driving amplitude of the current mirror current source and at the same time speed down the driving signal, thereby increasing the speed of the current switching operation. . Therefore, this circuit can provide a semiconductor memory which is faster than the embodiment of FIG.
이상 기술한 바와 같이, 본 실시예에 의하면 PNP트랜지스터를 사용하지 않는, 즉 기존의 프로세스 기술로 실현가능한 고속이고 저전원전압화에 적합한 전류전환회로를 제공할 수 있다. 또, 본 실시예를 비트선 방전회로를 갖는 반도체 메모리에 적용하는 것에 의해 표준의 전원전압으로 설계할 수 있는 고속의 반도체메모리를 실현할 수 있다.As described above, according to the present embodiment, it is possible to provide a current switching circuit suitable for high speed and low power supply voltage that can be realized without the PNP transistor, that is, realized by the existing process technology. In addition, by applying the present embodiment to a semiconductor memory having a bit line discharge circuit, a high speed semiconductor memory capable of designing at a standard power supply voltage can be realized.
이상 기술한 바와 같이 본 발명에 의하면 반도체메모리의 동작속도를 고속화할 수 있다.As described above, according to the present invention, the operation speed of the semiconductor memory can be increased.
본 발명을 이용하면 선택비트선을 전환해서 정보를 리드할 때의 액세스시간 및 라이트시간을 매우 고속화할 수 있다.According to the present invention, the access time and the write time at the time of reading information by switching the selection bit line can be made very high.
또, 본 발명을 이용하면 선택된 워드선의 전위가 저하된다는 문제가 발생하지 않는다.Further, with the present invention, there is no problem that the potential of the selected word line is lowered.
또, 본 발명에 의하면, 워드선의 고전위에서 저전위로의 전환을 고속화할 수 있다.Further, according to the present invention, it is possible to speed up the switching from the high potential of the word line to the low potential.
또, 본 발명에 의하면, 워드선의 저전위에서 고전위로의 전환을 고속화할 수 있다.Further, according to the present invention, it is possible to speed up the switching from the low potential of the word line to the high potential.
또한, 본 발명에 의하면, 정보 라이트시의 비트선의 충방전시간을 단축하여 라이트시간의 고속화를 도모할 수 있다.Further, according to the present invention, it is possible to shorten the charge / discharge time of the bit line at the time of information writing and to speed up the write time.
또한, 본 발명에 의하면, 동작속도를 억제하는 것에 의해 저가의 반도체메모리를 제공할 수도 있다.In addition, according to the present invention, it is possible to provide a low-cost semiconductor memory by reducing the operation speed.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to the said Example and can be variously changed in the range which does not deviate from the summary.
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