KR0164077B1 - Data output buffer - Google Patents
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Abstract
본 발명은 반도체 기억장치의 데이터 출력버퍼에 관한 것으로, 출력단에 커패시터 회로를 구현하여 일정한 전하를 미리 저장시켜 두고, 풀-업 동작시 이 저장해 둔 전하를 동시에 출력단으로 방전시켜 줌으로써, 출력단에서 발생하는 댐핑 노이즈를 줄이는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer of a semiconductor memory device, and implements a capacitor circuit at an output stage to store a predetermined charge in advance, and simultaneously discharges the stored charge to an output stage during a pull-up operation. It has the effect of reducing damping noise.
Description
제1도는 종래의 데이터 출력버퍼의 회로도.1 is a circuit diagram of a conventional data output buffer.
제2도는 본 발명에 의한 데이터 출력버퍼의 회로도.2 is a circuit diagram of a data output buffer according to the present invention.
제3도는 제2도에 도시된 프리차지 회로부의 상세 회로도.3 is a detailed circuit diagram of the precharge circuit portion shown in FIG.
제4도는 본 발명에 의한 데이터 출력버퍼의 동작 타이밍도.4 is an operation timing diagram of a data output buffer according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 프리차지 회로부 12 : 에지검출 회로부11 precharge circuit 12 edge detection circuit
본 발명은 반도체 기억장치의 셀 어리에 블록(cell array block)에 저장된 데이터를 장치 외부로 출력하는 데이터 출력버퍼(data output buffer)에 관한 것으로, 특히 출력단에 커패시터를 연결해 일정한 전하를 미리 저장시켜 두고 풀-업 동작시 이 저장해둔 전하를 동시에 방전시켜 전류량을 분산시켜 줌으로써, 출력단에서 발생하는 노이즈를 줄인 데이터 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer for outputting data stored in a cell array block of a semiconductor memory device to an outside of the device. In particular, a capacitor is connected to an output terminal to store a predetermined charge in advance. The present invention relates to a data output buffer which reduces noise generated at an output stage by discharging current stored at the same time during a pull-up operation.
본 발명의 데이터 출력버퍼는 디램(DRAM), 에스램(SRAM)등의 반도체 메모리 장치의 설계에 적용이 가능하다.The data output buffer of the present invention can be applied to the design of semiconductor memory devices such as DRAM and SRAM.
제1도는 종래의 데이터 출력버퍼의 회로도로서, 전원전압 및 출력단노드(N6)의 사이에 접속된 풀-업(pull-up) 트랜지스터(MN1)와, 상기 출력단 노드(N6) 및 접지전압 사이에 접속된 풀-다운(pull-down) 트랜지스터(MN2)와, 데이터 출력버퍼 인에이블 신호(dout_en)와 데이터 입력신호(D)를 NAND 연산하여 pub 노드(N1)로 전달하는 NAND 게이트(G1)와, 상기 pub 노드(N1)로 부터의 신호를 반전시켜 상기 풀-업 트랜지스터(MN1)의 게이트로 입력시키는 인버터(G2)와, 상기 데이터 입력신호(D)로 부터의 신호를 반전시켜 노드(N3)로 전달하는 인버터(G3)와, 상기 데이터 출력버퍼 인에이블 신호(dout_en)와 상기 노드(N3)를 NAND연산하여 노드(N4)로 전달하는 NAND 게이트(G4)와, 상기 노드(N4)로 부터의 신호를 반전시켜 상기 풀-다운 트랜지스터(MN2)의 게이트로 입력시키기 위한 인버터(G5)로 구성되어 있다.FIG. 1 is a circuit diagram of a conventional data output buffer, and includes a pull-up transistor MN1 connected between a power supply voltage and an output terminal node N6, and between the output terminal node N6 and a ground voltage. A NAND gate G1 that performs a NAND operation on the connected pull-down transistor MN2, the data output buffer enable signal dout_en, and the data input signal D to a pub node N1; An inverter G2 which inverts the signal from the pub node N1 and inputs it to the gate of the pull-up transistor MN1, and inverts the signal from the data input signal D to node N3. Inverter (G3) to transfer to), the data output buffer enable signal (dout_en) and the node (N3) NAND gate (G4) for transferring to the node (N4), and to the node (N4) Inverter (G5) for inverting the signal from the input to the gate of the pull-down transistor (MN2) There is.
그 동작을 살펴보면, 상기 데이터 출력버퍼 인에이블 신호(dout_en)가 '로우'일 경우에는 상기 데이터 입력신호(D)에 관계없이 상기 풀-업 트랜지스터(MN1) 및 상기 풀-다운 트랜지스터(MN2)는 턴-오프되어 동작하고 상기 출력단의 입출력핀(I/O)은 High-Z상태에 있게 된다.In operation, when the data output buffer enable signal dout_en is 'low', the pull-up transistor MN1 and the pull-down transistor MN2 are independent of the data input signal D. Operation is turned off and the input / output pins (I / O) of the output terminal are in the high-z state.
상기 데이터 출력버퍼 인에이블 신호(dout_en)가 '하이'이고, 상기 데이터 입력신호(D)가 '하이'일 경우에는 상기 풀-업 트랜지스터(MN1)가 동작하여 전하를 공급함으로써 출력단의 입출력핀(I/O)에 '하이'데이타가 출력되고, 상기 데이터 출력버퍼 인에이블 신호(Dout_en)와 상기 데이터 입력신호(D)가 '로우'일 경우에는 상기 풀-다운 트랜지스터(MN2)가 동작하여 전하를 접지전압으로 방전시킴으로써 상기 출력단의 입출력핀(I/O)에 '로우'데이타가 출력되게 된다.When the data output buffer enable signal dout_en is 'high' and the data input signal D is 'high', the pull-up transistor MN1 operates to supply electric charge to the input / output pin of the output terminal ( When the 'high' data is output to the I / O and the data output buffer enable signal Dout_en and the data input signal D are 'low', the pull-down transistor MN2 operates to charge By discharging to ground voltage 'low' data is output to the input and output pins (I / O) of the output terminal.
그러나, 제1도의 데이터 출력버퍼에서는 데이터를 전달하기 위한 출력단의 풀-업 혹은 풀-다운 동작시 일시에 맣은 전류가 흐르게 되면서 인덕턴스(inductance)등에 의한 출력단에 파워 노이즈가 발생하여 칩의 오동작을 유발시키는 문제점이 있다.However, in the data output buffer of FIG. 1, when a pull-up or pull-down operation of an output stage for transmitting data causes a large current to flow, power noise is generated at an output stage due to inductance, thereby causing chip malfunction. There is a problem that causes.
여기서 인덕턴스에 의한 노이즈라 함은 리드 프레임(lead frame)의 인덕턴스 및 본디 와이어(bonding wire)의 인덕턴스에 기인한 △V=L(di/dt)노이즈로 인해 출력단을 통해 출력되는 데이터가 큰 폭의 댐핑 노이즈를 갖게 되는 것을 말한다.In this case, the noise caused by the inductance means that the data output through the output stage is large due to ΔV = L (di / dt) noise caused by the inductance of the lead frame and the inductance of the bonding wire. It means to have damping noise.
따라서 본 발명에서는 풀-업 및 풀-다운 동작시 출력단으로 한꺼번에 흐르는 전류량을 분산시킴으로써 출력단 측에 생기는 댐핑 노이즈를 줄이도록 한 데이터 출력버퍼를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a data output buffer which reduces damping noise generated at the output stage by distributing the amount of current flowing to the output stage at the time of pull-up and pull-down operation.
상기 목적을 달성하기 위하여 본 발명의 데이터 출력버퍼에서는, 입력 데이터가 '하이'레벨의 제1논리를 가질 때 출력단자로 전원전위를 공급하기 위한 풀-업 드라이버 수단과, 상기 입력 데이터가 '로우'레벨의 제2 논리를 가질 때 출력단자로 접지전압을 공급하기 위한 풀-다운 드라이버 수단과, 상기 스토리지 노드의 초기전위를 칩의 동작을 알리는 신호에 의하여 전원전압으로 공급해 주는 제1 스위치 수단과, 상기 입력 데이터가 '하이' 레벨의 제1 논리를 가질 때 상기 풀-업 드라이버 수단이 동작하기 전에 먼저 상기 스토리지 노드로 부터의 전하를 상기 출력단자로 공급해 주는 제2 스위치 수단과, 상기 입력 데이터가 '로우' 레벨의 제2 논리를 가질 때 상기 스토리지 노드를 제3 논리로 프리차지시키는 프리차지 조절 수단과, 전원전압 및 스토리지 노드 사이에 접속되며 전원전압을 상기 스토리지노드에 공급하기 위한 제3 스위치 수단과, 상기 출력단자에 생기는 노이즈를 방지하기 위한 커패시터와, 상기 풀-업 동작시 출력단으로부터 상기 스토리지 노드로의 전류 경로를 막기 위한 다이오드를 포함하여 구비하였다.In order to achieve the above object, in the data output buffer of the present invention, a pull-up driver means for supplying a power potential to an output terminal when the input data has the first logic of the 'high' level, and the input data is 'low' A pull-down driver means for supplying a ground voltage to an output terminal when having a second level logic, a first switch means for supplying an initial potential of the storage node to a power supply voltage by a signal indicating a chip operation; Second switch means for supplying charge from the storage node to the output terminal first before the pull-up driver means when the input data has a 'high' level first logic, and the input data Precharge adjusting means for precharging the storage node to a third logic when the second logic has a 'low' level; A third switch means connected between nodes for supplying a power supply voltage to the storage node, a capacitor for preventing noise in the output terminal, and a current path from the output terminal to the storage node during the pull-up operation. Including a diode for blocking.
이하, 본 발명의 일실시예가 첨부된 도면을 참조하여 더 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in more detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 데이터 출력버퍼의 회로도로서, 상기 pub 노드(N1) 및 스토리지 노드(N7) 사이에 접속된 프리차지 조절 회로부(11)와, 상기 스토리지 노드(N7) 및 접지전압 사이에 접속된 커패시터(C1)와, 상기 스토리지노드(N7) 및 노드(N8) 사이에 접속된 다이오드(D1)와, 상기 노드(N8) 및 노드(N6) 사이에 접속되며 게이트가 상기 pub 노드(N1)에 연결된 PMOS형 트랜지스터(MP3)와, 전원전압 및 스토리지 노드(N7)사이에 접속되며 게이트에 칩의 동작을 감지한 신호가 입력되는 PMOS형 트랜지스터(MP1)와, 전원전압 및 상기 스토리지 노드(N7) 사이에 접속되며 게이트가 상기 스토리지 노드(N7)에 연결된 PMOS형 트랜지스터(MP2)가 제1도의 데이터 출력버퍼의 회로도에서 추가로 구성된 것이다.2 is a circuit diagram of a data output buffer according to an embodiment of the present invention, and includes a precharge control circuit 11 connected between the pub node N1 and the storage node N7, and between the storage node N7 and the ground voltage. The connected capacitor C1, the diode D1 connected between the storage node N7 and the node N8, and the node N8 and the node N6, the gate of which is connected to the pub node N1. A PMOS transistor MP3 connected to the PMOS transistor, a PMOS transistor MP1 connected between a power supply voltage and a storage node N7 and a signal sensing a chip operation is input to a gate, a power supply voltage and the storage node A PMOS transistor MP2 connected between N7) and a gate connected to the storage node N7 is further configured in the circuit diagram of the data output buffer of FIG.
여기서, 상기 제어신호(pwrupb)는 칩의 파워-업(power-up)시 '하이'상태에서 '로우'상태로 변해 계속 '로우'레벨을 유지하는 신호이다.Here, the control signal pwrupb is a signal that changes from a 'high' state to a 'low' state at the time of power-up of the chip and keeps the 'low' level.
이 신호(pwrupb)를 게이트의 입력으로 받는 상기 PMOS형 트랜지스터(MP1)는, 상기 스토리지 노드(N7)의 초기전위를 전원전위(Vcc)로 잡아주기 위해 사용되었다.The PMOS transistor MP1, which receives this signal pwrupb as its gate input, was used to hold the initial potential of the storage node N7 to the power source potential Vcc.
그리고 상기 다이오드(D1)는 출력단의 풀-업 동작시 출력단으로부터 상기 스토리지 노드(N7)로의 전류 경로를 막기 위해 구성하였고, 상기 커패시터(C1)는 노이즈를 방지하는 역할을 한다.The diode D1 is configured to block a current path from the output terminal to the storage node N7 during the pull-up operation of the output terminal, and the capacitor C1 prevents noise.
상기 PMOS형 트랜지스터(MP2)는 오랫동안 '하이'데이타 출력이 이루어지지 않는 경우에 커패시터에 저장된 전하의 누설에 의한 손실을 보상해 주기 위한 것으로써, 주변 트랜지스터에 비해 훨씬 작은 사이즈로 구성하여 풀-업동작시 영향을 줄이도록 하였다.The PMOS transistor (MP2) is to compensate for the loss caused by leakage of charge stored in the capacitor when the 'high' data output is not made for a long time, and is configured as a much smaller size than the peripheral transistor pull-up To reduce the impact during operation.
그 동작을 살펴보면, 먼저 상기 스토리지 노드(N7)의 초기 전위는 칩의 파워-업 동작을 알리는 신호(pwrupb)에 의해 상기 PMOS형 트랜지스터(MP1)가 턴-온되어 상기 스토리지 노드(N7)에 전원전위(Vcc)가 전달되므로써 이루어진다.Referring to the operation, first, the initial potential of the storage node N7 is turned on by the signal pwrupb indicating the power-up operation of the chip, so that the PMOS transistor MP1 is turned on to supply power to the storage node N7. This is achieved by transferring the potential Vcc.
상기 제어신호(pwrupb)는 이후 칩이 동작하는 동안 계속 '로우' 상태이므로, 상기 PMOS형 트랜지스터(MP1)도 이후 계속 오프(off) 상태를 유지한다.Since the control signal pwrupb continues to be 'low' during the subsequent operation of the chip, the PMOS transistor MP1 also continues to be off.
상기 pub 노드(N1)로 부터의 데이터 신호가 '로우'가 되면 상기 NMOS형 트랜지스터(MN1) 및 PMOS형 트랜지스터(MP3)가 턴-온됨으로써 동작하게 되는데, 이때 상기 PMOS형 트랜지스터(PM3)가 상기 풀-업 트랜지스터(MN1)보다 먼저 턴-온하게 되어 상기 스토리지 노드(N7)에 미리 저장된 전하를 상기 PMOS형 트랜지스터(MP3)를 통하여 입출력(I/O) 핀쪽으로 출력하게 된다.When the data signal from the pub node N1 becomes 'low', the NMOS transistor MN1 and the PMOS transistor MP3 are turned on to operate, wherein the PMOS transistor PM3 is turned on. It is turned on before the pull-up transistor MN1 to output charges stored in the storage node N7 to the input / output pins through the PMOS transistor MP3.
이때, 상기 풀-다운 트랜지스터(MN2)는 턴-오프 상태이고, 상기 프리차지 조절회로부(11)도 상기 스토리지 노드(N7)로의 전하 공급을 하지 않는다.In this case, the pull-down transistor MN2 is turned off, and the precharge control circuit 11 does not supply charge to the storage node N7.
상기 풀-업 동작이 끝난 직후에는 (상기 pub 노드(N1)이 '하이'로 변할 때) 상기 프리차지 조절 회로부(11)가 동작하여 상기 스토리지 노드(N7)를 프리차지시키게 된다.Immediately after the pull-up operation is finished (when the pub node N1 changes to 'high'), the precharge adjusting circuit unit 11 operates to precharge the storage node N7.
이에 관한 전반적인 동작에 대해서는 제3도의 도면을 보면서 상세히 설명하기로 한다.The overall operation thereof will be described in detail with reference to the drawings of FIG. 3.
제3도는 제2도에 도시된 프리차지 조절 회로부(11)의 상세 회로도로서, 상기 pub 노드(N1) 및 노드(N9) 사이에 접속된 인버터(G7)와, 상기 노드(N9)의 신호를 일정시간동안 지연시켜 반전된 신호를 노드(N10)로 출력하는 에지검출 회로부(12)와, 상기 노드(N9 및 N10)를 입력으로 하여 지연된 펄스폭 만큼의 에지신호를 NOR 연산하여 pc 노드(N11)로 출력하기 위한 NOR 게이트(G11)와, 상기 pc 노드(N11)의 신호를 반전시켜 pcb 노드(N12)로 출력하는 인버터(G12)와, 상기 pcb 노드(N12)를 게이트 입력으로 하고 전원전위(Vcc) 및 스토리지 노드(N7)사이에 접속된 PMOS형 트랜지스터(PM4)로 구성되며, 상기 에지검출 회로부(12)는 홀수(3)개의 인버터로 구성된다.FIG. 3 is a detailed circuit diagram of the precharge regulating circuit unit 11 shown in FIG. 2, and shows the inverter G7 connected between the pub node N1 and the node N9 and the signal of the node N9. The edge detection circuit unit 12 outputs the inverted signal by delaying for a predetermined time to the node N10, and the node N11 is inputted to the nodes N9 and N10 to perform an NOR operation on the edge signal corresponding to the delayed pulse width. NOR gate (G11) for outputting to), the inverter G12 for inverting the signal of the pc node (N11) and outputs to the pcb node (N12), and the power supply potential with the pcb node (N12) as a gate input And a PMOS transistor PM4 connected between the Vcc and the storage node N7, and the edge detection circuit section 12 comprises an odd number of inverters.
그 동작을 간단히 살펴보면, 상기 pub 노드(N1)로 데이터 입력신호(D)가 입력이 되면 상기 인버터(G7)에 의해 반전된 신호가 노드(N9)로 전달되어 상기 NOR 게이트(G11)로 입력이 되게 된다.Referring to the operation, when the data input signal D is input to the pub node N1, the signal inverted by the inverter G7 is transferred to the node N9, and the input is supplied to the NOR gate G11. Will be.
그리고 상기 NPR 게이트(G11)의 또다른 입력신호로 상기 노드(N9)의 신호를 일정시간동안 지연시킨 반전신호가 상기 에지검출 회로부(12)에 의해 입력되게 된다.The edge detection circuit unit 12 receives an inverted signal that delays the signal of the node N9 for a predetermined time as another input signal of the NPR gate G11.
그러면 상기 NOR 게이트(G11)는 이 지연된 펄스폭 만큼의 에진 신호를 검출하여 상기 pc 노드(N11)로 출력한다.Then, the NOR gate G11 detects an evanescent signal corresponding to the delayed pulse width and outputs the signal to the pc node N11.
상기 인버터(G12)는 상기 pc 노드(N11)의 신호를 반전시켜 상기 PMOS형 트랜지스터(MP4)의 게이트로 전달한다.The inverter G12 inverts the signal of the pc node N11 and transfers the signal to the gate of the PMOS transistor MP4.
상기 pc 노드(N11) 및 스토리지 노드(N7) 사이에 접속된 PMOS형 트랜지스터(MP4)는 그 자신의 게이트로 입력되는 상기 인버터(G12)의 출력신호에 의해 그 동작이 제어되어 전원전압(Vcc)이 상기 스토리지 노드(N7)로 전달되게 된다.The operation of the PMOS transistor MP4 connected between the pc node N11 and the storage node N7 is controlled by an output signal of the inverter G12 input to its own gate, thereby supplying a power supply voltage Vcc. This is delivered to the storage node N7.
그러면, 본 발명에 의한 데이터 출력버퍼의 전체적인 동작을 살펴보기위해 제4도의 타이밍도를 통해서 설명하기로 한다.Next, the operation of the data output buffer according to the present invention will be described with reference to the timing diagram of FIG.
①번 구간은 데이터 출력버퍼가 동작하지 않는 상태이다.In section ①, the data output buffer does not operate.
이떼 pu 노드(N2) 및 pd 노드(N5)는 모두 '로우' 상태이며, 입출력(I/O)은 High_z 상태를 유지한다.The pu node N2 and the pd node N5 are both 'low' states, and the input / output (I / O) maintains the High_z state.
②번 구간은 '하이' 데이터 출력시의 상태이다.Section ② is the state at the time of 'high' data output.
상기 pub 노드(N1)가 '로우'상태가 되고, 이에 따라 상기 NMOS형 트랜지스터(MN1)과 PMOS형 트랜지스터(MP3)가 턴-온되어 출력단을 풀-업시킨다.The pub node N1 is in a 'low' state, and thus the NMOS transistor MN1 and the PMOS transistor MP3 are turned on to pull up the output terminal.
이떼 상기 pcb 노드(N12)가 '하이'상태이므로 상기 PMOS형 트랜지스터(MP4)는 턴-오프 상태이며, 또한 상기 PMOS형 트랜지스터(MP1)역시 턴-오프 상태이므로, 커패시터에 저장된 전하의 방전으로 인한 전원전압에의 영향은 없다. (단, 누설전류 방지용으로 사용된 상기 PMOS형 트랜지스터(MP2)에 의한 전류 경로가 생기게 되나, 상기 PMOS형 트랜지스터(MP3)에 비해 상대적으로 훨씬 작은 크기의 트랜지스터를 사용하기 때문에 그 영향은 미미하다.)Since the pcb node N12 is in a 'high' state, the PMOS transistor MP4 is turned off, and the PMOS transistor MP1 is also turned off, and therefore, due to discharge of charge stored in a capacitor. There is no influence on the power supply voltage. (However, a current path is generated by the PMOS transistor MP2 used for preventing leakage current, but the influence is insignificant because a transistor having a relatively smaller size is used than the PMOS transistor MP3. )
따라서, 같은 양의 전류를 파워(Vcc)에서만 구동할 때보다 상기 풀-업트랜지스터(MN1)를 통해 흐르는 전류는 줄어들게 된다.Therefore, the current flowing through the pull-up transistor MN1 is reduced rather than driving the same amount of current only at the power Vcc.
결과적으로 파워에 의한 잔류 구동이 줄어들므로써 파워 노이즈 감쇄 효과를 가져오게 된다.As a result, the residual driving by power is reduced, resulting in a power noise attenuation effect.
③번 구간은 '하이' 데이터의 출력이 끝난 직후 상태로써, 이때는 제3도에 나타낸 상기 프리차지 조절회로부(11)에 의해 상기 스토리지 노드(N7)를 다시 프리차지 해주게 된다.Section ③ is a state immediately after the output of the 'high' data, and in this case, the pre-charging circuit 11 shown in FIG. 3 precharges the storage node N7 again.
상기 프리차지 조절회로부(11)는 하이 데이터 출력이 끝난 직후 상기 에지검출 회로부(12)에 의한 셀프 딜레이를 갖게 되며, 이 펄스는 다시 상기 인버터(G12)에 의한 상기 pcb 노드(N12)에 반전된 위상으로 나타난다.The precharge adjusting circuit part 11 has a self delay by the edge detection circuit part 12 immediately after the high data output ends, and this pulse is inverted to the pcb node N12 by the inverter G12 again. Appears in phase.
이 펄스기간동안 상기 스토리지 노드(N7)는 프리차지되고 상기 PMOS형 트랜지스터(MP4)가 자동으로 오프되면서, 상기 스토리지 노드(N7)는 다시 플로팅(floating) 상태로 놓이게 된다.During this pulse period, the storage node N7 is precharged and the PMOS transistor MP4 is automatically turned off, so that the storage node N7 is again in a floating state.
만약, 이 구간에서 상기 데이터 출력버퍼 인에이블 신호가 '하이'상태이더라도 프리차지 동작은 변합없이 일어난다.If the data output buffer enable signal is 'high' in this period, the precharge operation is performed invariably.
④번 구간은 '로우'데이타를 출력할 때를 나타낸 것으로, 이때는 상기 풀-다운 트랜지스터(MN2)가 턴-온되어 출력단을 풀-다운시키며, 상기 풀-업 트랜지스터(MN1) 및 PMOS형 트랜지스터(MP3)는 턴-오프 상태를 유지한다.Section ④ shows 'low' data output, in which case the pull-down transistor MN2 is turned on to pull down the output stage, and the pull-up transistor MN1 and the PMOS transistor ( MP3) remains turned off.
이상에서 설명한 본 발명의 데이터 출력버퍼를 반도체 기억장치에 사용하게 되면, 풀-업 동작시 출력단쪽에 구현한 커패시터에 미리 저장시켜 놓은 전하를 풀-업 트랜지스터를 통해서 흐르는 전하와 동시에 입출력핀으로 방전하도록 함으로써, 같은 양의 전류를 구동함에 있어 파워(Vcc)로 부터의 전류를 상대적으로 줄일 수가 있어 파워 노이즈 감소 효과를 가져온다. 또한 커패시터의 용량이 허락되는 정도에 따라 스피드로 크게 향상시킬 수 있다.When the data output buffer of the present invention described above is used in a semiconductor memory device, the charge stored in the capacitor implemented at the output side is discharged to the input / output pin at the same time as the charge flowing through the pull-up transistor during the pull-up operation. Thus, in driving the same amount of current, the current from the power Vcc can be relatively reduced, resulting in a power noise reduction effect. It can also be greatly improved with speed, depending on how much capacitor capacity is allowed.
Claims (8)
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| KR1019950031608A KR0164077B1 (en) | 1995-09-25 | 1995-09-25 | Data output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950031608A KR0164077B1 (en) | 1995-09-25 | 1995-09-25 | Data output buffer |
Publications (2)
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| KR0164077B1 true KR0164077B1 (en) | 1999-03-20 |
Family
ID=19427718
Family Applications (1)
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Country Status (1)
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|---|---|
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-
1995
- 1995-09-25 KR KR1019950031608A patent/KR0164077B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970019062A (en) | 1997-04-30 |
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