KR0163728B1 - 바이모오스로 이루어진 정전압 발생회로 - Google Patents

Abstract

다이나믹 램 및 아날로그 디지탈 변환기 등의 반도체 장치에 사용되는 정전압을 바이모오스의 구성에 의해 발생시켜 공급하는 정전압 발생회로에 관한 것이다. 상기의 정전압 발생회로는, 제1전원 및 제2전원이 각각 독립적으로 공급되는 제1전원단자 및 제2전원단자와, 상기 제1전원단자와 제2전원단자의 사이에 접속되며 상기 제1전원단자로 부터의 제1전원을 필터링하여 내부전원노드에 공급하는 필터링 수단과, 상기 내부전원노드와 제1접속노드의 사이에 형성된 전류경로와 제2접속노드에 접속된 제어단자를 가지는 제1풀업 트랜지스터와, 상기 내부전원노드와 상기 제2접속노드의 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제2풀업 트랜지스터와, 상기 내부전원노드와 정전압 출력노드의 사에는 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제3풀업 트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자를 가지는 제1풀다운 트랜지스터와, 상기 제2접속노드와 제2전원단자 사이에 형성된 전류경로 및 전류제한저항을 가지며 상기 제1접속노드에 접속된 제어단자를 가지는 제2풀다운 트랜지스터와, 상기 정전압 출력노드와 상기 제2전원단자 사이에 형성된 부하수단을 포함하여 구성된다.

Description

바이모오스로 이루어진 정전압 발생회로

제1도는 종래의 기술에 의해 구현된 정전압 발생회로도.

제2도는 제1도의 동작을 설명하기 위한 입력 전압 및 출력 전압의 파형도.

제3도는 본 발명의 제1실시예에 따른 정전압 발생회로도를 도시한 도면.

제4도는 제2도의 동작을 설명하기 위한 입력전압 및 출력전압의 파형도.

제5도는 본 발명의 제2실시예에 따른 정전압 발생회로로서, 출력레벨이 서로 다른 제1 및 제2정전압을 출력하는 것을 도시한 도면.

제6도는 본 발명의 제3실시예에 따른 정전압 발생회로로서, 출력레벨이 서로 상이한 2개의 정전압을 발생하는 것을 도시한 도면.

제7도는 본 발명의 제4실시예에 따른 정전압 발생회로도를 도시한 도면.

제8도는 본 발명의 제5실시예에 따른 정전압 발생회로도를 도시한 도면.

제9도 및 제10도는 제8도에 도시된 증폭회로의 상세회로의 실시예시도.

제11도는 본 발명에 따른 제6실시예에 따른 정전압 발생회로도를 도시한 도면.

본 발명은 다이나믹 램(dynamic RAM)과 같은 반도체 메모리 장치 및 아날로그 디지탈 변환기(analog to digital converter) 등의 반도체 장치에 사용되는 정전압(Reference Voltage)을 발생하는 정전압 발생회로에 관한 것으로, 특히 바이모오스(Bipolar and MOS transistor)(이하 BIMOS라 칭함)로 이루어진 정전압 발생회로(Rference Voltage Generator)에 관한 것이다.

통상적으로, 다수의 회로 소자가 집적화된 반도체 장치는 외부로부터 전원전압을 공급받아 동작하며, 이러한 반도체 방치는 외부로부터 공급되는 전원전압을 안정하게 유지하여 칩내부의 각 회로에 동작전압으로서 공급하는 정전압 발생회로 혹은 기준전압 발생회로를 가지고 있다. 왜냐하면, 반도체 방치의 내부 동작 전압을 안정적으로 유지하는 것은 칩내부 소자의 안정적인 동작 및 소자의 신뢰성을 확보하는데 있어서 대단히 중요하기 때문이며, 이러한 사실은 이 분야의 기술자들에게 자명한 것이다. 반도체 장치의 외부로부터 공급되는 전원전압이 변동되더라도 이것이 칩내부에 영향을 미치지 않도록 하고, 안정적으로 각 소자들이 고유의 기능을 발휘할 수 있도록 하기 위하여서는 일정한 전압 레벨을 항상 유지하도록 하는 것이 필수적이며 고속 동작 시에도 안정적인 전압 레벨을 유지하는 것이 매우 중요하다. 상기와 같은 정전압 발생회로의 일 예로서는, 발명자 신윤승에 의해 발생되어 1995년 7월 24일자로 공개된 공개 특허 제95-20010호(이하 선출원이라 칭함)에 개시된 바아모오스로 이루어진 정전압 발생회로가 있으며, 그 동작 원리는 위 특허출원서에서 자세히 설명되고 있다.

제1도는 종래의 기준전압 발생회로도로서, 상기 선출원에 게재된 정전압 발생회로를 나타내고 있다. 본 발명의 명세서에서는 상기 제1도의 동작을 설명함에 있어서, 제1도의 회로로부터 출력되는 정전압 Vref의 결과식으로부터 설명되는 것임에 유의 바란다.[기타 상세한 동작 내용에 대하여서는 대한민국 특허청에 1995년 공개된 공개특허 제95-20010호를 참조하라].

지금, 제1도와 같이 구성된 회로에 외부로부터 제1전원전압과 제2전원전압, 예를 들면, 전원전압 Vcc와 접지전압 Vss가 공급되면 출력노드 N3으로부터는 하기 식 1과 같이 결정되는 정전압 Vref가 발생된다.

위 수학식 1에서 Vbe는 바이폴라 트랜지스터 Q3의 베이스와 에미터간의 전압으로서 노드 N4와 접지전압 Vss사이의 전압이며, Vt는 KT/q로서 KT는 볼쯔만 상수, T는 절대온도, q는 전자의 전하량의 절대값으로 상온에서는 약 26mA의 값을 갖는다. i2와 i1은 피모오스 트랜지스터 M1과 M2들의 드레인과 소오스간의 채널로 흐르는 전류이며, io(Q2)와 io(Q1)은 바이폴라 트랜지스터 Q2와 Q1들 각각의 구조 및 크기에 의해 결정되는 상수들이다. 그리고, 전류비 i2/i1은 피모오스 트랜지스터 M1 및 M2들의 채널폭 W와 채널길이 L의 비율 W/L(이하 W/L 이라 칭함)에 의해 결정되는 상수이다. 예를 들면, 피모오스 트랜지스터 M1의 W/L이이고, 피모오스 트랜지스터 M2의 W/L이인 경우 상기 전류비 i2/i1은 약 5가 된다. 또한, 전류비 i3/i1은 피모오스 트랜지스터 M3 및 M2들의 W/L에 의해 결정되는 상수로서, 상기 피모오스 트랜지스터 M3의 W/L이이고, 피모오스 트랜지스터 M2의 W/L이인 경우 상기 전류비 i3/i1은 약 2가 된다.

따라서, 상기 식 1과 같이 결정되는 정전압 Vref를 발생하는 제1도의 회로는 피모오스 트랜지스터, M1, M2 및 M3들 각각의 채널폭 대 길이의 비 W/L에 따라서 상기 정전압 Vref의 출력전압의 레벨이 변동됨을 알 수 있다.

그러나, 제1도와 같은 정전압 발생회로는 외부로부터 입력되는 전원전압 Vcc에 고주파 성분의 신호가 유기 되는 경우 피모오스 트랜지스터 M1, M2 및 M3의 소오스 단자에서 발생된 전압 변동은 피모오스 트랜지스 M1, M2 및 M3들의 소오스와 게이트간의 기생용량 및 소오스와 드레인간의 기생용량을 통하여 노드 N1, N2 및 N3에 결합되어 결과적으로 기준전압단자 Vref에는 제2도에 도시된 바와 같은 전압변동을 유기하게 된다. 즉, 제1도에 도시된 종래의 정전압 발생회로가 충분히 반응할 수 있을 정도로 전원전압 Vcc의 단자에서의 저주파 전압변동은 노드 N3으로부터 출력되는 정전압 Vref의 전압변화를 유기하지 않으나, 제1도에 도시된 회로소자들이 충분히 반응할 수 없을 정도로 전원전압 Vcc의 단자에서의 고주파 전압변동은 노드 N3에 심각한 전압변동을 유기 하여 정전압 회로의 특성의 저하를 발생시킨다.

또한, 제1도와 같은 구성으로서 적어도 하나 이상의 기준전압, 즉, 출력전압의 레벨이 상이한 복수개의 기준전압을 얻기 위해서는 필요한 수만큼의 정전압 발생 회로가 필요하게 되어 전류소모가 커질 뿐만 아니라, 칩 레이-아웃의 증가를 초래하는 문제를 야기시킨다.

따라서, 본 발명의 목적은 외부로부터 반도체 장치의 내부로 공급되는 전원전압에 유기 되는 신호성분에 의해 전원전압의 레벨 변동을 가져오더라도 안정된 기준전압을 발생하는 기준전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 외부로부터 반도체 장치의 내부로 공급되는 전원전압이 고주파 성분을 가지고 변화하더라도 안정된 정전압을 발생하여 반도체 장치의 내부 각회로에 공급하는 정전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 최소한의 칩 면적에 출력 레벨이 상이한 다수개의 정전압을 효율적으로 발생시킬 수 있는 정전압 발생회로의 구성을 제공함에 있다.

본 발명의 다른 목적은 외부 전원전압이 공급시 이에 고속으로 응답하여 안정된 정전압을 발생하는 정전압 발생회로를 제공함에 있다.

본 발명의 또다른 목적은 전원전압 인가시 초기 조건의 설정이 잘못되더라도 안정된 정전압을 발생시키는 정전압 발생회로를 제공함에 있다.

본 발명의 또다른 목적은 전력 소모를 증가시키지 않고 복수개의 기준전압을 발생시킬 수 있는 정전압 발생회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 정전압 발생회로는, 제1전원전압이 공급되는 제1전원단자와, 제2전원전압이 공급되는 제2전원단자와, 상기 제1전원단자와 제2전원단자 사이에 접속되며 상기 제1전원단자로부터 공급되는 제1전원을 필터링하여 내부전원노드에 공급하는 필터링 수단과, 상기 내부전원노드와 제1접속노드의 사이에 형성된 전류경로와 제2접속노드에 접속된 제어단자를 가지는 제1풀업 트랜지스터와, 상기 내부전원노드와 상기 제2접속노드의 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제2풀업 트랜지스터와, 상기 내부전원노드와 정전압 출력노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제3풀업 트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자를 가지는 제1풀다운 트랜지스터와, 상기 제2접속노드와 제2전원단자 사이에 형성된 전류제한경로와 상기 제1접속노드에 접속된 제어단자를 가지는 제2풀다운 트랜지스터와, 상기 정전압 출력노드와 상기 제2전원단자 사이에 형성된 부하수단이 구비됨을 특징으로 하는 정전압 발생회로를 제공함으로써 달성된다.

이하 본 발명에 따른 바람직한 여러 실시예들이 첨부된 도면들을 참조하여 상세히 설명될 것이다. 첨부된 도면들중 제1도와 실질적으로 동일한 기능을 수행하는 것들에는 동일한 부호를 부여하여 설명한다는 것에 유의하여야 한다.

제3도는 본 발명의 제1실시예에 의한 바이모오스로 이루어진 정전압 발생회로의 구성을 나타낸 도면이다. 이의 구성은 전원전압 Vcc에서 발생된 고주파 전압변동에 의한 정전압(혹은 기준전압)의 변동을 효과적으로 억제할 수 있는 구성이 개시되고 있다. 제3도에 도시된 다수의 피모오스 트랜지스터들 M1, M2 및 M3들과, NPN형 바이폴라 트랜지스터들 Q1, Q2 및 Q3과, 저항 R1, R2들에 의한 회로의 구성은 전술한 제1도에 도시된 것과 동일하게 되어 있으며, 소망하는 정전압 Vref의 출력도 또한 전술한 식 1과 같이 출력된다. 다만, 본 발명의 제1실시예에 따라 제3도와 같이 구성된 구성에서는 전원전압 Vcc가 공급되는 전원전압 단자에서의 고주파 변동을 억제하는 동작관계만이 비교적 상세하게 언급될 것이다.

상기 제3도에 도시된 본 발명의 정전압 발생회로는 제1전원과 제2전원, 예를 들면, 전원전압 Vcc와 접지전압 Vss의 사이에는 고주파 성분의 신호를 제거하기 위한 저역필터가 접속되어 있으며, 상기 저역필터의 출력은 3개의 피모오스 트랜지스터 M1, M2 및 M3들의 소오스가 공통으로 접속된 내부전원노드 NΦ에 접속된다. 그리고, 상기 3개의 피모오스 트랜지스터 M1, M2 및 M3들의 각각의 드레인인 제1, 제2 및 제3접속노드 N1, N2, N3들 각각과 접지전압 Vss의 사이에 용량성소자(캐패시터) C3, C4, C2가 각각 더 접속된다. 이때, 상기 저역필터는 전원전압 Vcc와 내부전원노드 NΦ의 사이에 접속된 저항 RO과, 상기 저항 RO이 접속된 내부전원노드 NΦ와 접지 전압 Vss의 사이에 접속된 용량성소자 C1로 구성된다.

상기 저역필터를 구성하고 있는 저항 RO과 용량성소자 C1은 전원전압 Vcc에 발생한 고주파 전압 변동이 있는 내부전원노드 NΦ에 전달되는 것을 억제하여 제3도와 같은 정전압 발생회로의 내부에 전원전압 Vcc단자의 고주파 전압 변동이 직접적으로 결합(coupling)되는 것을 억제한다. 즉, 전원전압 Vcc의 입력을 저역 필터링하여 고주파 신호 성분을 제거하여 내부전원노드 NΦ로 동작 전원을 공급하는 것이다. 그리고, 각각의 접속노드들과 접지전압 Vss의 사이에 접속된 용량성소자 C3, C4 및 C2들은 상기 내부전원노드 NΦ에서 각각의 피모오스 트랜지스터 M1, M2 및 M3들의 게이트와 드레인간 및 소오스와 드레인간의 기생 용량을 통하여 드레인인 내부전원노드로 결합되는 전압변동을 억제하기 위한 것이다. 본 발명의 제1실시예에서는, 상기 저항 RO을 10kΩ, 용량성소자 C1을 100pF로 사용하여 전원 전압 Vcc에서 약 1MHz이상의 고주파 전압 변동이 효과적으로 억제되어 칩의 동작에 의해 발생된 전원전압 Vcc의 변동이 효과적으로 억제되어 칩의 동작에 의해 발생된 전원전압의 변동이 칩상에 형성된 회로들로 전달되는 것을 억제하였다. 그리고, 용량성소자 C3=C4=C2들을 약 10pF로 하여 추가의 전압변동의 억제를 꾀하여 제4도와 같이 무시할 수 있는 정도의 작은 값을 얻을 수 있다.

제4도는 제3도의 동작을 설명하기 위한 입력 전압 및 출력 전압의 파형도로서, 전원전압 Vcc에 ΔVcc(여기서, Δ는 변화량을 의미함)의 진폭을 갖는 고주파수 성분의 신호가 실려 입력되는 경우 저항 RO과 용량성소자 C1에 의해 상기 고주파수 성분의 신호 ΔVcc가 필터링되어 내부전원노드 Nø로 공급된다. 상기 제3도와 같이 구성된 정전압 발생회로는 저역필터에 의해 고주파수 성분의 신호가 제거된 전원전압 Vcc의 입력에 의해 전술한 식 1과 같은 정전압 Vref를 발생하여 제3접속노드 N3으로 출력한다. 이때, 제3도의 제1, 제2 및 제3접속노드 N1, N2 및 N3들과 접지전압 Vss의 사이에 각각 접속된 캐패시터 C3, C4 및 C2들은 상기 피모오스 트랜지스터 M1, M2 및 M3들의 소오스와 드레인간의 기생용량 및 소오스와 게이트간의 기생용량에 의해 전원전압 Vcc의 고주파 변동에 의해 각각의 드레인에 나타나는 고주파수 성분의 신호를 접지전압 Vss측으로 바이패스 한다. 따라서, 풀업 동작을 행하는 피모오스 트랜지스터 M1, M2 및 M3들과 풀다운 동작을 행하는 NPN형 바이폴라 트랜지스터들 Q1, Q2 및 Q3들의 동작에 의해 정전압 출력단자 N3로 출력되는 정전압 Vref의 레벨은 전원전압 Vcc의 단자에서의 고주파 전압 변동에 거의 영향을 받지 않고 제4도와 같이 출력된다.

제3도에 도시된 실시예에서, 전원전압 Vcc가 공급되는 단자로부터의 고주파수의 전압 변동은 상기 저항 RO의 저항값과 용량성소자 C1의 용량값이 클수록 회로에 미치는 고주파성 영향을 줄일 수 있으나, 너무 큰 저항 값을 사용하는 경우에는 상기 저항 RO에서의 전압강하가 커져서 회로의 안정적인 동작범위가 감소되므로 적절한 값으로 선택되어야 한다. 본 발명에 도시된 제1실시예에서 사용되는 평균전류가 10μA인 경우의 예이며, 저항 RO이 값이 약 10kΩ이므로 상기 저항 RO에서의 평균 전압강하는 약 0.1볼트(volt)로서 크지 않게 설정하였다. 이때, 상기 저항 RO, 용량성 소자 C1의 값은 정전압 발생 회로가 요구되는 고주파 전압 변동의 정도에 따라 적절히 조정될 수 있다. 또한, 본 발명에 따라 구성된 제3도의 정전압 발생회로에 도시된 용량성 소자 C3, C4 및 C2들은 선택적으로 사용될 수 있으며, 사용되지 않을 수도 있다.

그리고, 하나의 칩상에 상기 제3도와 같은 정전압 발생회로가 2개 이상 형성되는 경우에도 각각의 정전압 발생 회로내의 모든 피모오스 트랜지스터들의 공통 소오스 노드들을 모두 연결하면서 공통 소오스 노드와 전원전압 Vcc의 사이에 저항을 하나만을 연결하고, 상기 공통 소오스 노드와 접지전압 Vss 사이에 용량성소자를 연결하면 효과적으로 고주파 전원전압 변동을 억제할 수 있다. 이 경우는 하나의 정전압 발생회로를 사용하는 경우에 비하여 전류소모가 증가하므로 저항 RO의 저항값은 상대적으로 낮게 유지하고 용량값은 크게 유지하여야 저항 소자에서의 전압강하의 증가 없이 고주파 전원전압 변동에 따른 특성 저하의 문제를 제거할 수 있다.

따라서, 제3도와 같이 구성된 본 발명의 정전압 발생회로는 외부로 부터 공급되는 전원전압 Vcc를 저항 RO과 용량성소자 C1에 의해 필터링하여 전원전압 Vcc에 실린 고주파성 신호를 제거하므로써 전원전압의 고주파 변동에 따른 정전압 Vref의 고주파 변동을 억제하므로써 칩내의 동작전원 전압의 레벨을 안정화시킬 수 있게 된다.

제5도는 본 발명에 의한 또다른 정전압 발생회로의 실시예를 도시한 것으로, 기본적인 구성은 이미 기술한 제3도에 도시된 회로의 것과 유사하다. 제3도와의 구성상에서의 차이점은 제3풀업 트랜지스터 및 제3풀다운 트랜지스터, 즉, 피모오스 트랜지스터 M3의 드레인에 접속된 제3접속노드 N3과 NPN형 바이폴라 트랜지스터 Q3의 콜렉터인 제4접속노드 N4의 사이에 두개의 저항 R2, R3이 접속되어 레벨이 상이한 두개의 정전압 Vref1, Vref2가 발생되도록 구성되어 있다. 상기 제5도와 같이 구성된 정전압 발생 회로내 제3 및 제4접속노드 N3, N4로부터 각각 발생되는 정전압 Vref1, Vref2의 레벨은 하기 식 2와 식 3과 같이 출력된다.

제5도에서는 상세하게 도시되지 않았으나, 제3도에서 개시된 바와 같이 전원전압 Vcc가 공급되는 단자에서 고주파 전압변동에 의한 특성 저하의 억제방법은 앞에서 설명한 것과 같이 동일하게 적용된다. 즉, 제5도에 도시된 피모오스 트랜지스터 M1, M2 및 M4들의 공통 소오스 단자인 내부전원노드 NΦ와 전원전압 Vcc의 단자 사이에 저항 RO을 접속하고, 상기 공통 소오스 단자와 접지전압 Vss의 사이에 용량성소자 C1을 연결하므로써 피모오스 트랜지스터의 공통 소오스 단자에 유기 되는 고주파 전압변동의 억제가 가능하고, 이에 의하여 각각의 정전압 Vref1, Vref2의 출력 레벨을 안정적으로 유지할 수 있다. 또한, 내부접속단자들 N1, N2, N3, N4 및 N5 와 접지전압 Vss들의 사이들에 용량성소자들을 전술한 바와 같이 선택적으로 연결하므로써 안정적인 정전압 Vref1, Vref2의 출력이 가능하다.

제5도에 도시된 본 발명의 제2실시예에 따른 정전압 발생회로는 출력단자에 접속되는 부하저항소자를 복수개 직렬 저항으로 분리하여 레벨이 상이한 복수개의 정전압 Vref1, Vref2를 발생시키는 것이 가능하여 전류소모의 증가 없이 효과적으로 레벨이 상이한 복수개의 정전압을 발생시킬 수 있다. 상기와 같이 직렬 접속된 저항의 전압 강하차에 의해 레벨이 상이한 정전압 Vref1, Vref2를 출력하는 경우에는 각각의 정전압의 레벨이 온도 의존성에 약간의 차이가 발생되는 현상이 발생하나, 칩의 면적을 증가시키지 않고 전류소모의 증가 없이 복수개의 정전압 출력이 가능하게 된다.

제6도는 본 발명의 제3실시예에 따른 정전압 발생회로로서, 출력 레벨이 서로 상이한 2개의 정전압을 발생하는 구성을 갖는다. 이는, 전원전압 Vcc가 입력되는 제1전원단자와 접지전압 Vss가 공급되는 제2전원단자 사이에 피모오스 트랜지스터 M4의 소오스-드레인의 채널 및 부하저항 R4와 콜렉터와 베이스가 접속된 NPN형 바이폴라 트랜지스터 Q4의 콜렉터와 에미터간이 직렬 접속되며, 상기 피모오스 트랜지스터 M4의 게이트는 다수의 피모오스 트랜지스터 M1, M2 및 M3의 게이트들이 공통으로 접속된 제2접속노드 N2에 접속되어 구성된 제2정전압 출력수단이 전술한 제1도의 구성에 더 부가되어 구성되어 진다.

제6도와 같은 구성중, 부하 저항 R2와 풀다운용 바이폴라 트랜지스터 Q3에 의한 정전압 Vref3의 발생은 제1도와 동일하게 발생된다. 그리고, 부하저항 R4와 풀다운용 바이폴라 트랜지스터 Q4에 의한 또다른 정전압 Vref4의 발생 또한 정전압 Vref3의 발생 원리와 동일한 동작에 의해 발생되며, 각각의 정전압 Vref3 및 Vref4는 하기 식 4 및 식 5와 같이 출력된다.

위 식 4와 식 5에서 Vbe3, Vbe4는 각각 내부접속노드 N4, N6에서의 전압 레벨로서 이는 바이폴라 트랜지스터 Q3, Q4의 베이스와 에미터간의 전압이다. 그리고, i3/i1은 앞에서 설명한 바와 같이 피모오스 트랜지스터 M3, M2의 W/L 값의 비율에 의해 결정되는 상수이며, i4/i1은 피모오스 트랜지스터 M4, M2의 W/L값의 비율에 의해 결정되는 상수이다.

상기 제6도와 같은 회로의 구성은 출력 레벨이 서로 다른 복수개의 정전압이 필요로 하는 경우에 풀업용 피모오스 트랜지스터 M1, M2의 출력 레벨 조정용 저항 R1 및 풀다운용의 바이폴라 트랜지스터 Q1, Q2들로 구성되는 회로의 중복을 피할 수 있는 구성의 실시예를 나타낸 것이다. 상기 제6도의 회로 구성에서는 도시되지 않았으나, 전원전압 Vcc의 단자에서 고주파 전압 변동에 의한 특성 저하의 억제는 제3도에서 설명한 본 발명의 원리를 이용하므로써 가능하다. 즉, 전원전압 Vcc의 단자와 피모오스 트랜지스터들 M1, M2, M3 및 M4의 공통 소오스 단자인 내부전원노드 NΦ 사이에 저항소자 RO을 결합시키고, 상기 공통 소오스 단자와 접지전압 Vss의 사이에 용량성소자 C1을 연결하며 , 각각의 내부단자 N1, N2, N3 및 N7들과 접지전압 Vss의 사이에 용량성소자들을 각각 선택적으로 연결하므로써 가능함을 인식하여야 한다.

제7도는 본 발명의 제4실시예에 따른 정전압 발생회로의 구성을 나타낸 것이다. 제7도의 구성은 전술한 제3도의 구성중, 접속노드 N1과 N2 및 접지전압 Vss의 사이에 접속된 용량성 소자 C3과 C4를 제거하고, 회로 시동용의 피모오스 트랜지스터 M5의 소오스와 드레인간의 채널이 피모오스 트랜지스터 M1의 소오스와드레인간의 채널에 병렬 접속되고, 제어전극인 게이트가 접지전압 Vss에 연결된 구성을 갖는다. 상기와 같은 시동용 피모오스 트랜지스터 M5는 초기 전원전압 Vcc가 공급시 제1접속노드 N1의 전압이 풀다운용의 바이폴라 트랜지스터 Q1을 턴온시키지 못하는 경우를 방지하는 것으로, 이의 동작은 하기와같다.

지금, 제7도와 같이 구성된 회로에 전원전압 Vcc가 공급되면, 게이트가 접지전압 Vss에 접속된 시동용의 피모으스 트랜지스터 M5는 항상 턴온 상태로 있게 된다. 따라서, 전원전압 Vcc가 투입됨과 동시에 상기 피모오스 트랜지스터 M5의 턴온 동작에 의해 NPN형 바이폴라 트랜지스터 Q1의 콜렉터-베이스 전류를 공급하므로써 회로를 정상 상태로 동작시키는 것이 가능하다.

이때, 상기 피모오스 트랜지스터 M5의소오스와 드레인간의 채널을 통하여 공급되는 전류가 피모오스 트랜지스터 M1을 통한 전류에 비하여 무시할 수 없는 정도로 커지면 부하저항 R2와 저항 R1에 의한 저항비 R2/R1의 값이 변화되어 정전압 Vref의 출력레벨이 달라지므로 상기 피모오스 트랜지스터 M5는 피모오스 트랜지스터 M1, M2 및 M3들에 비하여 W/L이 약 1/100 이하로 작게 하여 피모오스 트랜지스터 M5를 통한 전류 공급량을 최소화하여야 한다. 본 발명에서 피모오스 트랜지스터 M1의 W/L 비는 약, 피모오스 트랜지스터 M5의 W/L의 비는 약로 설정하여 피모오스 트랜지스터 M5에 의한 기준전압의 변화를 최소화 하였다.

상기 제7도와 같이 전원전압 Vcc의 투입과 동시에 턴온되는 시동용의 피모오스 트랜지스터 M5를 풀업용 트랜지스터 M1의 채널에 병렬로 접속하여 풀다운용의 바이폴라 트랜지스터 Q1의 구동을 정확히 하므로써 초기 오동작의 원인을 해소시킬 수 있어 신뢰성 있는 정전압 발생회로를 구현할 수 있다.

제8도는 본 발명의 제5실시예에 따른 정전압 발생회로도를 나타낸 도면으로서, 이의 특징은 제7도에 도시된 시동용 피모오스 트랜지스터 M5의 게이트를 정전압 Vref의 변화폭을 증폭하여 구동하는 것이다. 즉, 정전압 Vref를 입력으로 하는 증폭회로 40의 출력으로 시동용 피모오스 트랜지스터 M5를 구동하여 상기 피모오스 트랜지스터 M5에 의해 발생될 가능성이 있는 동작의 저하를 완전히 제거하는 것을 실현시킨 회로 구성이다. 상기 제8도와 같은 구성을 가지는 본 발명의 정전압 발생회로의 특징점은 정전압 Vref의 출력 레벨의 변화를 증폭하여 시동용 피모오스 트랜지스터 M5의 게이트를 제어하는 것으로 이의 동작은 하기와 같다.

전원전압 Vcc의 인가 초기에 정전압 Vref가 접지전압 Vss의 레벨로 유지되는 경우, 증폭회로 40의 입력은 로우 레벨로 유지된다. 이때, 상기 증폭회로 40의 출력은 접지전압 Vss의 레벨 값을 가지게 된다.(이러한 증폭회로 40의 상세한 동작은 후술되는 구체적인 실시예의 동작에 의해 보다 명확하게 인실될 것이다). 따라서, 상기 피모오스 트랜지스터 M5의 게이트는 접지전압 Vss이므로 턴온된다. 이로부터 바이폴라 트랜지스터 Q1의 콜렉터에 전류가 공급되고, 결과적으로 정전압 발생회로를 기동시킨다. 즉, 피모오스 트랜지스터 M5를 통한 전류를 바이폴라 트랜지스터 Q1, Q2를 턴온시키고, 피모오스 트랜지스터 M2를 턴온시켜서 피모오스 트랜지스터 M1, M2 및 M3의 게이트에 이들을 각각 도통시킬 수 있는 값을 유기 시킨다. 그래서 이로부터 정전압 발생회로가 정상 동작하게 되며, 이에 의해 정전압 Vref가 약 1.0볼트(V) 이상으로 상승하면, 증폭회로 40은 상기 1.0볼트의 전압을 증폭하여 전원전압 Vcc의 레벨로 출력한다. 따라서, 피모오스 트래지스터 M5는 상기 증폭회로 40의 출력에 의해 턴오프되고, 전술한 제3도의 정전압 발생회로와 동일한 동작을 취하게 된다. 상기한 바와 같이 제8도의 구성에서는 피모오스 트랜지스터 M5를 통한 전류를 제어하여 동작 전류의 감소도 달성할 수 있게 된다.

제9도는 제8도에 도시된 증폭회로 40의 실시예에 따른 구성을 보여주는 회로이다. 제9도의 구성에서는 도면 번호 42와 44로 구성된 2개의 씨모오스(CMOS) 인버터를 직렬로 연결함에 의해, 입력신호인 정전압 Vref를 증폭한 출력을 발생시키도록 한 것이다. 입력신호인 정전압 Vref가 증폭회로 40을 구성하는 인버터 40, 42들 내의 모오스 트랜지스터(공지의 사실인 바와 같이, 씨모오스 인버터들은 채널이 서로 직렬 연결된 피모오스 트랜지스터와 엔모오스 트랜지스터로 구성됨)의 게이트로만 인가되므로 정전압 Vref에서의 직류 전류 소모가 없게 되는 바, 정전압 Vref의 레벨을 그대로 유지케 한다. 따라서, 이 증폭회로 40을 제외한 정전압 발생회로의 동작전류 소모에 영향을 거의 미치지 않게 된다.

제10도는 제8도에 도시된 증폭회로 40의 또다른 구성 예를 보여주는 회로이다. 증폭회로 40이 래치(latch)회로로 이루어진 것을 도시한 예로 그 구성은 다음과 같다.

전원전압 Vcc가 입력되는 제1전원단자와 접속노드 50의 사이에 채널이 형성되고 출력노드 58에 게이트가 접속된 풀업용의 피모오스 트래지스터 46과, 상기 접속노드 50과 접지전압 Vss의 사이에 채널이 형성되고 정전압 Vref에 게이트가 접속되는 풀다운용의 엔모오스 트랜지스터 48과, 전원전압 Vcc와 출력노드 58과의 사이에 채널이 형성되고 접속노드 50에 게이트가 접속되는 풀업용의 피모오스 트랜지스터 52와, 출력노드 58과 접지전압 Vss와의 사이에 채널이 형성되고 접속노드 50에 게이트가 접속되는 풀다운용의 엔모오스 트랜지스터 54와, 출력노드 58과 접지전압 Vss의 사이에 채널이 형성되고 전원전압 Vcc에 게이트가 접속되는 풀다운용의 엔모오스 트랜지스터 56으로 구성되어 있다.

상기와 같은 구성중 피모오스 트랜지스터 46 및 52와, 엔모오스 트랜지스터 48 및 54가 래치회로를 구성하고 있다. 그리고 상기 엔모오스 트랜지스터 56은 전원전압 Vcc가 인가되면 턴온되어 드레인 노드에 출력을 초기에 접지전압 Vss의 상태로 초기화시키어 제8도에 도시된 시동용 피모오스 트랜지스터 M5의 게이트로 공급시켜 턴온시킨다. 상기 시동용 피모오스 트랜지스터 M5rk 턴온되면, 제8도에 도시된 정전압 발생회로가 기동되어 동작된다.

상기 제10도에서 엔모오스 트랜지스터 48로 입력되는 정전압 Vref가 접지전압 Vss의 레벨인 상태에서, 전원전압 Vcc가 입력되면 노드 58의 레벨은 접지전압 Vss의 레벨로 된다. 이때, 피모오스 트랜지스터 46이 턴온되어 피모오스 트랜지스터 52 및 엔모오스 트랜지스터 54의 게이트 전압을 전원전압 Vcc의 레벨로 상승시킨다. 그래서, 피모오스 트랜지스터 52는 턴오프되고 엔모오스 트랜지스터 54는 턴온되어 출력을 확실하게 접지전압 Vss의 레벨로 유지시킨다.

그러나, 입력되는 정전압 Vref가 엔모오스 트래지스터 48의 드레쉬 홀드 전압 이상(약 1.0볼트)으로 상승되면, 상기 엔모오스 트랜지스터 48의 전류구동 능력이 훨씬 떨어진다. 따라서, 엔모오스 트랜지스터 48의 드레인 접속노드 50에 걸리는 전압(=모오스 트랜지스터 52, 54로 구성되는 인버터의 입력전압 = 엔모오스 트랜지스터 54의 게이트 전압)은 접지전압 Vss의 레벨로 떨어진다. 이는 출력노드 58의 출력을 하이 상태로 전환시키고, 이는 다시 피모오스 트랜지스터 46을 비도통 시킨다. 그래서 입력 Vref≥ 1.0 볼트, 출력 = Vcc로 유지시키게 된다. 이때, 피모오스 트랜지스터 52 및 엔모오스 트랜지스터 56이 동시에 도통되므로, 엔모오스 트랜지스터 56의 전류 구동 능력은 피모오스 트랜지스터 52의 전류 구동 능력 보다 훨씬 작게(약 1/20 내지 1/50 이하로) 모오스 트랜지스터의 채널 폭 대 길이의 비율을 적절히 조정하여야 한다.

제11도는 본 발명에 따른 제6실시예에 따른 정전압 발생회로도를 도시한 도면이다. 이는 제3도에서 제시하는 회로에서 용량성소자 C3, C4가 제거된 회로의 구성에서 피모오스 트랜지스터 M1과 바이폴라 트랜지스터 Q2를 복개의 피모오스 트랜지스터 M1-1,,.M1-n 및 복수개의 바이폴라 트랜지스터 Q2-1,,.Q2-m으로 대치한 경우의 예를 도시하고 있다.

상기와 같은 구성은, 제3도에 도시된 피모오스 트랜지스터 M1과 M2의 전류 구동 능력에 있어서 풀업용 피모오스 트랜지스터 M1의 전류 구동 능력을 이웃하는 풀업용 피모오스 트랜지스터 M2의 전류 구동 능력에 비하여 3배정도 향상시키는 경우 점선블럭 60과 같이 3개의 피모오스 트랜지스터를 병렬 연결하여 사용하는 것이 채널폭을 3배로 단순히 변경하는 경우보다 정확한 전류 구동 능력을 얻을 수 있기 때문이다. 이때, 상기 피모오스 트랜지스터 M1-1, M1-2, M1-n등은 모두 같은 사이즈를 가지는 트랜지스터가 아니어도 무방하다.

상기 풀업용 피모오스 트랜지스터의 경우와 마찬가지로 풀다운용의 바이폴라 트랜지스터의 전류 구동 능력을 향상시키기 위하여 3개의 바이폴라 트랜지서트들 중 하나를 같은 원리로복수개의 바이폴라 트랜지스터를 병렬로 연결하여 사용할 수 있다. 예를 들면, 제3도에 도시된 바이폴라 트랜지스터 Q2를 점선블럭 70과 같이 3개의 바이폴라 트랜지스터 Q2-1, Q2-2, Q2-m으로 병렬 연결하여 사용하므로써 전류 구동 능력을 이웃하는 풀다운용의 바이폴라 트랜지스터보다 향상시킬 수 있다. 상기와 같이 피모오스 트랜지스터 혹은 바이폴라 트랜지스터를 복수개 병렬 연결하여 사용하는 경우는 피모오스 트랜지스터 M1, M2 및 M3들 및 바이폴라 트랜지스터들 Q1, Q2 및 Q3을 모두 독립적으로 사용이 가능하지만 복수개의 트랜지스터의 병렬 연결을 하여 사용할 수 있다.

상술한 바와 같이 본 발명에 의해 구성되는 바이모오스로 구성된 여러 형태의 정전압 발생회로들 각각은 외부로부터 전원전압을 입력하는 전원전압 단자에서의 고주파 변동에 의한 기준접압의 출력 레벨의 변동을 억제하므로써 기준전압의 발생을 안정적으로 할 수 있고, 전류 소모의 억제 및 동작 전압 저하시의 어려움을 극복하고 낮은 전원전압에서도 동작 가능한 이점을 갖는다. 또한, 전원전압 인가시에 초기 조건이 잘 못 설정되어 있는 경우에도 회로가 향상 정상 동작할 수 있는 이점이 있다.

Claims (29)

1. 반도체 장치의 정전압 발생 회로에 있어서, 제1전원 및 제2전원이 각각 독립적으로 공급되는 제1전원단자 및 제2전원단자와, 상기 제1전원단자와 제2전원단자의 사이에 접속되며 상기 제1전원단자로 부터의 제1전원을 필터링 하여 내부전원노드에 공급하는 필터링 수단과, 상기 내부전원노드와 제1접속노드의 사이에 형성된 전류경로와 제2접속노드에 접속된 제어단자를 가지는 제1풀업 트랜지스터와, 상기 내부전원노드와 제2접속노드의 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제2풀업 트랜지스터와, 상기 내부전원노드와 정전압 출력노드의 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제3풀업 트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자를 가지는 제1풀다운 트랜지스터와, 상기 제2접속노드와 제2전원단자 사이에 형성된 전류경로 및 전류 제한 저항을 가지며 상기 제1접속노드에 접속된 제어단자를 가지는 제2풀다운 트랜지스터와, 상기 정전압 출력노드와 상기 제2전원단자 사이에 형성된 부하수단을 구비함을 특징으로 하는 반도체 장치의 정전압 발생회로.
2. 제1항에 있어서, 상기 필터링 수단은, 상기 제1전원단자와 상기 내부전원노드 사이에 접속된 저항소자와, 상기 내부전원노드와 상기 제2전원단자 사이에 접속된 제1용량성소자로 구성되어 상기 제1전원단자에서의 고주파 변동에 의한 신호 성분을 필터링하여 상기 내부전원노드로 공급함을 특징으로 하는 반도체 장치의 정전압 발생회로.
3. 제2항에 있어서, 상기 정전압 출력노드와 상기 제2전원단자 사이에 고주파성 신호성분을 제2전원단자로 패싱하는 제2용량성소자를 더 구비함을 특징으로 하는 반도체 장치의 정전압 발생회로.
4. 제2항에 있어서, 상기 제1전원은 전원전압이고, 상기 제2전원은 접지 전압임을 특징으로 하는 반도체 메모리 장치의 정전압 발생회로.
5. 제2항에 있어서, 상기 제1, 제2 및 제3풀업 트랜지스터들 각각은 피형 채널을 가지는 전계효과 트랜지스터임을 특징으로 하는 반도체 장치의 정전압 발생회로.
6. 제2항에 있어서, 상기 제1 및 제2풀다운 트랜지스터들 각각은 엔피엔형 바이폴라 트랜지스터임을 특징으로 하는 반도체 장치의 정전압 발생회로.
7. 제1항 내지 제6항중 어느 하나의 항에 있어서, 상기 정전압 발생회로는, 상기 제1전원단자와 제1접속노드와의 사이에 형성된 전류경로와 상기 제2전원단자에 제어단자가 접속되어 항상 도통 상태를 유지하는 제4풀업 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 정전압 회로.
8. 제1항 또는 제2항에 있어서, 상기 부하수단은 상기 정전압 출력노드와 소정의 제3접속노드와의 사이에 형성되는 부하저항과, 상기 부하저항과 제2전원단자와의 사이에 형성된 전류경로와 상기 제3접속노드에 제어단자가 접속된 엔피엔형 바이폴라 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 정전압 발생회로.
9. 제1항에 있어서, 상기 정전압 발생회로는, 상기 제1전원단자와 상기 제1접속노드와의 사이에 전류경로가 각각 형성되고 상기 제2접속노드에 제어단자가 접속되어 상기 제1풀업 트랜지스터와 동일한 스위칭 동작을 수행하는 풀업 트랜지스터가 적어도 하나 이상 더 포함됨을 특징으로 하는 반도체 장치의 정전압 발생회로.
10. 제1항 또는 제9항에 있어서, 상기 정전압 발생회로는, 상기 제2접속노드와 전류제한저항의 사이에 전류 경로가 각각 형성되고 상기 제1접속 노드에 제어단자가 각각 접속되어 상기 제2풀다운 트랜지스터와 동일한 스위칭 동작을 수행하는 풀다운 트랜지스터가 적어도 하나 이상 더 포함됨을 특징으로 하는 반도체 장치의 정전압 발행회로.
11. 제1항 내지 제6항중 어느 하나의 항에 있어서, 상기 정전압 발생회로는 상기 제1접속노드와 상기 제2전원단자 사이에 제3용량성소자를 더 구비하거나, 상기 제2접속노드와 상기 제2전원단자 사이에 제4용량성소자를 더 구비함을 특징으로 하는 반도체 장치의 정전압 발생회로.
12. 제1전원이 공급되는 제1전원단자와 제2전원이 공급되는 제2전원단자 사이에 형성되는 반도체 장치의 정전압 발생회로에 있어서, 상기 제1전원단자와 내부전원노드의 사이에 접속되는 제1저항소자와, 상기 내부전원노드와 상기 제2전원단자 사이에 접속되는 제1용량성 소자와, 상기 내부전원노드와 제1접속노드의 사이에 형성된 전류경로와 제2접속노드에 접속된 제어단자를 가지는 제1풀업 트랜지스터와, 상기 내부전원노드와 상기 제2접속노드의 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제2풀업 트랜지스터와, 상기 내부전원노드와 정전압 출력노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자를 가지는 제3풀업 트랜지스터와, 상기 제1풀업 트랜지스터와 병렬로 접속되며 제어단자로 입력되는 시동신호에 응답하여 동작되는 제4풀업 트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자를 가지는 제1풀다운 트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 전류경로 및 저항소자를 가지고 형성되며 상기 제1접속노드에 접속된 제어단자를 가지는 제2풀다운 트랜지스터와, 상기 정전압 출력노드와 제2전원단자 사이에 연결된 부하수단과, 상기 정전압 출력노드와 상기 제4풀업 트랜지스터의 제어단자 사이에 연결되어 상기 정전압 출력노드의 출력전압에 대응하여 상기 제4풀업 트랜지스터를 구동하는 증폭회로를 구비함을 특징으로 하는 반도체 장치의 정전압 발생회로.
13. 제12항에 있어서, 상기 정전압 출력노드와 상기 제2전원단자 사이에 제2용량성소자를 더 구비함을 특징으로 하는 반도체 장치의 정전압 발생회로.
14. 제12항에 있어서, 상기 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 하는 반도체 장치의 정전압 발생회로.
15. 제14항에 있어서, 상기 제1, 제2, 제3 및 제4풀업 트랜지스터들 각각은 피형 채널을 가지는 절연 게이트 전계효과 트랜지스터임을 특징으로 하는 반도체 장치의 정전압 발생회로.
16. 제15항에 있어서, 상기 제1 및 제2풀다운 트랜지스터들 각각은 엔피엔형 바이폴라 트랜지스터임을 특징으로 하는 반도체 장치의 정전압 발생회로.
17. 제14항에 있어서, 상기 부하수단은 상기 정전압 출력노드와 내부 제4접속노드 사이에 형성되는 저항과, 상기 저항과 제2전원단자와의 사이에 형성된 전류경로와 상기 제4접속노드에 제어단자가 접속된 엔피엔형 바이폴라 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 정전압 발생회로.
18. 제14항에 있어서, 상기 증폭회로는, 상기 정전압 출력노드와 상기 제4풀업 트랜지스터의 제어단자 사이에 2개의 씨모오스 인버터가 직렬 접속되어 구성함을 특징으로 하는 반도체 장치의 정전압 발생회로.
19. 제14항에 있어서, 상기 증폭회로는, 상기 정전압 출력노드와 상기 제4풀업 트랜지스터의 제어단자 사이에 결합된 래치회로와, 상기 래치회로의 출력단자와 제2전원단자 사이에 형성되고 항상 도통상태를 유지하는 초기화 트랜지스터로 구성함을 특징으로 하는 반도체 장치의 정전압 발생회로.
20. 제14항에 있어서, 상기 정전압 발생회로는, 상기 제1전원단자와 상기 제1접속노드 사이에 전류경로가 각각 형성되고 상기 제2접속노드에 제어단자가 접속되어 상기 제1풀업 트랜지스터와 동일한 스위칭 동작을 수행하는 풀어 트랜지스터가 적어도 하나 이상 더 포함됨을 특징으로 하는 반도체 장치의 정전압 발생회로.
21. 제14항 또는 제20항에 있어서, 상기 정전압 발생회로는, 상기 제2접속노드와 전류제한저항의 사이에 전류 경로가 각각 형성되고 상기 제1접속노드에 제어단자가 각각 접속되어 상기 제2풀다운 트랜지스터와 동일한 스위칭 동작을 수행하는 풀다운 트랜지스터가 적어도 하나 이상 더 포함됨을 특징으로 하는 반도체 장치의 정전압 발생회로.
22. 정전압 발생회로에 있어서, 제1전원 및 제2전원이 각각 공급되는 제1 및 제2전원단자와, 상기 제1전원단자와 내부전원노드의 사이에 접속되는 제1저항소자와, 상기 내부전원노드와 상기 제2전원단자 사이에 접속되는 제1용량성 소자와, 상기 내부전원노드와 제1접속노드 사이에 형성된 전류경로와 내부 제2접속노드에 접속된 제어단자를 가지는 제1풀업 트랜지스터와, 상기 내부전원노드와 상기 제2접속노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자로 이루어지는 제2풀업 트랜지스터와, 상기 내부전원노드와 제1정전압 출력노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자로 이루어지는 제3풀업 트랜지스터와, 상기 제1접속노드와 상기 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자로 이루어지는 제1풀다움 트랜지스터와, 상기 제2접속노드와 상기 제2전원단자 사이에 형성된 전류경로 및 전류제한 저항이 직렬로 접속되는 상기 제1접속노드에 접속된 제어단자로 이루어지는 제2풀다운 트랜지스터와, 상기 제1정전압 출력노드와 제2정전압 출력노드 사이에 형성된 제2저항소자와, 상기 제2정전압 출력노드와 상기 제2전원전압 사이에 제3저항소자 및 콜렉터 및 베이스가 접속된 전류경로를 가지는 엔피엔평 풀다운 트랜지스터가 직렬 접속되어 구성함을 특징으로 하는 반도체 장치의 정전압 발행회로.
23. 제22항에 있어서, 상기 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 하는 반도체 장치의 정전압 발생회로.
24. 제22항에 있어서, 상기 제1, 제2, 제3풀업 트랜지스터들 각각은 피형(P type) 채널을 가지는 절연게이트 전계효과 트랜지스터이며, 상기 제1, 제2풀다운 트랜지스터들은 엔피엔형 바이폴라 트랜지스터로 이루어짐을 특징으로 하는 반도체 장치의 정전압 발생회로.
25. 반도체 장치의 정전압 발생회로에 있어서, 제1전원과 제2전원이 각각 공급되는 제1전원단자 및 제2전원단자와, 상기 제1전원단자와 내부 제1접속노드 사이에 형성된 전류경로와 내부 제2접속노드에 접속된 제어단자로 이루어지는 제1풀업 트랜지스터와, 상기 제1전원단자와 상기 제2접속노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자로 이루어지는 제2풀업 트랜지스터와, 상기 제1전원단자와 적어도 2개 이상의 정전압 출력노드들과의 사이에 각각 형성된 적어도 2개 이상의 전류경로들과 상기 각각의 전류경로들을 제어하는 각각의 제어단자들이 상기 제2접속노드에 접속된 적어도 2개 이상의 풀업 트랜지스터들과, 상기 제1접속노드와 상기 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자로 이루어지는 제1풀다운 트랜지스터와, 상기 제2접속노드와 상기 제2전원 사이에 형성된 전류경로 및 전류제한 경로와 상기 제1접속노드에 접속된 제어단자로 이루어지는 제2풀다운 트랜지스터와, 상기 각각의 정전압 출력노드들과 상기 제2전원단자 사이에 각각 형성된 적어도 2개 이상의 각각의 부하소자들을 구비하여 적어도 2개 이상의 정전압 출력을 제공함을 특징으로 하는 반도체 장치의 정전압 발생회로.
26. 제25항에 있어서, 상기 제1, 제2풀업 트랜지스터 및 상기 2개 이상의 풀업 트랜지스터들 각각은 피형 채널을 가지는 절연 게이트 전계 효과 트랜지스터로 이루어짐을 특징으로 하는 반도체 장치의 정전압 발생회로.
27. 반도체 장치의 정전압 발생회로에 있어서, 제1전원 및 제2전원이 각각 공급되는 제1전원단자 및 제2전원단자와, 상기 제1전원단자와 내부전원노드 사이에 형성된 제1저항소자와, 상기 내부전원노드와 상기 제2전원단자 사이에 형성된 제1용량성 소자와, 상기 내부전원노드와 소정의 제1접속노드 사이에 형성된 전류경로와 소정의 제2접속노드에 접속된 제어단자로 이루어지는 제1풀어 트랜지스터와, 상기 내부전원노드와 제2접속노드 사이에 형성된 전류경로와 상기 제2접속노드에 접속된 제어단자로 이루어지는 제2풀업 트랜지스터와, 상기 내부전원노드와 적어도 2개 이상의 정전압 출력노드들과의 사이에 각각 형성된 적어도 2개 이상의 전류경로들과 상기 각각의 전류경로들을 제어하는 각각의 제어단자들이 상기 제2접속노드에 접속된 적어도 2개 이상의 풀업 트랜지스터들과, 상기 내부전원노드와 상기 제2전원단자 사이에 형성된 전류경로와 상기 제1접속노드에 접속된 제어단자로 이루어지는 제1풀다운 트랜지스터와, 상기 내부전원노드와 상기 제2전원단자 사이에 형성된 전류제한경로 및 전류경로와 상기 제1접속노드에 접속된 제어단자로 이루어지는 제2풀다운 트랜지스터와, 상기 각각의 정전압 출력노드들과 상기 제2전원단자 사이에 각각 형성된 적어도 2개 이상의 각각의 부하소자들을 구비하여 적어도 2개 이상의 정전압 출력을 제공함을 특징으로 하는 반도체 장치의 정전압 발생회로.
28. 제27항에 있어서, 상기 제1전원이 전원전압이고, 상기 제2전원이 접지전압임을 특징으로 하는 반도체 장치의 정전압 발생회로.
29. 제27항에 있어서, 상기 제1, 제2 및 상기 2개 이상의 풀업 트랜지스터들 각각은 피형 채널을 가지는 절연 게이트 전계효과 트랜지스터로 이루어짐을특징으로 하는 반도체 장치의 정전압 발생회로.