KR0163540B1 - Highly integrated semiconductor memory device - Google Patents

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KR0163540B1
KR0163540B1 KR1019950051073A KR19950051073A KR0163540B1 KR 0163540 B1 KR0163540 B1 KR 0163540B1 KR 1019950051073 A KR1019950051073 A KR 1019950051073A KR 19950051073 A KR19950051073 A KR 19950051073A KR 0163540 B1 KR0163540 B1 KR 0163540B1
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김광호
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Abstract

본 발명은 적어도 4개의 서브 워드라인 피치당 1개의 메인 워드라인에 대해 하나의 로우 디코더를 배치하여 로우 디코더가 차지하는 면적을 증대시키고, 하나의 메인 워드라인 드라이버를 다수 개의 서브 워드라인 드라이버에 의해 구동시켜 줌으로써, 메인 워드라인의 지연시간을 감소시켜 데이타의 기입 및 독출속도를 증가시킬 수 있는 고집적 반도체 메모리장치에 관한 것으로서, 열과 행방향으로 배열된 다수 개의 메모리 셀로 이루어진 다수 개의 메모리 셀 어레이로 나누어진, 다수의 메모리 어레이블럭과, 각각의 메모리 어레이블럭의 양측에 2(n-2)개씩 컬럼방향으로 배열된 로우 디코더와, 각 로우 디코더의 출력에 연결되어 메모리 어레이블럭의 끝까지 연장 배열된 2(n-1)개의 메인 워드라인과, 로우 디코더와 컬럼 디코더사이에 배열된 워드라인 디코더와, 상기 워드라인 디코더에 순차 연결된, 다수 개의 워드라인 디코더 드라이버와, 메모리 셀 어레이사이 및 가장자리에 배치된 다수 개의 서브 워드라인 드라이버영역에 각각 배열된 2(n-1)개의 서브 워드라인 드라이버를 포함한다.The present invention increases the area occupied by a row decoder by arranging one row decoder for one main word line per at least four sub word line pitches, and driving one main word line driver by a plurality of sub word line drivers. The present invention relates to a highly integrated semiconductor memory device capable of increasing the writing and reading speed of data by reducing a delay time of a main word line, and is divided into a plurality of memory cell arrays consisting of a plurality of memory cells arranged in rows and rows. a plurality of memory array blocks, and each of the two sides 2 (n-2) each column of row decoders arranged in the direction of the memory array blocks, are connected to the outputs of the row decoder to the end extension of the memory array blocks arranged in 2 ( n-1) of the main word line and the word arranged between the row decoder and column decoder The decoder and the word line decoder connected sequentially, a plurality of word line decoder driver and a memory cell array and between each arranged in a plurality of sub-word line driver region disposed on the edge 2 (n-1) sub-wordline Contains the driver.

Description

고집적 반도체 메모리장치Highly Integrated Semiconductor Memory Device

제1도는 종래의 반도체 메모리장치의 구조도.1 is a structural diagram of a conventional semiconductor memory device.

제2도 및 제3도는 제1도의 반도체 메모리장치에 있어서, 로우 디코더의 배치에 관한 문제점을 해결하기 위하여 제시된 종래의 또 다른 반도체 메모리장치의 구조도.2 and 3 are structural diagrams of another conventional semiconductor memory device presented in order to solve the problem of the arrangement of the row decoder in the semiconductor memory device of FIG.

제4도는 본 발명의 실시예에 따른 로우 디코더의 배치 문제를 해결한 반도체 메모리장치의 구조도.4 is a structural diagram of a semiconductor memory device that solves a problem of arranging a row decoder according to an embodiment of the present invention.

제5도는 제4도의 로우 디코더의 상세 회로도.5 is a detailed circuit diagram of the row decoder of FIG.

제6도는 제4도의 워드라인 디코더의 상세 회로도.6 is a detailed circuit diagram of the word line decoder of FIG.

제7도는 제4도의 워드라인 디코더 드라이버의 상세 회로도.7 is a detailed circuit diagram of the wordline decoder driver of FIG.

제8도는 제4도의 서브 워드라인 디코더 드라이버의 상세 회로도.8 is a detailed circuit diagram of the sub word line decoder driver of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MCB : 메모리 셀 블럭 MCA : 메모리 셀 어레이MCB: memory cell block MCA: memory cell array

SWR : 서브 워드라인 드라이버영역 SWD : 서브 워드라인 드라이버SWR: Sub word line driver area SWD: Sub word line driver

MWL : 메인 워드라인 WDD : 워드라인 디코더 드라이버MWL: Main wordline WDD: Wordline decoder driver

450 : 워드라인 디코더 SWL-SWL : 서브 워드라인450: word line decoder SWL-SWL: sub word line

420 : 로우 디코더420: low decoder

MP11-MP14, MP21-MP23, MP31, MP32 : P형 모스 트랜지스터MP11-MP14, MP21-MP23, MP31, MP32: P-type MOS transistor

MN11-MN14, MN21-MN23, MN31, MN32 : N형 모스 트랜지스터MN11-MN14, MN21-MN23, MN31, MN32: N-type MOS transistor

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 로우 디코더를 4개의 서브 워드라인마다 배치하여 로우 디코더가 차지하는 면적을 증가시켜 줌으로써, 데이타의 기입 및 독출속도를 증가시킬 수 있는, 고집적에 적합한 반도체 메모리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device. In particular, the row decoder is arranged every four sub word lines, thereby increasing the area occupied by the row decoder, thereby increasing the writing and reading speed of data. It is about.

반도체 메모리장치에서 메모리의 집적도가 고집적화됨에 따라 하나의 메모리 셀이 차지하는 실질적인 면적은 점점 더 작아지고, 이에 따라 워드라인과 워드라인 또는 비트라인과 비트라인간의 피치(pitch)도 점점 더 작아지게 되었다. 또한, 반도체 메모리장치가 고집적화됨에 따라 하나의 워드라인에 연결되는 메모리 셀의 수도 증가하여 워드라인의 기생용량도 증가하게 되었다.As the integration of memory in semiconductor memory devices is highly integrated, the actual area occupied by one memory cell becomes smaller and smaller, so that the pitch between word lines and word lines or bit lines and bit lines becomes smaller. In addition, as semiconductor memory devices are highly integrated, the number of memory cells connected to one word line increases, so that the parasitic capacitance of the word line increases.

워드라인의 기생용량이 증가하게 되면 워드라인을 통한 지연시간이 증가하게 되고, 워드라인의 지연시간증가로 인하여 반도체 메모리장치의 특성을 결정짓는 중요한 파라미터의 하나인 데이타의 독출/기입(read/write) 속도가 느려지게 되는 문제점이 있었다.As the parasitic capacitance of the word line increases, the delay time through the word line increases, and the read / write of data, which is one of important parameters that determine the characteristics of the semiconductor memory device due to the increase of the delay time of the word line, increases. There was a problem that the speed is slow.

따라서, 상기한 바와같은 문제점을 해결하기 위하여 워드라인 드라이버의 크기를 증가시켜야 하는데, 작아진 워드라인의 피치내에서 워드라인 드라이버의 크기를 증가시키는 것은 매우 어려운 일이다.Therefore, in order to solve the above problems, it is necessary to increase the size of the word line driver, but it is very difficult to increase the size of the word line driver within the pitch of the smaller word line.

제1도는 종래의 반도체 메모리장치의 블럭도를 도시한 것이다.1 is a block diagram of a conventional semiconductor memory device.

제1도를 참조하면, 종래의 반도체 메모리장치(100)는 각각 다수개의 메모리 셀이 열(row) 및 행(column) 방향으로 배열되어 있는 두 개의 메모리 어레이블럭(MCB, 100a, 110b)와, 각각의 메모리 어레이블럭(110a, 110b)에 대응하여 메모리 어레이블럭(110a, 110b)사이에 배열된 로우 디코더(120a, 120b)와, 각각의 메모리 어레이블럭(110a, 110b)에 대응하여 메모리 어레이블럭(110a, 110b)의 일측에 배열된 컬럼 디코더(130a, 130b)을 포함한다.Referring to FIG. 1, a conventional semiconductor memory device 100 includes two memory array blocks MCB, 100a and 110b each having a plurality of memory cells arranged in a row and a column direction. Row decoders 120a and 120b arranged between the memory array blocks 110a and 110b corresponding to the respective memory array blocks 110a and 110b, and memory array blocks corresponding to the respective memory array blocks 110a and 110b. Column decoders 130a and 130b arranged at one side of the 110a and 110b.

또한, 종래의 반도체 메모리장치는 컬럼 디코더(130a)로부터 출력되는 신호와 함께 메모리 어레이블럭(110a)내에 배열된 메모리 셀의 정보의 입력 및 출력을 조절하기 위한 복수 개의 메인 워드라인(MWL1a, MWL2a,...)(140a)과, 컬럼 디코더(130b)로부터 출력되는 신호와 함께 메모리 어레이블럭(110b)내에 배열된 메모리 셀의 정보의 입력 및 출력을 조절하기 복수 개의 메인 워드라인(MWL1b, MWL2b ,...)(140b)을 더 포함한다.In addition, the conventional semiconductor memory device includes a plurality of main word lines MWL1a, MWL2a, and the like for controlling input and output of information of memory cells arranged in the memory array block 110a together with signals output from the column decoder 130a. ...) 140a and the input and output of the information of the memory cells arranged in the memory array block 110b together with the signals output from the column decoder 130b. The plurality of main word lines MWL1b, MWL2b, (140b) is further included.

메인 워드라인(140a, 140b)은 각각의 메모리 어레이에 대응하여 컬럼방향으로 2n개가 각각 배치된다. 각각의 워드라인에 대응하여 2n개의 로우 디코더(120a, 120b)가 메모리 어레이블럭(110a, 110b)의 한쪽에 각각 배치된다. 즉, 제1도에 도시된 바와같이 2개의 메모리 어레이블럭(110a, 110b)의 사이에 각 메모리 어레이블럭에 대응하여 로우 디코더(120a, 120b)가 각각 배치된다. 이때, n은 로우 어드레스의 수를 의미하는데, 여기서는 로우 어드레스의 수가 n개라고 가정한다.2 n main word lines 140a and 140b are disposed in the column direction corresponding to each memory array. 2 n row decoders 120a and 120b are disposed on one side of the memory array blocks 110a and 110b corresponding to each word line. That is, as shown in FIG. 1, the row decoders 120a and 120b are disposed between the two memory array blocks 110a and 110b to correspond to the respective memory array blocks. In this case, n means the number of row addresses. Here, it is assumed that the number of row addresses is n.

상기한 바와같은 구성을 갖는 종래의 반도체 메모리장치는 로우 디코더가 제1도에 도시된 바와 같이 각각의 워드라인에 대응하여 하나씩 배치된다.In the conventional semiconductor memory device having the above configuration, the row decoders are arranged one by one corresponding to each word line as shown in FIG.

그러므로, 종래의 반도체 메모리장치는 제한된 면적내에서 로우 디코더를 크게 배치하는 것은 매우 어렵다. 따라서, 로우 디코더가 차지하는 면적이 작아 워드라인의 지연시간이 증가하고, 이에 따라 데이타의 독출 및 기입시간이 느리게 되는 문제점이 있었다.Therefore, in the conventional semiconductor memory device, it is very difficult to arrange the row decoder largely within the limited area. Therefore, the area occupied by the row decoder is small, which increases the delay time of the word line, thereby slowing the data reading and writing time.

상기한 바와같은 문제점을 해결하기 위하여, 2개의 워드라인 피치마다 하나의 로우 디코더를 배치하여 워드라인 드라이버를 크게 배치하는 기술이 미국 특허 제4, 982,372호 및 제5,319, 605호에 개재된 바 있다.In order to solve the above problems, a technique of arranging a word line driver by placing one row decoder every two word line pitches has been disclosed in US Patent Nos. 4, 982,372 and 5,319, 605. .

제2도는 2개의 워드라인당 하나의 로우 디코더가 배열된 종래의 반도체 메모리장치의 블럭도를 도시한 것이다.2 is a block diagram of a conventional semiconductor memory device in which one row decoder is arranged per two word lines.

제2도를 참조하면, 종래의 반도체 메모리장치(200)는 각각 다수개의 메모리 셀이 열 및 행방향으로 배열되어 있는 두 개의 메모리 어레이블럭(MCB, 210a, 210b)와, 각각의 메모리 어레이블럭(210a, 210b)에 대응하여 메모리 어레이블럭(210Ba, 210b)의 일측에 배열된 컬럼 디코더(230a, 230b)와, 각 메모리 어레이블럭(210a, 210b)의 양측에 각각 배열된 로우 디코더(220a, 220b)를 포함한다.Referring to FIG. 2, the conventional semiconductor memory device 200 includes two memory array blocks MCB, 210a and 210b each having a plurality of memory cells arranged in a column and row direction, and each memory array block ( Column decoders 230a and 230b arranged on one side of the memory array blocks 210Ba and 210b corresponding to 210a and 210b, and row decoders 220a and 220b arranged on both sides of the memory array blocks 210a and 210b, respectively. ).

또한, 종래의 반도체 메모리장치(200)는 컬럼 디코더(230a)로부터 출력되는 신호와 함께 메모리 어레이블럭(210a)내에 배열된 메모리 셀의 정보의 입력 및 출력을 조절하기 위한 복수 개의 메인 워드라인(MWL1a, MWL2a,...)(240a)과, 컬럼 디코더(230b)로부터 출력되는 신호와 함께 메모리 어레이블럭(210b)내에 배열된 메모리 셀의 정보의 입력 및 출력을 조절하는 복수 개의 메인 워드라인(MWL1b, MWL 2b,...)(240b)을 더 포함한다.In addition, the conventional semiconductor memory device 200 includes a plurality of main word lines MWL1a for controlling input and output of information of memory cells arranged in the memory array block 210a together with signals output from the column decoder 230a. And a plurality of main word lines (MWL1b) for controlling the input and output of information of memory cells arranged in the memory array block 210b together with the signals output from the column decoder 230b. , MWL 2b,... 240b.

메인 워드라인(240a, 240b)은 각각의 메모리 어레이에 대응하여 컬럼방향으로 2n개가 각각 배치된다. 각각의 워드라인에 대응하여 2(n-1)개의 로우 디코더(220a, 220b)가 각 메모리 어레이블럭(210a, 210b)의 한쪽에 각각 배치된다.2 n main word lines 240a and 240b are disposed in the column direction corresponding to each memory array. 2 (n-1) row decoders 220a and 220b are disposed on one side of each of the memory array blocks 210a and 210b corresponding to each word line.

이때, 각 로우 디코더(220a, 220b)에는 (n-1)개의 어드레스가 입력되고, 각각 2(n-1)개의 로우 디코더가 포함되어 있다.At this time, (n-1) addresses are input to each row decoder 220a and 220b and 2 (n-1) row decoders are included.

각 메모리 어레이블럭(210a, 210b)에 있어서, 복수 개의 워드라인(240a, 240b)은 각 메모리 어레이블럭(210a, 210b)의 양쪽에 배열된 로우 디코더(220a, 220b)와 교대로 순차 연결되어진다.In each of the memory array blocks 210a and 210b, the plurality of word lines 240a and 240b are sequentially connected to the row decoders 220a and 220b arranged on both sides of the memory array blocks 210a and 210b, respectively. .

즉, 제2도에 도시된 바와같이, 제1메모리 어레이블럭(210a)에 배열된 복수 개의 워드라인(240a)중 기수번째 메인 워드라인(MWL1a, MWL3a,...)은 제1메모리 어레이블럭(210a)의 일측에 형성된 제1로우 디코더(220a-1)에 연결되고, 복수 개의 워드라인(240a)중 우수번째 메인 워드라인(MWL2a, MWL4a,...)은 제1메모리 어레이블럭(210a)의 다른 쪽, 즉, 제1 및 제2메모리 어레이블럭(210a, 210b)사이에 배열된 제2로우 디코더(220a-2)에 연결된다.That is, as shown in FIG. 2, the odd-numbered main word lines MWL1a, MWL3a,... Of the plurality of wordlines 240a arranged in the first memory array block 210a are the first memory array block. It is connected to the first row decoder 220a-1 formed at one side of 210a, and the even-numbered main word lines MWL2a, MWL4a,... Of the plurality of word lines 240a are first memory array blocks 210a. The second row decoder 220a-2 arranged between the other side, i.e., the first and second memory array blocks 210a and 210b.

또한, 제2메모리 어레이블럭(210b)에 배열된 복수 개의 워드라인(240b)중 기수번째 메인 워드라인(MWL1b, MWL3b,...)은 제1메모리 어레이블럭(210b)의 일측에 형성된 제3로우 디코더(220b-1)에 연결되고, 복수 개의 워드라인(240b)중 우수번째 메인 워드라인(MWL2b, MWL4b,...)은 제1메모리 어레이블럭(210a)의 다른 쪽, 즉, 제1 및 제2메모리 어레이블럭(210a, 210b)사이에 배열된 제4로우 디코더(220b-2)에 연결된다.In addition, the odd main word lines MWL1b, MWL3b,... Of the plurality of word lines 240b arranged in the second memory array block 210b are formed on one side of the first memory array block 210b. It is connected to the row decoder 220b-1, and the even-numbered main word lines MWL2b, MWL4b, ... of the plurality of word lines 240b are the other side of the first memory array block 210a, that is, the first one. And a fourth row decoder 220b-2 arranged between the second memory array blocks 210a and 210b.

따라서, 각각의 로우 디코더가 2개의 워드라인 피치마다 배열되고, 이에 따라 워드라인 드라이버를 크게 배치할 수 있으므로, 워드라인의 지연시간을 단축시킬 수 있어 데이타의 기입/독출시간을 빠르게 할 수 있다.Therefore, since each row decoder is arranged every two word line pitches, the word line driver can be largely arranged, so that the word line delay time can be shortened and the data write / read time can be increased.

제3도는 워드라인 드라이버의 크기를 증가시켜 워드라인의 지연시간을 단축시키기 위한 종래의 또 다른 반도체 메모리장치의 블럭도를 도시한 것이다.3 is a block diagram of another conventional semiconductor memory device for increasing the size of a word line driver to shorten a word line delay time.

제3도를 참조하면, 종래의 반도체 메모리장치(300)는 각각 다수개의 메모리 셀이 열 및 행방향으로 배열되어 있는 두 개의 메모리 어레이블럭(MCB, 310a, 310b)와, 각각의 메모리 어레이블럭(310a, 310b)사이에 각 메모리에 대응하여 배치된 로우 디코더(320a, 320b)와, 메모리 어레이블럭(310a, 310b)의 일측에 각 메모리 어레이 (310a, 310b)에 대응하여 배열된 컬럼 디코더(330a, 330b)를 포함한다.Referring to FIG. 3, a conventional semiconductor memory device 300 includes two memory array blocks MCB, 310a and 310b each having a plurality of memory cells arranged in a column and row direction, and each memory array block ( Row decoders 320a and 320b disposed between the memory arrays 310a and 310b to correspond to the respective memories, and column decoders 330a arranged to correspond to the memory arrays 310a and 310b to one side of the memory array blocks 310a and 310b. 330b).

또한, 종래의 반도체 메모리장치(300)는 각 메모리 어레이블럭(310a, 310b)이 다수 개의 메모리 셀 열과 행방향으로 배열된 4개의 메모리 셀 어레이(311a, 312a, 313a, 314a) 및 (311b, 312b, 313b, 314b)로 나누어진다.In addition, in the conventional semiconductor memory device 300, four memory cell arrays 311a, 312a, 313a, and 314a and 311b and 312b in which each memory array block 310a and 310b are arranged in a row direction with a plurality of memory cell columns are provided. 313b, 314b).

각각 (n-1)개의 로우 어드레스를 입력으로 하는 로우 디코더(320a, 320b)는 메모리 어레이블럭(310a, 310b)사이에 각 메모리 어레이블럭(310a, 310b) 마다 2(n-1)개씩 컬럼방향으로 배열된다.The row decoders 320a and 320b each having (n-1) row addresses as inputs have two (n-1) column directions between the memory array blocks 310a and 310b for each memory array block 310a and 310b. Is arranged.

각 로우 디코더(320a, 320b)의 출력은 통상적으로 금속으로 이루어진 메인 워드라인(MWL, 340a), (MWL, 340b)에 각각 연결되어 로우방향으로 각 메모리 어레이블럭(310a, 310b)의 끝까지 연장된다. 즉, 각 메모리 어레이블럭(310a, 310b) 상에는 2(n-1)개의 메인 워드라인(MWL)(340a, 340b)이 형성되어 있다.The output of each row decoder 320a, 320b is connected to the main word lines MWL, 340a, MWB, 340b, which are typically made of metal, and extends to the ends of each memory array block 310a, 310b in a row direction. . That is, two (n-1) main word lines (MWL) 340a and 340b are formed on each of the memory array blocks 310a and 310b.

또한, 종래의 반도체 메모리장치(300)는 로우 디코더(320a, 320b)와 컬럼 디코더(330a, 330b)사이에 배열된 보조 디코더로서 워드라인 디코더(350)를 더 포함한다.In addition, the conventional semiconductor memory device 300 further includes a word line decoder 350 as an auxiliary decoder arranged between the row decoders 320a and 320b and the column decoders 330a and 330b.

워드라인 디코더(350)는 n개의 로우 어드레스중 하나의 어드레스를 입력으로 하여 2개의 디코딩된 신호(ψ0, ψ1)를 출력하기 위한 출력선(360a, 360b)을 통해 출력한다. 이때, 워드라인 디코더(350)으로부터 출력되는 신호(ψ0, ψ1)는 서로 반대의 위상을 갖는 신호이다.The word line decoder 350 receives one of the n row addresses as an input and outputs it through the output lines 360a and 360b for outputting two decoded signals? 0 and? 1. At this time, the signals ψ0 and ψ1 output from the wordline decoder 350 are signals having opposite phases to each other.

워드라인 디코더(350)로부터 신호(ψ0, ψ1)를 출력하기 위한 출력선(360a, 360b)에는 각 메모리 어레이블럭(310a, 310b)내의 메모리 셀 어레이(311a, 312a, 313b, 314a) 및 (311b, 312b, 313b, 314b)에 대응하여 워드라인 디코더 드라이버(WDD)가 교대로 순차 연결되어진다.The output lines 360a and 360b for outputting the signals ψ0 and ψ1 from the word line decoder 350 include memory cell arrays 311a, 312a, 313b, and 314a and 311b in each of the memory array blocks 310a and 310b. The word line decoder drivers WDD are sequentially connected to the corresponding lines 312b, 313b, and 314b.

워드라인 디코더 드라이버(WDD)는 메모리 셀 어레이(311)에 대응하여 하나씩 배열되고, 메모리 어레이블럭(310)에 대응하여 서로 인접하여 배치된 워드라인 디코더 드라이버(WDD)는 서로 다른 워드라인 디코더(350)의 출력(ψ0, ψ1)이 입력된다.The word line decoder drivers WDD are arranged one by one corresponding to the memory cell array 311, and the word line decoder drivers WDD arranged adjacent to each other corresponding to the memory array block 310 are different from each other. Outputs ψ0 and ψ1 are input.

제1메모리 어레이블럭(310a)에 있어서, 메모리 셀 어레이(311a, 312a, 313a, 314a)사이 및 가장자리에는 보조 워드라인 드라이버영역 즉, 서브 워드라인 드라이버영역(SWR, 381a - 385a)이 배치된다. 이때, 각 서브 워드라인 드라이버영역(SWR)에는 다수 개의 서브 워드라인 드라이버(SWD)가 배열되고, 서브 워드라인 드라이버(SWR)는 하나의 메인 워드라인(MWL, 340a)에 대응하여 하나씩 배열된다.In the first memory array block 310a, auxiliary word line driver regions, that is, sub word line driver regions SWR, 381a to 385a, are disposed between and around the memory cell arrays 311a, 312a, 313a, and 314a. In this case, a plurality of sub word line drivers SWD are arranged in each sub word line driver area SWR, and the sub word line drivers SWR are arranged one by one corresponding to one main word line MWL, 340a.

제2메모리 어레이블럭(310b)에 있어서, 메모리 셀 어레이(311b, 312b, 313b, 314b) 사이 및 가장자리에는 보조 워드라인 드라이버영역 즉, 서브 워드라인 드라이버영역(SWR, 381b - 385b)이 배치된다. 이때, 각 서브 워드라인 드라이버영역(SWR)에는 다수 개의 서브 워드라인 드라이버(SWD)가 배열되고, 서브 워드라인 드라이버(SWD)는 하나의 메인 워드라인(MWL, 340b)에 대응하여 하나씩 배열된다.In the second memory array block 310b, an auxiliary word line driver region, that is, sub word line driver regions SWR, 381b to 385b, is disposed between and at edges of the memory cell arrays 311b, 312b, 313b, and 314b. At this time, a plurality of sub word line drivers SWD are arranged in each sub word line driver area SWR, and the sub word line drivers SWD are arranged one by one corresponding to one main word line MWL, 340b.

각각의 반도체 메모리 블럭(310a, 310b)에 있어서, 각 서브 워드라인 드라이버(SWD)는 출력선(370a, 370b)을 통해 워드라인 디코더 드라이버(WDD)의 출력을 입력으로 하고, 그의 출력은 통상적으로 폴리실리콘막으로 이루어지는 서브 워드라인(SWL)에 연결된다.In each of the semiconductor memory blocks 310a and 310b, each sub wordline driver SWD receives an output of the wordline decoder driver WDD through the output lines 370a and 370b, and its output is typically It is connected to the sub word line SWL made of a polysilicon film.

종래의 반도체 메모리장치(300)의 동작을 워드라인과 관련하여 설명하면 다음과 같다.The operation of the conventional semiconductor memory device 300 will now be described with reference to a word line.

(n-1)개의 로우 어드레스가 입력되면, 각 로우 디코더(320a, 320b)를 구성하는 2(n-1)개의 로우 디코더중 상기 입력된 어드레스에 대응하는 하나의 디코더가 각각 선택되어진다.When (n-1) row addresses are input, one decoder corresponding to the input address is selected among the 2 (n-1) row decoders constituting the row decoders 320a and 320b, respectively.

따라서, 각 로우 디코더(320a, 320b)중 선택된 로우 디코더에 연결된 각 메모리 어레이블럭(310a, 310b)의 복수 개의 메인 워드라인(MWL1a, MWL2a,...) 및 (MWL1b, MWL2b,...)중 하나가 활성화된다.Accordingly, the plurality of main word lines MWL1a, MWL2a, ..., and MWL1b, MWL2b, ... of the memory array blocks 310a and 310b connected to the selected row decoder among the row decoders 320a and 320b. One of is activated.

이때, 하나의 로우 어드레스를 입력으로 하는 워드라인 디코더(350)로부터 신호(ψ0, ψ1)가 출력선(360a, 360b)을 통해 각각 서브 워드라인 드라이버(WDD)에 인가된다.At this time, signals ψ 0 and ψ 1 are applied to the sub word line driver WDD through the output lines 360a and 360b from the word line decoder 350 having one row address as an input.

워드라인 디코더 드라이버(WDD)중 활성화된 워드라인 디코더(350)의 출력을 입력으로 하는 워드라인 디코더 드라이버가 활성화된다.Among the word line decoder drivers WDD, a word line decoder driver which receives an output of the activated word line decoder 350 is activated.

따라서, 활성화된 워드라인 디코더 드라이버(WDD)의 출력과 활성화된 로우 디코더의 출력을 입력으로 하는 각 메모리 어레이블럭(310a, 310b)의 서브 워드라인 드라이버(SWD)가 활성화되고, 복수 개의 서브 워드라인중 활성화된 서브 워드라인 드라이버(SWD)에 연결된 서브 워드라인(SWL)이 활성화되어 그에 해당하는 메모리 셀에 데이타가 기입되거나 또는 메모리 셀로부터 데이타가 독출되어진다.Accordingly, the sub word line driver SWD of each of the memory array blocks 310a and 310b, which takes an output of the activated word line decoder driver WDD and an output of the activated row decoder, is activated, and the plurality of sub word lines are activated. The sub word line SWL connected to the activated sub word line driver SWD is activated to write data to or read data from the corresponding memory cell.

종래의 반도체 메모리장치(300)는 2개의 워드라인 피치마다 하나의 로우 디코더를 각각 배치함으로써 로우 디코더의 크기를 증가시킬 수 있어 데이타의 기입 및 독출속도를 증가시킬 수 있다. 또한, 하나의 워드라인을 다수의 서브 워드라인 드라이버로 구동시켜 줌으로써 데이타의 기입 및 독출속도를 증가시킬 수 있다.The conventional semiconductor memory device 300 can increase the size of the row decoder by disposing one row decoder for each word line pitch, thereby increasing the writing and reading speed of data. In addition, the write and read speed of data can be increased by driving one word line with a plurality of sub word line drivers.

그러나, 종래의 반도체 메모리장치는 더욱 더 고집적화가 진행되면 두개의 워드라인 피치내에 하나의 로우 디코더를 배치하는 것이 더욱 더 어려워지고, 이에 따라 고집적 반도체 메모리 소자의 경우에는 상기한 구조를 적용하는 것이 불가능하였다.However, the conventional semiconductor memory device becomes more difficult to place one row decoder within two word line pitches as the integration becomes more and more difficult. Therefore, in the case of the highly integrated semiconductor memory device, it is impossible to apply the above structure. It was.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 4개의 서브 워드라인마다 하나의 로우 디코더를 각각 배열하여 로우 디코더의 크기를 증가시켜 줌으로써, 데이타의 기입 및 독출속도를 증가시킬 수 있는 반도체 메모리장치를 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, by increasing the size of the row decoder by arranging one row decoder for every four sub word lines, thereby increasing the writing and reading speed of data. It is an object of the present invention to provide a semiconductor memory device.

본 발명의 다른 목적은 로우 디코더가 차지하는 면적을 증가시켜 줌으로써 고집적화가 가능한 반도체 메모리장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device capable of high integration by increasing an area occupied by a row decoder.

상기 목적을 달성하기 위한 본 발명은 열과 행방향으로 배열된 다수개의 메모리 셀로 이루어진 다수 개의 메모리 어레이블럭과, 각 메모리 어레이블럭내에 배열된 4개의 메모리 셀 어레이와, 각각의 메모리 어레이블럭의 양측에 메모리 어레이블럭에 대하여 2(n-2)개씩 컬럼방향으로 배열된, (n-2)개의 로우 어드레스를 입력으로 하는 로우 디코더와, 각 로우 디코더의 출력에 연결되어 메모리 어레이블럭 사이에 배치된 로우 디코더와 컬럼 디코더 사이에 배열된 워드라인 디코더와, 상기 워드라인 디코더의 제1 및 제2 출력신호를 출력하기 위한 출력선에 메모리 셀 어레이에 대응하여 각각 순차 연결된, 다수 개의 워드라인 디코더 드라이버와, 메모리 셀 어레이사이 및 가장자리에 배치된 다수 개의 서브 워드라인 드라이버영역에 각각 배열된 2(n-1)개의 서브 워드라인 드라이버를 포함하는 것을 특징으로한다.In order to achieve the above object, the present invention provides a plurality of memory array blocks comprising a plurality of memory cells arranged in a row and a row direction, four memory cell arrays arranged in each memory array block, and a memory on each side of each memory array block. a row decoder arranged between arranged in a 2 (n-2) by one column direction with respect to the array block, (n-2) of the row decoder to the row address input, connected to the outputs of the row decoder of memory array blocks A plurality of word line decoder drivers each sequentially connected to a memory cell array to a word line decoder arranged between a column decoder and a column decoder, an output line for outputting first and second output signals of the word line decoder, and a memory cell array; each arranged in a plurality of sub-word line driver region disposed between the cell array and edge 2 (n-1) pieces It characterized in that it comprises a sub-word line driver.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제4도는 워드라인 드라이버의 크기를 증가시켜 워드라인의 지연시간을 단축시켜 줌으로써 고집적화가 가능한 본 발명의 실시예에 따른 반도체 메모리장치의 블럭도를 도시한 것이다.4 is a block diagram of a semiconductor memory device in accordance with an embodiment of the present invention, which can be integrated by increasing the size of a word line driver to shorten a delay time of a word line.

제4도를 참조하면, 본 발명의 실시예에 따른 반도체 메모리장치(400)는 각각 다수개의 메모리 셀이 열 및 행방향으로 배열되어 있는 두 개의 메모리 어레이블럭(MCB, 410a, 410b)와, 각각의 메모리 어레이블럭(410a, 410b)의 양측에 각 메모리 어레이블럭(410a, 410b)에 대응하여 배치된 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)와, 메모리 어레이블럭(410a, 410b)의 일측에 각 메모리 어레이블럭(410a, 410b)에 대응하여 배치된 컬럼 디코더(430a, 430b)를 포함한다.Referring to FIG. 4, a semiconductor memory device 400 according to an embodiment of the present invention may include two memory array blocks MCB, 410a, and 410b each having a plurality of memory cells arranged in a column and row direction. Row decoders 420a-1 and 420a-2 and 420b-1 and 420b-2 disposed on both sides of the memory array blocks 410a and 410b of the memory array blocks 410a and 410b, respectively. One side of the array blocks 410a and 410b includes column decoders 430a and 430b disposed corresponding to each of the memory array blocks 410a and 410b.

또한, 본 발명의 실시예에 따른 반도체 메모리장치(400)는 각 메모리 어레이블럭(410a, 410b)이 다수 개의 메모리 셀이 열과 행방향으로 배열된 4개의 메모리 셀 어레이(411a, 412a, 413a, 414a) 및 (411b, 412b, 413b, 414b)로 각각 나누어진다.In the semiconductor memory device 400 according to an embodiment of the present invention, each of the memory array blocks 410a and 410b includes four memory cell arrays 411a, 412a, 413a, and 414a in which a plurality of memory cells are arranged in a column and row direction. ) And (411b, 412b, 413b, 414b), respectively.

즉 제4도를 참조하면, 각각 (n-2)개의 로우 어드레스를 입력으로 하는 로우 디코더(420a-1, 420a-2)는 메모리 어레이블럭(410a)의 양측에 메모리 어레이블럭(410a)에 대하여 2(n-2)개씩 컬럼방향으로 배열된다.That is, referring to FIG. 4, the row decoders 420a-1 and 420a-2, which respectively input (n-2) row addresses, are provided with respect to the memory array block 410a on both sides of the memory array block 410a. 2 (n-2) pieces are arranged in the column direction.

그리고, 각각 (n-2)개의 로우 어드레스를 입력으로 하는 로우 디코더(420b-1, 420b-2)는 메모리 어레이블럭(410b)의 양측에 메모리 어레이블럭(410b)에 대하여 2(n-2)개씩 컬럼방향으로 배열된다.In addition, the row decoders 420b-1 and 420b-2 having (n-2) row addresses as inputs have two (n-2) with respect to the memory array block 410b on both sides of the memory array block 410b . One by one in the column direction.

각 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)의 출력은 통상적으로 금속으로 이루어진 메인 워드라인(MWL)(440a, 440b)에 각각 연결되어 로우방향으로 각 메모리 어레이블럭(410a, 410b)의 끝까지 연장된다. 즉 각 메모리 어레이블럭(410a, 410b) 상에는 각각 2(n-1)개의 메인 워드라인(MWL)(440a, 440b)이 배열되어 있다.The outputs of each row decoder 420a-1, 420a-2 and 420b-1, 420b-2 are connected to the main word lines (MWL) 440a, 440b, which are typically made of metal, so that each memory in the row direction can be It extends to the ends of the array blocks 410a and 410b. That is, two (n-1) main word lines (MWL) 440a and 440b are arranged on each of the memory array blocks 410a and 410b.

제5도는 제4도에 사용되는 로우 디코더(420a, 420b)의 일 예를 도시한 것이다.5 illustrates an example of the row decoders 420a and 420b used in FIG.

제5도를 참조하면, 2(n-2)개씩 컬럼방향으로 배열된 각각의 로우 디코더(420a, 420b)는, 로우 어드레스(RAi, RAj, RAk)를 입력하여 논리 낸드를 하는 제1 내지 제3P형 모스 트랜지스터(MP11 - MP13)와 제1 내지 제3N형 모스 트랜지스터(MN11 - MN13)로 구성된 낸드 게이트(11)와, 낸드 게이트(11)의 출력을 입력으로 하고 그 출력은 메인 워드라인(MWL)에 연결되어 해당하는 메모리 셀을 조절하는 워드라인 드라이버(12)로 이루어졌다.Referring to FIG. 5, each of the row decoders 420a and 420b arranged in the column direction by two (n-2) columns may include first to first logic NANDs by inputting row addresses RAi, RAj, and RAk. The NAND gate 11 composed of the 3P type MOS transistors MP11 to MP13 and the first to third N-type MOS transistors MN11 to MN13 and an output of the NAND gate 11 are inputted, and the output is a main word line ( And a word line driver 12 connected to the MWL to adjust a corresponding memory cell.

상기 워드라인 드라이버(12)는 낸드 게이트(11)의 출력을 반전시켜 메인 워드라인(MWL)에 출력하는 제4P형 모스 트랜지스터(MP14) 및 제4N형 모스 트랜지스터(MN14)로 이루어진 인버터로 구성되었다.The word line driver 12 includes an inverter including a 4P-type MOS transistor MP14 and a 4N-type MOS transistor MN14 which inverts the output of the NAND gate 11 and outputs the same to the main word line MWL. .

상기와 같은 구성을 갖는 로우 디코더는 소자가 비활성상태일 경우에는 로직 로우상태를 유지하고, 소자가 활성화되면 2(n-2)개의 로우 디코더중 상기의 로우 어드레스(RAi, RAj, RAk)에 대응하는 하나의 로우 디코더 만이 활성화된다.The row decoder having the above configuration maintains a logic low state when the device is inactive, and corresponds to the row addresses RAi, RAj, and RAk of the 2 (n-2) row decoders when the device is activated. Only one row decoder is activated.

따라서, 2(n-1)개의 메인 워드라인중 활성화된 하나의 로우 디키더에 연결된 메인 워드라인 만이 로직 하이레벨로 전이된다.Thus, only the main word line connected to the active one low divider of the two (n-1) main word lines transitions to the logic high level.

각 메모리 어레이블럭(410a, 410b)에 있어서, 복수 개의 워드라인(440a, 440b)은 각 메모리 어레이블럭(410a, 410b)의 양쪽에 배열된 로우 디코더(420a-1, 420-b)와 (420b-1, 420b-2)와 각각 교대로 순차 연결되어진다.In each memory array block 410a, 410b, the plurality of word lines 440a, 440b are row decoders 420a-1, 420-b and 420b arranged on both sides of each memory array block 410a, 410b. And -1, 420b-2) in turn and in turn.

즉, 제4도에 도시된 바와같이, 제1메모리 어레이블럭(410a)에 배열된 복수 개의 워드라인(440a)중 기수번째 메인 워드라인(MWL1a, MWL3a,...)은 제1메모리 어레이블럭(410a)의 일측에 형성된 제1로우 디코더(420a-1)에 연결되고, 복수 개의 워드라인(440a)중 우수번째 메인 워드라인(MWL2a, MWL4a,...)은 제1메모리 어레이블럭(410a)의 다른 쪽, 즉 제1 및 제2메모리 어레이블럭(410a, 410b)사이에 배열된 제2로우 디코더(420a-2)에 연결된다.That is, as shown in FIG. 4, the odd-numbered main word lines MWL1a, MWL3a,... Of the plurality of word lines 440a arranged in the first memory array block 410a are the first memory array block. A first memory array block 410a is connected to the first row decoder 420a-1 formed at one side of 410a, and the even-numbered main word lines MWL2a, MWL4a, ... from among the plurality of word lines 440a. Is connected to the second row decoder 420a-2 arranged between the other side, that is, the first and second memory array blocks 410a and 410b.

또한, 제2메모리 어레이블럭(410b)에 배열된 복수 개의 워드라인(440b)중 기수번째 메인 워드라인(MWL1b, MWL3b,...)은 제1메모리 어레이블럭(410b)의 일측에 형성된 제3로우 디코더(420b-1)에 연결되고, 복수 개의 워드라인(440b)중 우수번째 메인 워드라인(MWL2b, MWL4b,...)은 제1메모리 어레이블럭(410b)의 다른 쪽, 즉, 제1 및 제2메모리 어레이블럭(410a, 410b)사이에 배열된 제4로우 디코더(420a-2)에 연결된다.In addition, among the plurality of word lines 440b arranged in the second memory array block 410b, the odd-numbered main word lines MWL1b, MWL3b, ... are formed on one side of the first memory array block 410b. It is connected to the row decoder 420b-1, and the even-numbered main word lines MWL2b, MWL4b, ... of the plurality of word lines 440b are the other side of the first memory array block 410b, that is, the first one. And a fourth row decoder 420a-2 arranged between the second memory array blocks 410a and 410b.

또한, 본 발명의 실시예에 따른 반도체 메모리장치(400)는 로우 디코더중 메모리 어레이블럭(410a, 410b)사이에 배치된 로우 디코더(420a-1, 420b-1)와 컬럼 디코더(430a, 430b)사이에 배열된 보조 디코더로서 워드라인 디코더(450)를 더 포함한다.In the semiconductor memory device 400 according to the embodiment of the present invention, the row decoders 420a-1 and 420b-1 and the column decoders 430a and 430b are disposed between the memory array blocks 410a and 410b among the row decoders. It further includes a wordline decoder 450 as an auxiliary decoder arranged in between.

워드라인 디코더(450)는 n개의 로우 어드레스 중 하나의 어드레스(RA0)를 입력으로 하여 2개의 디코딩된 신호(PIX0, PIX0B)를 출력선(460a, 460b)을 통해 출력한다. 이때, 워드라인 디코더(450)에 인가되는 신호(RA0B)는 어드레스 신호(RA0)의 반전신호를 의미한다. 즉, 로우 디코더(450)에 인가되는 신호(RA0, RA0B)는 위상이 서로 상보적이고, 소자가 비활성상태이면 모두 로직 로우레벨을 출력한다.The word line decoder 450 inputs one address RA0 of the n row addresses and outputs two decoded signals PIX0 and PIX0B through the output lines 460a and 460b. In this case, the signal RA0B applied to the word line decoder 450 refers to an inverted signal of the address signal RA0. That is, the signals RA0 and RA0B applied to the row decoder 450 have phases complementary to each other, and when the devices are inactive, both output logic low levels.

제6도는 제4도의 워드라인 디코더(450)의 상세도를 도시한 것이다.FIG. 6 shows a detailed view of the wordline decoder 450 of FIG.

제6도를 참조하면, 워드라인 디코더(450)는 제1내지 제3P형 모스 트래지스터(MP21-MP23)와 제1 내지 제3N형 모스 트랜지스터(MN21 - MN23)로 구성되어, 입력신호(RA0)에 따라 하이레벨 즉, 승압전압원(Vboost) 또는 로우레벨을 제1출력신호(PIX0)로서 출력하는 제1레벨 컨버터(21)와, 제4내지 제6P형 모스 트랜지스터(MP21' - MP23')와 제4 내지 제6N형 모스 트랜지스터(MN21'-MN23')로 구성되어, 입력신호(RA0B)에 따라 하이레벨 즉, 승압전압원(Vboost) 또는 로우레벨을 제2출력신호(PIX0B)로서 출력하는 제2레벨 컨버터(22)로 이루어졌다.Referring to FIG. 6, the word line decoder 450 includes first to third P-type MOS transistors MP21 to MP23 and first to third N-type MOS transistors MN21 to MN23 to input the signal RA0. The first level converter 21 outputs a high level, that is, a boosted voltage source Vboost or a low level as the first output signal PIX0, and the fourth to sixth P-type MOS transistors MP21 'to MP23'. And fourth through sixth N-type MOS transistors MN21'-MN23 ', which output a high level, that is, a boosted voltage source Vboost or a low level, as the second output signal PIX0B according to the input signal RA0B. The second level converter 22 is formed.

상기와 같은 구성을 갖는 워드라인 디코더(450)는 각 입력신호(RA0, RA0B)가 로우레벨일 경우에는, 제1레벨 컨버터(21)의 제3P형 모스 트랜지스터(MP23)와 제3N형 모스 트랜지시터(MN23)가 구동되고, 이와 함께 제2레벨 컨버터(22)의 제3P형 모스 트랜지스터(MP23')와 제3N형 모스 트랜지시터(MN23')가 구동된다. 이에 따라 각각 로우상태의 제1출력신호(PIX0) 및 로우상태의 제2출력신호(PIX0B)를 각각 출력한다.In the word line decoder 450 having the above-described configuration, when the input signals RA0 and RA0B are at the low level, the 3P type MOS transistor MP23 and the 3N type MOS transistor of the first level converter 21 are used. The indicator MN23 is driven, and at the same time, the third P-type MOS transistor MP23 'and the third N-type MOS transistor MN23' of the second level converter 22 are driven. Accordingly, the first output signal PIX0 in the low state and the second output signal PIX0B in the low state are respectively output.

반면, 각 입력신호(RA0, RA0B)가 하이레벨일 경우에는, 제1레벨 컨버터(21)의 제1N형 모스 트랜지스터(MN 21)가 구동되고, 이에 따라 제1 및 제2P형 모스 트랜지스터(MP21, MP22)가 구동되며, 이와 함께 제2레벨 컨버터(22)의 제1N형 모스 트랜지스터(MN21')가 구동되고, 이에 따라 제1 및 제2P형 모스 트랜지스터(MP21', MP22')가 구동된다. 이에 따라 각각 하이상태의 제1출력신호(PIX0) 및 하이상태의 제2출력신호(PIX0B)를 각각 출력한다.On the other hand, when the input signals RA0 and RA0B are at the high level, the first N-type MOS transistor MN 21 of the first level converter 21 is driven, whereby the first and second P-type MOS transistors MP21 are driven. , MP22 is driven, together with the first N-type MOS transistor MN21 'of the second level converter 22, thereby driving the first and second P-type MOS transistors MP21' and MP22 '. . Accordingly, the first output signal PIX0 in the high state and the second output signal PIX0B in the high state are respectively output.

즉, 제1레벨 컨버터(21)와 제2레벨 컨버터(22)는 각 입력신호(RA0, RA0B)가 하이상태이면 하이상태의 출력신호(PIX0, PIX0B)를 각각 출력하고, 로우상태이면 로우상태의 출력신호(PIX0, PIX0B)를 각각 출력하는 것이다.That is, the first level converter 21 and the second level converter 22 output high output signals PIX0 and PIX0B when the input signals RA0 and RA0B are high, and low states when the input signals RA0 and RA0B are high. Output signals PIX0 and PIX0B, respectively.

또한, 본 발명의 반도체 메모리장치(400)는 워드라인 디코더(350)로부터의 출력(PIX0, PIX0B)에 따라 서브 워드라인 드라이버(SWD)를 구동하기 위한 신호를 출력하는 워드라인 디코더 드라이버(WDD)를 더 포함한다.In addition, the semiconductor memory device 400 of the present invention outputs a signal for driving a sub word line driver SWD according to the outputs PIX0 and PIX0B from the word line decoder 350. It further includes.

워드라인 디코더 드라이버(WDD)는 각 메모리 어레이블럭(410a), (410b)내의 메모리 셀 어레이(411a - 414a) 및 (411b - 414b)에 대응하여 하나씩 배열되고, 메모리 어레이블럭(410a, 410b)에 대응하여 서로 인접하게 배치된 워드라인 디코더 드라이버(WDD)는 워드라인 디코더(450)로부터 제1 및 제2출력신호(PIX0, PIX0B)가 각각 입력되어진다.The word line decoder drivers WDD are arranged one by one in correspondence with the memory cell arrays 411a-414a and 411b-414b in each of the memory array blocks 410a and 410b, and are arranged in the memory array blocks 410a and 410b. Correspondingly arranged word line decoder drivers WDD receive first and second output signals PIX0 and PIX0B from the word line decoder 450, respectively.

제4도에 도시된 바와같이, 워드라인 디코더(450)로부터 제1 및 제2출력신호(PIX0, PIX0B)를 출력하기 위한 출력선(460a, 460b)에는 워드라인 디코더 드라이버(WDDa, WDDb)가 제1메모리 어레이블럭(410a)내의 메모리 셀 어레이(411a - 414a)에 대응하여 교대로 순차 연결되고, 이와 동시에 제2메모리 어레이 블럭(410a, 410b)내의 메모리 셀 어레이(411b - 414b)에 대응하여 교대로 순차 연결되어진다.As shown in FIG. 4, word line decoder drivers WDDa and WDDb are provided on the output lines 460a and 460b for outputting the first and second output signals PIX0 and PIX0B from the word line decoder 450. Alternately connected to the memory cell arrays 411a-414a in the first memory array block 410a, and at the same time, corresponding to the memory cell arrays 411b-414b in the second memory array blocks 410a, 410b. Alternately connected.

제7도는 제4도의 워드라인 디코더 드라이버(WDDa, 또는 WDDb)의 상세 회로도를 도시한 것이다.FIG. 7 shows a detailed circuit diagram of the word line decoder driver WDDa or WDDb of FIG.

제7도를 참조하면, 워드라인 디코더 드라이버(WDDa 또는 WDDb)는 워드라인 디코더(450)의 출력(PIX0, PIX0B)중 하나를 입력신호로 하여, 출력선(470a 또는 470b)을 통해 해당하는 서브 워드라인 드라이버영역(SWR)의 각 서브 워드라인 드라이버(SWD)에 동시에 인가되는 제1출력신호(OUTB)를 출력하는 제1P형 모스 트랜지스터(MP31) 및 제1N형 모스 트랜지스터로 구성된 제1인버터(31)와, 상기 제1인버터(31)의 출력(OUTB)을 입력신호로 하여, 출력선(470a 또는 470b)를 통해 해당하는 서브 워드라인 드라이버영역(SWR)의 각 서브 워드라인 드라이버(SWD)에 동시에 인가되는 제2출력신호(OUT)를 출력하는 제2P형 모스 트랜지스터(MP32)와 제2N형 모스 트랜지스터(MN32)로 구성된 제2인버터(32)로 이루어졌다.Referring to FIG. 7, the word line decoder driver WDDa or WDDb uses one of the outputs PIX0 and PIX0B of the word line decoder 450 as an input signal, and the corresponding sub through the output lines 470a or 470b. A first inverter comprising a first P-type MOS transistor MP31 and a first N-type MOS transistor for outputting a first output signal OUTB simultaneously applied to each sub word line driver SWD in the word line driver region SWR. 31 and each sub word line driver SWD of the corresponding sub word line driver region SWR through the output line 470a or 470b using the output OUTB of the first inverter 31 as an input signal. The second inverter 32 includes a second P-type MOS transistor MP32 and a second N-type MOS transistor MN32 that output a second output signal OUT simultaneously applied to the second output signal OUT.

또한, 본 발명의 반도체 메모리장치(400)는 제1 및 제2메모리 어레이블럭(410a, 410b)에 있어서, 메모리 셀 어레이(411a - 414a) 또는 (411b - 414b)사이 및 가장자리에 배치된 다수 개의 서브 워드라인 드라이버영역(SWR)(481a - 485a, 481b - 481b)과, 각 서브 워드라인 드라이버영역(SWR)에 배열된 2(n-1)개의 서브 워드라인 드라이버(SWD)를 더 포함한다.In the semiconductor memory device 400 of the present invention, a plurality of first and second memory array blocks 410a and 410b may include a plurality of memory cell arrays 411a to 414a or between 411b to 414b and disposed at edges thereof. Sub word line driver areas SWR 481a to 485a and 481b to 481b and two (n-1) sub word line drivers SWD arranged in each sub word line driver area SWR are further included.

이때, 서브 워드라인 드라이버(SWD)는 하나의 메인 워드라인(MWL, 440a, 440b)에 대응하여 4개의 서브 워드라인(SWL) 피치마다 2개씩 배열된다.In this case, two sub word line drivers SWD are arranged for every four sub word line SWL pitches corresponding to one main word line MWL, 440a, and 440b.

따라서, 각각의 반도체 메모리 블럭(410a, 410b)에 있어서, 각 서브 워드라인 드라이버(SWD)는 출력선(470a, 470b)을 통해 워드라인 디코더 드라이버(WDDa, WDDb)의 출력을 입력으로 하고, 그의 출력은 통상적으로 폴리실리콘막으로 이루어지는 서브 워드라인(SWL)에 연결된다.Therefore, in each of the semiconductor memory blocks 410a and 410b, each sub wordline driver SWD receives the output of the wordline decoder drivers WDDa and WDDb through the output lines 470a and 470b, and The output is connected to a sub word line SWL, which is typically made of a polysilicon film.

제8도는 제4도의 서브 워드라인 드라이버(SWDa 또는 SWDb)의 상세 회로도를 도시한 것이다.FIG. 8 shows a detailed circuit diagram of the sub word line driver SWDa or SWDb of FIG.

제8도를 참조하면, 서브 워드라인 드라이버(SWDa 또는 SWDb)는 4개의 N형 모스 트랜지스터로 구성되었다. 즉, 메인 워드라인(MWLa 또는 MWLb)에 게이트가 연결된 제1N형 모스 트랜지스터(MN41)와, 소오스단자에 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제2출력신호(OUT)가 인가되는, 상기 제1N형 모스 트랜지스터(MN41)에 따라 구동되는 제2N형 모스 트랜지스터(MN42)와, 소오스 단자가 메인 워드라인(MWLa 또는 MWLb)에 연결된, 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제2출력신호(OUT)에 의해 구동되는 제3N형 모스 트랜지스터(MN43)와, 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제1출력신호(OUTB)에 의해 구동되는 제4N형 모스 트랜지스터(MN44)로 이루어져, 제2 내지 제4N형 모스 트랜지스터(MN42 - MN44)이 공통 연결된 드레인단자를 통해 출력신호가 서브 워드라인(SWL)에 인가되도록 구성하였다.Referring to FIG. 8, the sub word line driver SWDa or SWDb is composed of four N-type MOS transistors. That is, the first N-type MOS transistor MN41 having a gate connected to the main word line MWLa or MWLb and the second output signal OUT of the word line decoder driver WDDa or WDDb are applied to the source terminal. The second output signal of the word line decoder driver WDDa or WDDb connected with the second N-type MOS transistor MN42 driven by the 1N-type MOS transistor MN41 and a source terminal connected to the main word line MWLa or MWLb. A third N-type MOS transistor MN43 driven by OUT, and a fourth N-type MOS transistor MN44 driven by the first output signal OUTB of the word line decoder driver WDDa or WDDb. The fourth to fourth NMOS transistors MN42 to MN44 are configured such that an output signal is applied to the sub word line SWL through a common drain terminal.

상기한 바와같은 구성을 갖는 본 발명의 실시예에 따른 반도체 메모리장치(400)의 동작을 워드라인과 관련하여 설명하면 다음과 같다.The operation of the semiconductor memory device 400 according to the embodiment of the present invention having the above-described configuration will be described below with reference to a word line.

(n-2)개의 로우 어드레스가 입력되면, 각 메모리 어레이블럭(410a, 410b)의 양쪽에 배치된 각 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)를 구성하는 2(n-2)개의 로우 디코더중 상기 입력된 어드레스에 대응하는 하나의 디코더가 각각 선택되어진다.When (n-2) row addresses are input, each of the row decoders 420a-1 and 420a-2 and 420b-1 and 420b-2 disposed on both sides of each of the memory array blocks 410a and 410b is configured. Among the 2 (n-2) row decoders, one decoder corresponding to the input address is selected.

따라서, 각 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)중 선택된 각각의 로우 디코더에 연결된 각 메모리 어레이블럭(410a, 410b)의 복수 개의 메인 워드라인(MWL1a, MWL2a,...) 및 (MWL1b, MWL2b,...)중 하나가 활성화된다.Accordingly, the plurality of main word lines MWL1a, 410b and 410b of the memory array blocks 410a and 410b connected to the respective row decoders selected from the row decoders 420a-1 and 420a-2 and 420b-1 and 420b-2, respectively. One of MWL2a, ...) and (MWL1b, MWL2b, ...) is activated.

이때, 하나의 로우 어드레스를 입력으로 하는 워드라인 디코더(450)로 부터 신호(PIX0, PIX0B)가 출력선(460a, 460b)을 통해 각각 서브 워드라인 드라이버(WDDa, WDDb)에 각각 인가된다.At this time, signals PIX0 and PIX0B are applied to the sub word line drivers WDDa and WDDb through the output lines 460a and 460b from the word line decoder 450 having one row address as an input.

워드라인 디코더 드라이버(WDDa, WDDb)중 활성화된 워드라인 디코더(450)의 출력을 입력으로 하는 워드라인 디코더 드라이버가 활성화된다.Among the word line decoder drivers WDDa and WDDb, a wordline decoder driver which takes an output of the activated wordline decoder 450 as an input is activated.

따라서, 활성화된 워드라인 디코더 드라이버(WDDa, WDDb)의 출력과 활성화된 로우 디코더의 출력(MWLa, MWLb)을 입력으로 하는 각 메모리 어레이블럭(410a, 410b)의 서브 워드라인 드라이버(SWD)가 활성화되고, 서브 워드라인중 활성화된 서브 워드라인 드라이버(SWD)에 연결된 서브 워드라인(SWL)이 활성화되어 그에 해당하는 메모리 셀에 데이타가 기입되거나 또는 메모리 셀로부터 데이타가 독출되어진다.Accordingly, the sub wordline driver SWD of each of the memory array blocks 410a and 410b, which takes in the outputs of the activated wordline decoder drivers WDDa and WDDb and the outputs of the activated row decoders MWLa and MWLb, is activated. The sub word line SWL connected to the activated sub word line driver SWD of the sub word lines is activated to write data to or read data from the corresponding memory cell.

본 발명의 실시예에 따른 반도체 메모리장치(400)는 제4도에 도시된 바와같이 하나의 메인 워드라인에 대응하여 4개의 워드라인 피치마다 하나의 로우 디코더를 각각 배치함으로써 로우 디코더의 크기를 증가시킬 수 있어 데이타의 기입 및 독출속도를 증가시킬 수 있다. 또한, 하나의 워드라인을 다수의 서브 워드라인 드라이버로 구동시켜 줌으로써 데이타의 기입 및 독출속도를 증가시킬 수 있따.The semiconductor memory device 400 according to the embodiment of the present invention increases the size of the row decoder by arranging one row decoder every four word line pitches corresponding to one main word line as shown in FIG. 4. This can increase the writing and reading speed of data. In addition, the write and read speed of data can be increased by driving one word line with a plurality of sub word line drivers.

상기의 실시예에서는 주로 하나의 메인 워드라인에 대하여 서브 워드라인의 수가 2개일 경우에만 예로 들어 설명하였으나, 하나의 메인 워드라인에 대하여 서브 워드라인의 수가 4개, 8개 등으로 확대적용할 수 있으며, 이 경우에 8개 또는 16개의 서브 워드라인 피치마다 하나의 로우 디코더를 배치할 수 있다.In the above-described embodiment, the description has been mainly given as an example only when the number of sub word lines is two for one main word line. However, the number of sub word lines may be expanded to four or eight for one main word line. In this case, one row decoder may be arranged for every 8 or 16 sub word line pitches.

상기한 바와같은 본 발명에 따르면, 적어도 4개의 서브 워드라인 피치당 1개의 메인 워드라인에 대하여 하나의 로우 디코더를 배치함으로써, 로우 디코더가 차지하는 면적을 증대시켜 메인 워드라인의 지연시간을 감소시키고, 이에 따라 데이타의 기입 및 독출속도를 증가시킬 수 있는 이점이 있다.According to the present invention as described above, by arranging one row decoder for one main word line per at least four sub word line pitches, the area occupied by the row decoder is increased to reduce the delay time of the main word line, Accordingly, there is an advantage that can increase the writing and reading speed of the data.

또한, 하나의 메인 워드라인 드라이버를 다수 개의 서브 워드라인 드라이버에 의해 구동시켜 줌으로써, 메인 워드라인의 지연시간을 감소시켜 데이타의 기입 및 독출속도를 증가시킬 수 있는 이점이 있다.In addition, by driving one main word line driver by a plurality of sub word line drivers, the delay time of the main word line can be reduced, thereby increasing the writing and reading speed of data.

게다가, 하나의 메인 워드라인에 대응하여 서브 워드라인을 2개 뿐만 아니라 4개 및 8개로 확장시켜 적용할 수 있으므로, 8개 또는 16의 서브 워드라인 피치에 하나의 로우 디코더를 배치할 수 있으므로, 반도체 메모리 소자의 집적도를 향상시킬 수 있는 이점이 있다.In addition, since one sub word line can be extended to four and eight as well as two corresponding to one main word line, one row decoder can be arranged at eight or 16 sub word line pitches. There is an advantage in that the integration degree of the semiconductor memory device can be improved.

Claims (6)

열과 행방향으로 배열된 다수 개의 메모리 셀로 이루어진 다수 개의 메모리 어레이블럭(410a, 410b)과, 각 메모리 어레이블럭내에 4개의 메모리 셀 어레이(411a - 414a) 및 (411b - 414b)와, 각각의 메모리 어레이블럭(410a, 410b)의 양측에 메모리 어레이블럭(410a, 410b)에 대하여 2(n-2)개씩 컬럼방향으로 배열된, (n-2)개의 로우 어드레스를 입력으로 하는 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)와, 각 로우 디코더(420a-1, 420a-2) 및 (420b-1, 420b-2)의 출력에 연결되어 메모리 어레이블럭(410a, 410b)의 끝까지 연장 배열된 2(n-1)개의 메인 워드라인(440a, 440b)와, 메모리 어레이블럭(410a, 410b)사이에 배치된 로우 디코더(420a-1, 420b-1)와, 컬럼 디코더(430a, 430b)사이에 배열된 워드라인 디코더(450)와, 상기 워드라인 디코더(450)의 제1 및 제2출력신호(PIX0, PIX0B)를 출력하기 위한 출력선(460a, 460b)에 메모리 셀 어레이(411a - 414a)에 대응하여 각각 순차 연결된, 다수 개의 워드라인 디코더 드라이버(WDDa, WDDb)와, 메모리 셀 어레이(411a - 414a) 및 (411b - 414b)사이 및 가장자리에 배치된 다수 개의 서브 워드라인 드라이버영역(SWR)에 각각 배열된 2(n-1)개의 서브 워드라인 드라이버(SWD)를 포함하는 것을 특징으로 하는 고집적 반도체 메모리장치.A plurality of memory array blocks 410a and 410b comprising a plurality of memory cells arranged in a column and row direction, four memory cell arrays 411a to 414a and 411b to 414b in each memory array block, and each memory array Row decoders 420a-1 having (n-2) row addresses inputted to the memory array blocks 410a and 410b on both sides of the blocks 410a and 410b, arranged in the column direction by two (n-2) columns. , 420a-2 and 420b-1 and 420b-2, and the outputs of the row decoders 420a-1 and 420a-2 and 420b-1 and 420b-2, respectively. Two (n-1) main word lines 440a and 440b extending to the end of 410b, row decoders 420a-1 and 420b-1 disposed between the memory array blocks 410a and 410b, and a column Word line decoder 450 arranged between decoders 430a and 430b and output lines 460a and 4 for outputting first and second output signals PIX0 and PIX0B of the word line decoder 450. 60b) arranged between the plurality of word line decoder drivers WDDa and WDDb and the memory cell arrays 411a to 414a and 411b to 414b, respectively, sequentially connected to the memory cell arrays 411a to 414a. And two (n-1) sub word line drivers (SWDs) arranged in the plurality of sub word line driver regions (SWR). 제1항에 있어서, 워드라인 디코더(450)는 입력신호(RA0)에 따라 하이레벨의 승압전압원(Vboost) 또는 로우레벨을 제1출력신호(PIX0)로서 출력하는 제1레벨 컨버터(21)와, 입력신호(RA0B)에 따라 하이레벨의 승압전압원(Vboost) 또는 로우레벨을 제2출력신호(PIX0B)로서 출력하는 제2레벨 컨버터(22)로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치.The word line decoder 450 of claim 1, wherein the word line decoder 450 and the first level converter 21 output the high level boosted voltage source Vboost or the low level as the first output signal PIX0 according to the input signal RA0. And a second level converter (22) for outputting a high level boosted voltage source (Vboost) or a low level as a second output signal (PIX0B) in accordance with an input signal (RA0B). 제2항에 있어서, 제1레벨 컨버터(21)는 제1 내지 제3P형 모스 트랜지스터(MP21 - MP23)와 제1 내지 제3N형 모스 트랜지스터(MN21 - MN23)로 구성되고, 제2레벨 컨버터(22)는 제4내지 제6P형 모스 트랜지스터(MP21' - MP23')와 제4 내지 제6N형 모스 트랜지스터(MN21' - MN23')로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치.The first level converter 21 includes first to third P-type MOS transistors MP21 to MP23 and first to third N-type MOS transistors MN21 to MN23. 22) a fourth to sixth P-type MOS transistor (MP21 'to MP23') and a fourth to sixth N-type MOS transistor (MN21 'to MN23'). 제1항에 있어서, 워드라인 디코더 드라이버(WDDa 또는 WDDb)는 워드라인 디코더(450)의 출력(PIX0 또는 PIX0B)를 입력신호로 하여, 출력선(470a 또는 470b)을 통해 해당하는 서브 워드라인 드라이버영역(SWR)의 각 서브 워드라인 드라이버(SWD)에 동시에 인가되는 제1출력신호(OUTB)를 출력하는 제1인버터(31)와, 상기 제1인버터(31)의 출력(OUTB)을 입력신호로 하여, 출력선(470a 또는 470b)을 통해 해당하는 서브 워드라인 드라이버영역(SWR)의 각 서브 워드라인 드라이버(SWD)에 동시에 인가되는 제2출력신호(OUT)를 출력하는 제2인버터(32)로 이루어지는 특징으로 하는 고집적 반도체 메모리장치.The word line decoder driver WDDa or WDDb of FIG. 1 uses the output PIX0 or PIX0B of the word line decoder 450 as an input signal, and corresponds to a corresponding sub word line driver through the output line 470a or 470b. The first inverter 31 outputting the first output signal OUTB simultaneously applied to each sub word line driver SWD in the area SWR, and the output signal OUTB of the first inverter 31 is input signal. The second inverter 32 for outputting the second output signal OUT simultaneously applied to each sub word line driver SWD of the corresponding sub word line driver region SWR through the output line 470a or 470b. A highly integrated semiconductor memory device comprising: 제4항에 있어서, 제1인버터(31)는 워드라인 디코더 드라이버(WDDa 또는 WDDb)는 워드라인 디코더(450)의 출력(PIX0 또는 PIX0B)이 각각 게이트에 인가되는 제1P형 모스 트랜지스터(MP31) 및 제1N형 모스 트래지스터(MN31)로 구성되고, 제2인버터(32)는 상기 제1인버터(31)의 출력(OUTB)의 출력신호가 각각 게이트에 인가되는 제2P형 모스 트랜지스터(MP32) 및 제2N형 모스 트래지스터(MN32)로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치.5. The first PMOS transistor MP31 of claim 4, wherein the first inverter 31 is a wordline decoder driver WDDa or WDDb and the output of the wordline decoder 450 is applied to a gate of the first PMOS transistor MP31. And a first N-type MOS transistor MN31, and the second inverter 32 includes a second P-type MOS transistor MP32 to which an output signal of an output OUTB of the first inverter 31 is applied to a gate, respectively. And a second N-type MOS transistor (MN32). 제1항에 있어서, 서브 워드라인 드라이버(SWDa 또는 SWDb)는 메인 워드라인(MWLa 또는 MWLb)에 게이트가 연결된 제1N형 모스 트래지스터(MN41)와, 소오스 단자에 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제2출력신호(OUT)가 인가되는, 상기 제1N형 모스 트래지스터(MN41)에 따라 구동되는 제2N형 모스 트래지스터(MN42)와, 소오스 단자가 메인 워드라인(MWLa 또는 MWLb)에 연결된, 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제2출력신호(OUT)에 의해 구동되는 제3N형 모스 트래지스터(MN43)와, 워드라인 디코더 드라이버(WDDa 또는 WDDb)의 제1출력신호(OUTB)에 의해 구동되는 제4N형 모스 트래지스터(MN44)로 이루어져, 제2 내지 제4N형 모스 트래지스터(MN42 -MN44)의 공통 연결된 드레인단자를 통해 출력신호가 서브 워드라인(SWL)에 인가되도록 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치.The sub word line driver SWDa or SWDb of claim 1, wherein the sub word line driver SWDa or SWDb includes a first N-type MOS transistor MN41 having a gate connected to the main word line MWLa or MWLb, and a word line decoder driver WDDa or WDDb at a source terminal. A second N-type MOS transistor MN42 driven by the first N-type MOS transistor MN41 and a source terminal are applied to the main word line MWLa or MWLb. The third N-type MOS transistor MN43 driven by the second output signal OUT of the word line decoder driver WDDa or WDDb, and the first output signal OUTB of the word line decoder driver WDDa or WDDb. 4N-type MOS transistors MN44 driven by the N-M, so that an output signal is applied to the sub word line SWL through a common connected drain terminal of the second to fourth N-type MOS transistors MN42 to MN44. Highly integrated peninsula characterized by Sieve memory device.
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