KR0162831B1 - 가변 상관기 - Google Patents

Abstract

1.청구범위에 기재된 발명이 속한 기술분야

대역확산통신시스템의 수신기에서 상관에 관한 것이다.

2.발명이 해결하려고 하는 기술적 과제

상관장을 변경할 때 회로의 부가나 변경없이 상관장을 가변적으로 제어한다.

3.발명의 해결방법의 요지

순차적으로 수신되는 데이터를 임의로 기준데이터와 혼합하고 이를 미리 설정된 상관장에 해당되는 수 만큼 더하여 상관데이터로 출력하는 수단과:상기 미리 설정된 상관길이를 가변할 수 있도록 제어하는 상관길이 제어수단으로 해결한다.

4.발명의 중요한 용도

대역확산통신시스템의 상관기.

Description

가변 상관기

제1도는 종래 직교변조방식을 이용한 대역확산통신시스템의 수신기에서 복소상관기를 나타내는 구성도.

제2도는 본 발명에 따른 디지털 복소상관기를 개략적으로 나타낸 도면.

제3도는 본 발명에 따른 일례의 디지털 복소상관기를 나타내는 도면.

제4도는 제3도에 도시된 디지털 복소상관기를 상세히 나타내는 도면.

제5도는 제4도의 디지털 복소상관기에서 발생되는 각종 파형들을 나타내는 도면.

본 발명은 대역확산통신시스템의 상관기에 관한 것으로, 특히 상관장(Correlation length)을 가변적으로 제어하여 상관을 수행하는 상관기에 관한 것이다.

일반적으로 대역확산통신시스템에서는 대역 확산된 신호로부터 원래의 데이터 신호를 찾아내는 과정에서 정확한 동기는 매우 중요하다. 수신기는 송신기로부터 대역 확산에 사용한 확산부호와 똑같은 부호를 발생시킨다. 여기에서 확산부호에는 PN시퀀스 또는 주파수도약패턴등의 형대가 있다. 이 국부발생확산부호와 수신된 신호 속의 부호와의 타이밍을 일치시키는 것이 동기이다. 이 동기는 그 정도와 순서에 따라 포착(Acquisition)과 포착(Tracking)으로 나누어진다. 포착은 수신신호속의 부호와 국부발생확산부호를 반 칩(chip) 이내의 차이로 접근시키는 것이다. 추적은 포착된 신호의 동기가 벗어나지 않게 하고, 수신된 신호속의 부호와 국부발생확산부호와의 타이밍 차이를 줄이는 것이다. 대역확산통신시스템의 수신기에서 일반적으로 포착이 추적에 선행되어야 하며, 추적도중에 동기를 잃게 되면 다시 포착으로 돌아가야 한다. 이러한 포착을 위해서는 우선적으로 송신기에서 대역확산된 신호를 송신때와 같은 코드로 혼합하여 원래의 정보신호를 얻는 상관(Correlation)을 수행하여야 한다.

이러한 상관을 수행하는 종래 디지털 복소상관기가 제1도에 도시되어 있다.

제1도를 참조하면, 혼합기10,20,30,40은 기준데이터(i_ref(n),q_ref(n))와 입력데이터(i(n),q(n))를 혼합하여 제1,2,3,4혼합신호로 출력한다. 누산기50,60,70,80은 상기 제1,2,3,4혼합신호를 각각 누산하여 제1,2,3,4누산신호를 출력한다. 상기 제1,2누산신호는 가산기90으로 입력되어 더하여진다. 이후 제곱승산기110에서 제곱승산된 후 가산기130의 일단으로 입력된다. 그리고 상기 제3,4누산신호는 가산기100으로 입력되어 더하여진다. 이후 제곱승산기120에서 제곱승산된 후 상기 가산기130의 타측으로 입력된다. 상기 가산기130은 상기 제곱승산기110,120의 출력을 더하여 상관신호로서 출력한다. 이와같은 복소상관기는 보텅 직교 변조(Quadrature Modulation)방식을 사용하는 통신시스템의 수신기에서 심볼동기나 부호동기를 확립하기 위한 동기획득회로로서 많이 사용하는데 상관장(Correlation Length)에 따라 계산량이 상당히 많다. 그런데 일반적으로 상관장이 용도에 무관하게 고정되어 있기 때문에 상황에 따라 상관장을 변화시켜 가면서 상관값을 구해야 하는 경우에 회로를 변경하거나 추가하여야 하는 불편함이 발생하였다. 또한 ASIC(Application Specific Integrated Circuit)으로 복소 상관기를 구현하는 경우에는 상관장 변경 시마다 새로 칩(chjp)을 만들어야 하는 단점을 가지고 있다.

따라서 본 발명의 목적은 상관장의 가변적으로 제어하여 상관을 수행하는 상관기를 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명은 순차적으로 수신되는 데이터를 임의의 기준데이터와 혼합하고 이를 미리 설정된 상관장에 해당되는 수 만큼 더하여 상관데이터로 출력하고, 상기 미리 설정된 상관장을 가변하여 상관을 수행하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면을 참조하여 설명될 것이다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 함은 당연한 사실이다.

제2도는 본 발명에 따른 디지털 복소상관기를 개략적으로 나타낸 도면이다.

제1도에 도시된 종래 복소상관기 구조의 단점을 해결하기 위해 상관기계산 흐름의 중간부에 상관장(N)을 제어할 수 있는 상관장 제어회로220을 삽입함으로써 간단하게 상관장 N을 용도에 따라 조절할 수 있게 하였다.

제3도는 본 발명에 따른 일례의 디지털 복소상관기를 나타내는 도면이다.

제3도를 참조하여 디지털 복소상관기의 상관계산 흐름을 설명한다.

입력 데이터를 i(n)+jq(n), 입력 데이터와 함계 복소상관값을 계산하는 기준 데이터를 i_ref(n)+jq_ref(n)이라고 가정한다.

곱셈기300은 상기 입력 데이터 i(n)+jq(n)와 기준 데이터 i_ref(n)+jq_ref(n)를 곱셈하여 아래와 같은 (1),(2),(3),(4)식으로 출력한다.

이후, 상기 곱셈기300의 출력 (1),(2),(3),(4)식은 누산기310으로 입력되어 누산된 후 각각 아래와 같은 (5),(6),(7),(8)식으로 출력된다.

그리고 상기 누산기310의 출력 (5),(6),(7),(8)식은 가산기자승기340으로 입력되어 가산의 결과는 (9),(10)식으로 출력되고, 상기 (10)식을 제곱승산한 결과는 (11)식으로 출력된다.

따라서 상관의 결과는 다음 식과 같다.

그리고 상관장 제어신호 발생기330은 상관장의 길이를 제어하는 신호를 발생한다. 즉 용도에 따라 상관장의 길이를 조절할 수 있다. 상관장 제어기320은 상기 상관장의 제어신호에 따라 상관연산을 제어한다. 즉 누산기310의 n=N의 계산이 끝나는 순간 상기 (5),(6),(7),(8)식의 결과 값들을 상기 가산기자승기340에 넘겨주는 기능을 한다. 상기 가산기자승기340이 상기 (9),(10),(11)의 계산을 수행하는 동안 곱셈기300으로부터 새로운 데이터를 받아들여 N=1부터 반복적인 상관값을 계산하도록 제어한다.

제4도는 본 발명의 디지털 복소상관기 방식에 따라 구현한 실시예를 보인 것으로 부호분할 다중화 접속방식(Code Division Multiple Access)이동 통신 시스템의 기저대역(Baseband) 복소기에서 부호동기를 획득하기 위하여 본 발명의 복소상관기 흐름도에 따라 구현할 디지털 복소상관기의 회로도이다.

제5도는 제4도의 디지털 복소상관기의 상관시 발생되는 각종 파형들을 나타내는 도면이다.

이하 제4도 및 제5도를 참조하여 디지털 복소상관기의 상관동작을 상세히 설명한다.

제4도를 참조하면, 기준데이터 발생부400은 제5도의 (5a)에 도시된 클럭 clk_12288을 입력하여 기준데이터 i_ref(n),jq_ref(n)를 발생한다.

그리고 누산기410의 구성과 각각의 동작은 아래와 같이 수행되어진다.

멀티플렉서MUX-4는 입력데이터 i(n),jq(n)를 제5도의 (5f)에 도시된 클럭 sel_mux4에 의해 선택하고 이를 연산기ALU-11의 일단으로 입력한다. 그리고 이때 멀티플렉서MX2는 상기 기준데이터 i_ref(n),jq_ref(n)를 입력하여 상기 제5도의 (5g)에 도시된 클럭 sel_pncode에 의해 선택하고 상기 제5도의 (5r)같은 파형으로 출력하고 이를 상기 연산기ALU-11의 인버트(invert)단자로 입력한다. 상기 연산기ALU-11은 상기 기준데이터 i_ref(n),jq_ref(n)를 제1,2,3,4레지스터(a,b,c,d)로 입력한다. 상기 제1(a)는 상기 기준데이타를 상기 제5도의 (5b),(5d),(5j)에 각각 도시된 c1k_8과 c1r과 1d_corr_i의 파형에 의해 출력한다. 제2레지스터(b)는 상기 기준데이터를 상기 c1k_8과 c1r과 상기 제5도의 (5m)에 도시된 1d_i_corr의 파형에 의해 출력한다. 그리고 제3레지스터(c)는 상기 기준데이터를 상기 c1k_8과 clr과 상기 제5도의(5k)에 도시된 1d_corr_q의 파형에 의해 출력된다. 마지막으로 제4레지스터(d)는 상기 기준데이터를 상기 c1k_8과 c1r과 상기 제5도의 (51)에 도시된 1d_q_corr의 파형에 의해 출력한다. 이후 멀티플렉서MUX-11-4는 상기 제1,2,3,4레지스터(a,b,c,d)의 출력을 상기 제5도의 (5h),(5i)의 파형에 의해 출력한다.

상관장 제어회로420은 상관장 제어신호 발생기와 상관장 제어기로 이루어지며, 상기 상관장 제어신호 발생기는 상기제5도의(5a),(5c)에 도시된 파형을 입력하여 한 주기동안 512번 카운팅하는 카운터COUNTER-512와, 상기 카운터COUNTER-512의 출력을 인버팅하여 인버팅 카운팅신호로 출력하는 인버터와, 상기 인버팅 카운팅신호를 일단으로 입력하고 상기 제5도의(5n)에 도시된 파형을 타단으로 입력하여 상관장 제어신호를 발생하는 낸드게이트로 이루어진다. 그리고 상기 상관장 제어기는 레지스터 REG-11로 이루어지며, 상기 상관장 제어신호와 c1k_8과 c1r을 입력하여 상기 누산기410의 출력을 가산기430으로 입력한다. 상기 가산기430은 상기 누산기410의 출력을 가산하여 자승기440으로 입력한다. 상기 자승기440은 상기 가산기430의 출력을 자승하여 상관값으로 출력한다.

따라서, 상관장을 용도에 따라 변경하기 위해서는 전체 복소 상관기 블록들중에서 상관장 제어 신호 발생기 즉 N-카운터의 비트(N)만을 바꾸어줌으로써 간단히 해결 할 수 있음을 알 수 있다.

상술한 바와 같이 본 발명은 상관장을 가변적으로 제어하여 상관을 취함으로써, 상관장을 가변시 회로를 변경하거나 추가해야 하는 불편함과 ASIC으로 상관기를 구현하는 경우에 상관장 변경시마다 새로운 칩을 만들어야 하는 불편함이 해결되는 잇점이 있다. 한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허구청의 범위 뿐 만 아니라 이 특허구청의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (2)

1. 대역확산통신시스템의 상관기에서: 순차적으로 수신되는 데이터를 임의의 기준데이터와 혼합하고 이를 미리 설정된 상관장에 해당되는 수 만큼 더하여 상관데이터로 출력하는 수단과: 상기 미리 설정된 상관길이를 가변할 수 있도록 제어하는 상관길이 제어수단으로 이루어짐을 특징으로 하는 상관기.
2. 대역확산통신시스템의 상관기에서: 순차적으로 수신되는 I채널 데이터와 Q채널 데이터에 대한 기준 데이터인 I채널 기준데이터와 Q채널 기준데이터를 곱셈하고 이를 곱셈데이터로 출력하는 수단과: 상기 곱셈데이터를 해당 상관길이에 해당되는 비트 수만큼 더하여 누산신호로 출력하는 수단과: 상기 누산신호를 가산하고 자승하여 상관데이터로 출력하는 수단과: 상기 상관길이에 해당되는 비트 수를 가변할 수 있도록 제어하는 상관길이 제어수단으로 이루어짐을 특징으로 하는 직교변조방식 상관기.