KR0162006B1 - 캐패시터 구조 및 그 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터 구조 및 그 제조 방법에 관한 것으로서, 특히 메모리 소자의 캐패시터 형성시 사용되는 유전체막의 특성을 향상시킬 수 있는 캐패시터 구조 및 그 제조 방법에 관한 것으로서, 산화막, 질화막 및 질산화막이 순차적으로 배열된 유전체층을 가지는 캐패시터에 있어서, 상기 유전체층의 전체 두께를 얇게 함과 동시에 상기 산화막과 질산화막의 두께를 얇게 성장시키고 상기 질화막의 두께를 성장시킨 구조를 가지는 캐패시터이고, 또한 전극 위에 산화막을 성장시키는 단계와, 산화막위에 질화막을 성장시키는 단계 및 질화막을 산화시켜 질산화막을 성장시키는 단계로 진행되는 캐패시터의 유전체 제조 방법에 있어서, 산화막과 질화막이 성장되는 단계에서 전극을 장입하는 속도를 증가시킨 것이다.

Description

캐패시터 구조 및 그 제조 방법

제1도는 종래 캐패시터 유전체층의 단면도.

제2도는 (a),(b),(c),(d)는 일반적인 캐패시터의 유전체 제조 공정도.

제3도는 본 발명에 따른 캐패시터 유전체층의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,2 : 전극 3 : 산화막

4 : 질화막 5 : 질산화막

본 발명은 캐패시터(capacitor)구조 및 그 제조 방법에 관한 것으로서, 특히 메모리 소자의 캐패시터 형성시 사용되는 유전체막의 특성을 향상시킬 수 있는 캐패시터 구조 및 제조 방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리 소자의 응용분야가 확장되어 감에따라 대용량의 메모리 소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개 캐패시터와 1개 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 발전이 이루어져 왔다.

이 DRAM은 메가비트 시대에 대처하는 캐패시터용량을 확보하기 위하여 종래 플래너(planner)형 셀에서 스택(stack)형 캐패시터셀의 3차원적 구조가 고안되었고, 더욱 진보된 구조로서 스택-트렌치 병합구조, 더블 스택 구조 및 핀(fin) 구조등이 제시되었다.

이러한 캐패시터 셀의 유전체막에 있어서, 캐패시터의 정전용량(capacitance)은 아래 식과 같이 유전율과 유전체 면적에 비례하고, 유전체 두께에는 반비례하므로 유전율이 높은 유전체 소자의 연구나, 유전체의 면적을 늘리고 두께를 얇게 형성시키는 다각적인 연구가 진행되고 있다.

그러나, 메모리 소자의 고집적화에 따라 캐패시터의 면적을 늘이는데 제한이 따르므로 유전체층의 두께를 얇게 하거나 유전율이 높은 소자를 적층하는 방안이 시도되었다.

따라서 종래의 애용량 메모리 소자의 캐패시터 유전체막의 구조, 특히 16M DRAM의 캐패시터용 유전체막의 구조는유전율이 높은 소자를 적층하여 커패시턴스를 증가시키기 위해 제 1도에 도시된 바와 같이 산화막(3)과 질산화막(5) 사이에 유전율이 높은 질화막(4)을 포함하는 적층형 구조, 즉 ONO 구조로 되어 있고, 산화막(3)의 두께는 11-15Å 정도이고, 질화막(4)의 두께는 50-54Å 정도이고, 질산화막(5)은 18-22Å 정도의 두께를 가지며, 유전체층 전체의 두께는 85±6Å 정도이었다.

그러나, 종래에는 유전체층을 이루는 막들 중에서 유전율이 산화막에 비해 약 1.9배가 높은 질화막의 두께가 상대적으로 얇게 형성된 관계로 정전용량이 저하되는 문제점이 있으며, 게다가 전체적인 유전체층의 두께가 두꺼워서 정전용량이 저하됨으로써 리프래쉬(refresh) 특성이 저하되는 문제점이 있다.

또한, 종래의 ONO 구조의 유전체막 제조 방법, 특히 16M DRAM의 캐패시터용 유전체막의 제조 방법은 제 2도에 도시된 바와 같으며, 이를 간단히 설명하면 다음과 같다.

우선, 하부 전극(1) 위에 산화막(3)을 소정의 두께로 제2도의 (a)와 같이 성장시키고, 상기 산화막(3) 위에 저압화학기상증착(Low Pressure Chemical Vapor Deposition : 이하 LP-CVD라 칭함) 장치를 이용하여 700℃의 온도에서 암모니아 가스와 DCS(Si₂H₆) 가스를 반응시켜 소정의 두께를 지닌 질화막(4)을 제 2도의 (b)와 같이 형성시킨다. 그 다음에 상기 질화막(4)을 850℃의 온도에서 산소와 질소를 반응시켜 제2도의 (c)와 같이 성장시킨다. 그리고 상기 질산화막(5) 위에 상부 전극(2)을 소정 두께의 다결정 실리콘을 형성하여 제2도의 (d)에 도시된 캐패시터가 완성된다.

상기 질화막이 증착되는 단계는 다음과 같다. 우선 600℃, 대기압에서 질소를 투입하고 대기하는 단계와, 증착 장치내로 웨이퍼가 안치된 보우트(boat) 를 장입시키는 단계와, 보조 펌프로 장치내를 서서히 감압하는 단계와, 주 펌프로 감압하면서 장치내의 온도를 700℃로 상승시키는 단계와, 장치의 누설 여부를 확인하는 단계와, 질소를 장치내로 퍼지( purge)하는 단계와 Si₂H₆가스를 투입하여 질화막을 증착시키는 단계와, 질소를 퍼지하여 불순물을 청소하는 단계와, 장치를 서서히 개방시키는 소프트 리크(soft leak) 단계와, 완전 개방시키는 메인 리크(main leak) 단계 및 보우트를 반출(unload) 시키는 단계로 진행된다.

또한, 상기 질산화막이 증착되는 단계는 다음과 같다. 우선 750℃에서 질소를 투입하고 대기하는 단계와, 웨이퍼가 안치된 보우트를 증착 장치내로 장입시키는 단계와, 장치내의 안정화(stabilization)를 점검하는 단계와, 램프(RAMP)를 구동시켜 온도를 850℃로 상승시키는 단계와, 질화막의 안정화를 기하는 단계와, 산소를 투입하여 건식 산화(dry-oxidation)를 수행하는 단계와, 질소를 첨가하여 습식 산화(wet-oxidation)를 수행하는 단계와, 램프를 정지시켜 온도를 750℃로 다시 낮추는 단계 및 보우트를 반출시키는 단계로 진행된다.

그러나, 상기 산화막과 질화막을 증착시키는 각각의 단계에 있어서, 증착시의 보트 장입 속도(boat loading apeed)가 80mm/min 으로서 느리게 때문에 맨 위에 위치하는 웨이퍼와 맨 아래에 위치하는 웨이퍼에 증착되는 상기 산화막과 질화막의 두께 차이가 발생됨으로 인해서 각 웨이퍼들의 균일성이 확보되지 못하고, 따라서 각 웨이퍼별로 항복전압(break-down voltage)이 일정하게 유지될 수 없는 문제점이 발생된다.

상기와 같은 문제점들을 해결하기 위해 안출된 본 발명은 유전체층의 전체 두께를 얇게 하는 동시에 유전율이 낮은 산화막과 질산화막의 두께를 얇게 성장시키고 유전율이 높은 질화막의 두께를 두껍게 성장시킴으로써 정전용량을 증가시켜 리프레쉬 특성을 향상시키고, 캐패시터의 신뢰성을 향상 시킬 수 있는 ONO 구조를 갖는 캐패시터를 제공하는 것을 목적으로 한다. 또한, 본 발명은 산화막과 질화막을 증착시키는 단계에 있어서, 보트장입 속도를 증가시켜 각각의 웨이퍼에 증착되는 산화막과 질화막의 두께 차이를 최소화시킴으로써 항복전압이 일정하게 유지되고, 웨이퍼의 균일성이 확보되어 항복전압이 유지되고, 웨이퍼의 균일성이 확보되어 항복전압을 일정하게 유지시킬 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위해 본 발명은, 산화막, 질화막 및 질산화막이 순차적으로 배열된 유전체층를 가지는 캐패시터에 있어서, 상기 유전체층의 전체 두께를 얇게 함과 동시에 상기 산화막과 질산화막의 두께를 얇게 성장시키고 상기 질화막의 두께를 두껍게 성장시킨 것을 특징으로 한다.

또한, 본 발명은 전극 위에 산화막을 성장시키는 단계와, 상기 산화막위에 질화막을 성장시키는 단계 및 상기 질화막을 산화시켜 질산화막을 성장시키는 단계로 진행되는 캐패시터의 유전체 제조 방법에 있어서, 상기 산화막과 질화막을 증착시키는 단계에서 보트 장입 속도를 증가시킨 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.

제3도는 본 발명에 따른 캐패시터 유전체층의 단면도이다. 도시된 바와같이 본 발명의 캐패시터 유전체는 산화막(3)과 질산화막(5) 사이에 유전율이 높은 질화막(4)을 포함하는 적층형 구조, 즉 ONO구조로 되어 있고, 산화막(3)의 두께는 11±1Å 정도이고, 유전율이 낮은 질산화막(5)은 종래보다 2Å 증가된 54±2Å정도이고, 유전율이 낮은 질산화막(5)은 종래보다 5Å 감소된 13-17Å 정도의 두께를 가지며, 유전체층 전체의 두께는 5Å 감소된 80±5Å정도이다.

상기와 같이 상기 산화막(3)의 두께를 얇게 성장시키기 위해서는 반응온도를 낮추고, 상기 질화막(4)의 두께를 두껍게 성장시키기 위해서는 산화 공정 시간을 단축함으로써 상기와 같은 구조를 가지는 유전체층이 형성된다.

상기와 같이 구성된 유전체를 가지는 캐패시터는 유전율이 낮은 산화막과 질산화막의 두께를 그렇게 성장시키고 유전율이 높은 질화막의 두께는 두껍게 성장시킴으로써 정전용량이 향상된다. 또한, 전체적인 유전체층의 두께가 5Å 감소된 80±5Å 으로서 정전용량이 증가되어 리프래쉬 특성이 향상되고, 캐패시터의 신뢰성이 향상된다.

상기와 같은 구조를 가지는 캐패시터의 유전체를 제조하는 공정, 특히 16M DRAM 캐패시터의 유전체를 제조하는 공정을 다음과 같다. 우선, 하부 전극(1) 위에 LP-CVD 장치를 이용하여 산화막(3)을 성장시킨다. 그 다음으로 상기 산화막(3) 위에 질화막(4)을 상기 LP-CVD장치로 증착시킨다. 마지막으로 상기 질화막(4) 위에 산화처리로 질산화막(5)을 성장시켜 ONO 구조의 유전체층이 완성된다.

상기 질화막(4)이 증착되는 공정은 다음과 같다. 우선 600℃, 대기압에서 질소를 투입하고 대기하는 대기 단계와, 증착 장치내로 웨이퍼가 안치된 부우트를 장입시키는 단계와, 보조 펌프로 장치내를 서서히 감압하는 단계와, 주 펌프로 감압하면서 장치내의 온도를 700℃로 상승시키는 단계와, 장치의 누설 여부를 확인하는 단계와, 질소를 장치내로 퍼지하는 단계와, 암모니아를 투입하여 선 퍼지(pre-purge)하는 단계와, Si₂H₆가스를 투입하여 질화막을 증착시키는 단계와, 질소와 암모니아로 후 퍼지(after-purge)하는 단계와, 질소를 퍼지하여 불순물을 청소하는 단계와, 장치를 서서히 개방시키는 소프트 리크 단계와, 완전 개방시키는 메인 리크 단계 및 보우트를 반출시키는 단계로 진행된다.

상기 질산화막이 증착되는 단계는 다음과 같다. 우선 750℃에서 질소를 투입하고 대기하는 단계와, 웨이퍼가 안치된 보우트를 증각 장치내로 장입시키는 단계와, 장치내의 안정화를 기하는 단계와, 램프를 가동시켜 온도를 850℃로 상승시키는 단계와, 질화막의 안정화를 기하는 단계와, 산소를 투입하여 건식 산화를 수행하는 단계와, 질소를 첨가하여 습식 산화를 수행하는 단계와, 램프를 정지시켜 온도를 750℃로 다시 낮추는 단계 및 보우트를 반출시키는 단계로 진행된다.

상기와 같이 산화막(3)와 질화막(4)이 증착되는 단계에서 보우트를 장입시키는 속도를 120mm/min 으로 상승시킴으로써 상기 각각의 막들의 두께가 일정하게 성장되어 항복 전압이 일정한 수준으로 유지될 수 있다. 그리고 상기 질화막 증착 전후에 선 퍼지 단계와 후 퍼지 단계를 추가, 실시함으로써 질소와 Si₂H₆가스가 반응하여 퍼지됨으로써 웨이퍼 표면에 결함이 발생되는 것을 방지할 수 있다. 또한, 상기 장입 속도의 증가로 질화막의 반입 시간 감소와 질산화막의 산화 성장 시간(oxidation time) 감소로 공정 시간 단축에 의한 원가 절감 효과를 거둘 수 있다.

이와같이 본 발명은 유전율이 높은 질화막의 두께를 두껍게 성장시킨 반면, 유전율이 낮은 산화막과 질산화막의 두께를 그렇게 성장시킴으로써 캐패시터의 정전용량이 향상되고, 또한 전체적인 유전체의 두께를 감소시켜 정전용량이 증대되어 리프래쉬 특성이 향상된다. 그리고 보트 장입 속도를 증가시켜 산화막과 질화막 및 질산화막의 두께를 일정하게 성장시킴으로써 항복전압을 일정한 수준으로 유지시킬 수 있는 유용한 발명이다.

Claims (4)

1. 상부에 캐패시터의 하부전극이 구비된 기판을 제공하는 단계와, 상기 하부전극 상에 산화막, 질화막 및 질산화막을 순차적으로 형성하여 유전체층을 형성하는 단계를 포함하고, 상기 유전체층을 형성하는 단계에서, 상기 기판의 보트 장입 속도를 120mm/min으로 하는 것을 특징으로 하는 캐패시터 제조방법.
2. 제1항에 있어서, 상기 질화막을 형성하는 단계는 질소와 암모니아를 이용하여 상기 질화막의 증착전에 선 퍼지하는 단계와, 상기 질화막의 증착후에 후퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
3. 제1항에 있어서, 상기 유전체층은 75내지 85Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
4. 제3항에 있어서, 상기 유전체층을 형성하는 단계에서 상기 질화막은 52내지 56Å의 두께로 형성하고, 상기 질산화막은 13 내지 17Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 제조방법.