KR0161922B1 - Equipment restoring clock signal for dvcr - Google Patents
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Abstract
본 발명은 클럭복원시의 동기 실패를 줄이고 데이터의 런 랭쓰(Run Length) 제한에 무관하도록 한 DVCR의 클럭 복원장치에 관한 것이다.The present invention relates to a clock recovery apparatus of a DVCR which reduces synchronization failure during clock recovery and is independent of the run length limitation of data.
종래의 클럭복원기술은 데이터의 런 랭쓰 제한에 의존하는 경향이 강하며, 또한 적절치 못한 런 랭쓰에 대해서는 클럭복원장치가 입력신호에 대해 동기를 잃어버릴 가능성을 갖고 있던 점을 감안하여 본 발명은 재생신호의 증폭 및 보상출력을 정류하는 전파정류기, 상기 전파정류기의 출력을 제1 기준전압과 비교하여 RZ(Return to Zero)신호를 얻는 제1 비교기, 상기 제1 비교기 출력을 밴드패스필터링하여 사인파 형태의 클럭성분에 해당하는 주파수 성분을 얻는 밴드패스필터, 상기 밴드패스필터의 출력을 제2 기준전압과 비교하는 제2 비교기, 상기 제1 비교기의 출력으로부터 클럭성분을 추출하는 PLL부를 구비하여 재생 신호로부터 클럭성분을 1차로 추출한 후 밴드패스필터를 통과시켜 사인파를 얻어 클럭복원이 단일 주파수에 의해 복원되는 것처럼 함으로써 클럭복원시의 동기실패의 가능성을 최소화하고 데이터의 런 랭쓰 제한에 전혀 무관하도록 한 것이다.Conventional clock restoration techniques tend to rely on the run length limitation of data, and the present invention provides the possibility that the clock restoration apparatus may lose synchronization with an input signal for inappropriate run length. A full-wave rectifier rectifying the amplification and compensation output of the signal, a first comparator to obtain a Return to Zero (RZ) signal by comparing the output of the full-wave rectifier with a first reference voltage, and a sine wave form by bandpass filtering the output of the first comparator. A band pass filter for obtaining a frequency component corresponding to a clock component of the second signal; a second comparator for comparing the output of the band pass filter with a second reference voltage; and a PLL unit for extracting a clock component from an output of the first comparator. After extracting the clock component from the first order, pass the bandpass filter to obtain a sine wave, as if the clock recovery is restored by a single frequency. This minimizes the possibility of synchronization failure when restoring clocks and is completely independent of the run length limitation of the data.
Description
제1도는 종래의 DVCR 클럭복원장치의 블록 구성도.1 is a block diagram of a conventional DVCR clock restoring apparatus.
제2도 (a)-(d)는 제1도 각부의 파형도.2 (a)-(d) are waveform diagrams of respective parts of FIG.
제3도 (a)-(d)는 0의 개수가 많은 경우에 대한 제1도 각부의 파형도.3 (a) to 3 (d) are waveform diagrams of respective parts of FIG.
제4도는 본 발명의 따른 DVCR의 클럭복원장치의 블록 구성도.4 is a block diagram of a clock recovery apparatus of a DVCR according to the present invention.
제5도 (a)-(g)는 제4도 각부의 파형도.5 (a) to 5 (g) are waveform diagrams of respective parts of FIG.
제6도는 본 발명을 설명하기 위한 RZ신호의 스펙트럼도.6 is a spectrum diagram of an RZ signal for explaining the present invention.
제7도는 본 발명을 설명하기 위한 RZ신호가 협대역 밴드패스필터를 통과한 후의 스펙트럼도.7 is a spectral diagram after the RZ signal passes through a narrowband bandpass filter for explaining the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 등화기 12 : 전파정류기11: equalizer 12: full-wave rectifier
13 : PLL부 COMP11, COMP12 : 비교기13: PLL part COMP11, COMP12: comparator
BPF11 : 밴드패스필터 AMP11 : 재생증폭기BPF11: Bandpass Filter AMP11: Regeneration Amplifier
본 발명은 DVCR의 클럭복원장치에 관한 것으로서, 더욱 상세하게는 클럭복원시의 동기실패를 줄이고 클럭복원이 데이터의 런 랭쓰(Run length) 제한에 무관하도록 한 DVCR의 클럭복원장치에 관한 것이다.The present invention relates to a clock recovery device for DVCR, and more particularly, to a clock recovery device for DVCR which reduces synchronization failure during clock recovery and allows clock recovery to be independent of run length limitation of data.
일반적으로 자기기록 재생시스템에서 재생신호는 정확한 클럭성분을 갖고 있지 않다. 따라서 클럭을 복원하기 위해서는 재생신호로부터 클럭을 복원할 수 있도록 클럭성분을 추출하여야 하며, 제1도는 종래의 DVCR의 클럭복원장치의 블록 구성도를 도시한 것이다.In general, in a magnetic recording and reproducing system, a reproduction signal does not have an accurate clock component. Therefore, in order to recover the clock, a clock component must be extracted from the playback signal so that the clock can be restored. FIG. 1 shows a block diagram of a conventional clock restoring apparatus of a DVCR.
제1도에서 재생된 신호는 재생증폭기(AMP1)에 의해 증폭되고 등화기(1)에 의해 신호의 보상이 이루어진 후, 비교기(COMP1)에 입력되어 기설정된 기준전압(Vref1)과 비교되어 진다.The signal reproduced in FIG. 1 is amplified by the regeneration amplifier AMP1 and compensated by the equalizer 1, and then input to the comparator COMP1 to be compared with a preset reference voltage Vref1.
이때, 상기 비교기(COMP1)의 출력은 이진화된 디지탈 신호이며, 일반적으로 NRZ(Non Return to Zero) 형태를 갖는다.In this case, the output of the comparator COMP1 is a binarized digital signal, and generally has a non-return to zero (NRZ) form.
이 NRZ 신호는 클럭성분을 화하고 있지 않으므로 이 NRZ신호로부터 클럭성분을 추출하기 위해서 RZ(Return to Zero)신호로 바꾼다.Since this NRZ signal does not form a clock component, the NRZ signal is changed to a Return to Zero (RZ) signal to extract a clock component from the NRZ signal.
이 NRZ신호에서 RZ신호로의 변환은 1개의 딜레이(2)와 익스클루시브 오아 게이트(XOR1)에 의해 이루어지며, 이때 딜레이(2)는 일반적으로 Tb/2보다 작거나 같다. 여기서, 상기(Tb)는 최소 비트 지속기간(Minimum Bit Duration)으로서 데이터 레이트 R의 역수 즉, 1/R과 같다.The conversion from the NRZ signal to the RZ signal is performed by one delay 2 and the exclusive OR gate XOR1, where the delay 2 is generally less than or equal to Tb / 2. Here, Tb is the minimum bit duration, which is equal to the inverse of the data rate R, that is, 1 / R.
상기 익스클루시브 오아 게이트(XOR1)를 출력신호는 RZ신호로써 클럭성분을 내포하며, 이 RZ신호는 위상 검출기, 루프 필터, VCO(Voltage Controlled Oscillator)로 이루어진 PLL부(3)에 입력되어 클럭이 복원되게 된다.The exclusive OR gate XOR1 outputs a clock component as an RZ signal. The RZ signal is input to a PLL unit 3 composed of a phase detector, a loop filter, and a voltage controlled oscillator (VCO), thereby providing a clock signal. Will be restored.
한편, 제2도는 제1도 각부의 파형을 나타낸 것으로, (a)는 비교기(COMP1)의 출력신호이며, (b)는 상기 비교기(COMP1)의 출력이 Tb/2만큼 지연된 신호를 나타낸 것이고, (c)는 익스클루시브 오아 게이트(XOR1)의 출력신호이며, (d)는 복원된 클럭을 나타낸 것이다.2 shows waveforms of respective parts of FIG. 1, (a) shows an output signal of the comparator COMP1, and (b) shows a signal whose output of the comparator COMP1 is delayed by Tb / 2, (c) shows the output signal of the exclusive OR gate XOR1, and (d) shows the restored clock.
제2도 (a)에서 처럼 0의 길이가 짧은 경우는 클럭 복원장치의 설계 및 동작이 양호한 상태이다. 그러나 만일 0의 길이가 긴 경우는 클럭복원의 회로설계 및 양호한 동작을 얻기가 어렵다.As shown in FIG. 2A, when the length of 0 is short, the design and operation of the clock recovery apparatus are good. However, if the length of zero is long, it is difficult to obtain circuit design and good operation of clock restoration.
왜냐하면, PLL은 입력되는 신호의 천이(Transition)를 추종하기 때문에 0의 길이가 짧으면 천이가 많이 대문에 PLL이 계속적으로 추종할 수 있으나 0의 길이가 길면 천이의 수가 적어 PLL이 전이를 추종할 수 없기 때문이다.Because the PLL follows the transition of the input signal, if the length of 0 is short, the PLL can continuously follow the transition because the transition is large, but if the length of 0 is long, the number of transitions is small and the PLL can follow the transition. Because there is not.
제3도는 0의 개수가 많은 경우를 나타낸 것으로, (a)는 비교기(COMP1)의 출력신호이며, (b)는 상기 비교기(COMP1)의 출력이 Tb/2만큼 지연된 신호를 나타낸 것이고, (c)는 익스클루시브 오아 게이트(XOR1)의 출력신호이며, (d)는 복원된 클럭을 나타낸 것이다.3 shows a case where the number of zeros is large, (a) is an output signal of the comparator COMP1, (b) is a signal of which the output of the comparator COMP1 is delayed by Tb / 2, and (c ) Is the output signal of the exclusive OR gate XOR1, and (d) shows the restored clock.
제3도 (a)와 같은 비교기(COMP1)가 출력을 가질 때 익스클루시브 오아 게이트(XOR1)의 출력인 (c)는 클럭성분이 적다. 이러한 신호가 PLL부(3)에 입력될 경우 동기를 읽어버릴 가능성이 높아지며, (d)는 복원된 클럭을 나타내었는데 클럭성분이 존재하는 a, c에서는 복원이 양호한 상태이나 b에서는 실제로 동기가 안된 클럭을 PLL이 출력함을 보여준다.When the comparator COMP1 as shown in FIG. 3 (a) has an output, (c) which is the output of the exclusive OR gate XOR1 has a small clock component. When such a signal is input to the PLL unit 3, the possibility of reading out the synchronization increases, and (d) shows a restored clock. In a and c where clock components exist, the recovery is good, but in b, the synchronization is not actually synchronized. Show that the PLL outputs the clock.
상기와 같은 종래의 클럭복원기술은 데이터의 런 랭쓰 제한에 의존하는 경향이 강하며, 또한 적절치 못한 런 랭쓰에 대해서는 즉, 0의 길이가 어느 범위를 넘어선 경우는 클럭복원장치가 입력신호에 대해 동기를 잃어버릴 가능성을 갖고 있는 문제점이 있었다.The conventional clock restoration technique as described above tends to rely on the run length limitation of the data, and the clock restoration apparatus synchronizes with the input signal when the length of zero exceeds a certain range. There was a problem that has the potential to lose.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 재생신호로부터 클럭성분을 1차로 추출한 후 밴드패스필터를 통과시킴으로써 클럭복원이 랜덤 데이터가 아니라 단일 주파수에 의해 복구되는 것처럼 하여 클럭복원시에 동기실태를 최소화하고 데이터의 런 랭쓰 제한에 무관하게 할 수 있도록 한 DVCR의 클럭복원장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to extract a clock component from a reproduction signal first and then pass a band pass filter so that the clock recovery is recovered by a single frequency rather than random data. It is to provide a clock recovery device of DVCR which minimizes the synchronization status and is independent of the run length limitation of data.
이러한 목적을 달성하기 위한 본 발명의 특징은 재생신호의 증폭 및 보상출력을 정류하는 전파정류기와, 상기 전파정류기의 출력을 제1 기준전압과 비교하여 RZ(Return to Zero)신호를 얻는 제1 비교기와, 상기 제1 비교기 출력을 밴드패스필터링하여 사인파 형태의 클럭성분에 해당하는 주파수 성분을 얻는 밴드패스필터와, 상기 밴드패스필터의 출력을 제2 기준전압과 비교하는 제2 비교기와, 상기 제1 비교기의 출력으로부터 클럭성분을 추출하는 PLL부를 구비하는 DVCR의 클럭복원장치에 있다. 이하, 본 발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.A feature of the present invention for achieving the above object is a full-wave rectifier for rectifying the amplification and compensation output of the reproduction signal, and a first comparator for obtaining a Return to Zero (RZ) signal by comparing the output of the full-wave rectifier with a first reference voltage A bandpass filter for obtaining a frequency component corresponding to a clock component in the form of a sine wave by bandpass filtering the output of the first comparator, a second comparator for comparing the output of the bandpass filter with a second reference voltage, A clock restoring apparatus of a DVCR having a PLL section for extracting clock components from the output of one comparator. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제4도는 본 발명에 따른 DVCR의 클럭복원장치의 블록 구성도를 도시한 것으로, 재생신호를 증폭 및 보상하는 재생증폭기 및 등화기(AMP11),(11), 상기 등화기(11) 출력을 정류하는 전파정류기(12), 상기 전파정류기(12)의 출력을 설정되어 있는 기준 전압(Vref11)과 비교하는 비교기(COMP11), 상기 비교기(COMP11)의 출력을 협대역으로 밴드패스필터링하는 밴드패스필터(BPF11), 상기 밴드패스필터(BPF11)의 출력을 설정된 기준전압(Vref12)과 비교하는 비교기(COMP12), 상기 비교기(COMP12)의 출력으로부터 클럭성분을 추출하는 PLL부(13)로 구성된다.4 is a block diagram of a clock recovery device of a DVCR according to the present invention, and rectifies the outputs of the reproduction amplifiers and equalizers AMP11, 11 and 11 that amplify and compensate the reproduction signals. A band pass filter for bandpass filtering the outputs of the full-wave rectifier 12, the output of the full-wave rectifier 12 with a set reference voltage Vref11, and the output of the comparator COMP11 in a narrow band. (BPF11), a comparator COMP12 for comparing the output of the band pass filter BPF11 with a set reference voltage Vref12, and a PLL section 13 for extracting a clock component from the output of the comparator COMP12.
상기와 같이 구성된 본 발명을 설명하기에 앞서 본 발명의 기본원리를 설명하면 다음과 같다.Before explaining the present invention configured as described above will be described the basic principle of the present invention.
재생신호는 클럭주파수에 해당하는 성분이 거의 나타나지 않는다. 다라서 클럭성분을 갖고 있지 않는 신호로부터 클럭성분을 추출하여야 하는데 이 클럭성분추출은 NRZ신호를 RZ신호로 변환하는 것에 의해 가능하며, 제6도는 RZ신호의 스펙트럼을 나타낸 것이다.The reproduction signal hardly shows a component corresponding to the clock frequency. Therefore, the clock component must be extracted from the signal having no clock component. The clock component extraction is possible by converting the NRZ signal into the RZ signal, and FIG. 6 shows the spectrum of the RZ signal.
이 스펙트럼을 보며 클럭주파수에 해당하는 성분이 뚜렷이 나타남을 볼수 있으며, 클럭성분(fc)를 중심으로 배경신호성분들이 있음을 알 수 있다.Looking at this spectrum, it can be seen that the component corresponding to the clock frequency appears clearly, and it can be seen that there are background signal components centered on the clock component (fc).
이러한 배경신호성분들은 데이터중 연속되는 0이 많이 존재함을 의미한다. 따라서 연속되는 0이 많은 데이터로부터 연속되는 0의 수를 줄이기 위해서 배경신호성분을 줄이는 것이 기본원리이다.These background signal components mean that there are many consecutive zeros in the data. Therefore, the basic principle is to reduce the background signal component in order to reduce the number of consecutive zeros from the continuous zero data.
배경신호성분을 줄이는 방법은 RZ신호를 클럭성분(fc)를 중심으로 협대역 밴드패스필터를 통과하게 하면 된다.The method of reducing the background signal component is to pass the RZ signal through a narrow band band pass filter centering on the clock component fc.
제7도는 RZ가 협대역 밴드패스필터를 통과하고 난후의 스펙트럼을 나타낸 것이며, 이 스펙트럼은 사인파에 가까운 특성을 보여준다. 이 사인파의 주파수는 바로 클럭 주파수와 같게 된다. 따라서 클럭복원은 랜덤 데이터가 아니라 단일 주파수에 의해 복구되는 경우와 갈게 되므로 런 랭쓰 제한과 무관하게 됨을 알수 있다.Figure 7 shows the spectrum after RZ passes through the narrowband bandpass filter, which shows a characteristic close to a sine wave. The frequency of this sine wave is the same as the clock frequency. Therefore, the clock restoration is not related to the run length limitation because it is different from the case of recovering by a single frequency rather than random data.
상기와 같은 개념을 바탕으로 본 발명의 동작을 설명하면 우선, 재생되는 신호는 재생증폭기(AMP11)에 의해 증폭되고 등화기(11)에 의해 보상되며, 보상된 신호는 전파 정류기(12)에 의해 정류된다.Referring to the operation of the present invention based on the concept as described above, first, the signal to be reproduced is amplified by the reproduction amplifier (AMP11) and compensated by the equalizer 11, the compensated signal by the full-wave rectifier 12 Rectified.
상기 전파정류기(12)에 의해 정류된 신호는 비교기(COMP11)를 통해 설정된 기준전압(Vref11)과 비교되며, 비교된 데이터는 제1도의 익스클루시브 오아 게이트(XOR1)의 출력과 유사한 RZ신호형태를 갖는다.The signal rectified by the full-wave rectifier 12 is compared with the reference voltage Vref11 set through the comparator COMP11, and the compared data is in the form of an RZ signal similar to the output of the exclusive OR gate XOR1 of FIG. Has
이 비교기(COMP11)의 출력신호는 협대역 밴드패스필터(BPF11)를 통과하게 된다. 그러면 클럭성분에 해당하는 주파수 성분이 남게 되며, 이것은 마치 사인파와 같은 형태이다.The output signal of the comparator COMP11 passes through the narrow band band pass filter BPF11. This leaves the frequency component corresponding to the clock component, which looks like a sine wave.
그리고 상기 밴드패스필터(BPF11)의 출력은 비교기(COMP12)에서 일정한 기준전압(Vref12)과 비교된 후, PLL부(13)를 통해 클럭성분으로 복원된다.The output of the band pass filter BPF11 is compared with a constant reference voltage Vref12 in the comparator COMP12 and then restored to a clock component through the PLL unit 13.
제5도는 제4도 각부의 파형을 나타낸 것으로, (a)는 기록신호 파형이고, (b)는 등화기(11)의 출력이며, (c)는 전파정류기(12)의 출력신호이다. 그리고 (d)는 비교비(COMP11)의 출력신호이며, (e)는 밴드패스필터(BPF11)의 출력이며, (f)는 비교기(COMP12)의 출력신호이며, (g)는 복원된 클럭신호를 나타낸 것이다.5 shows waveforms of respective parts of FIG. 4, (a) is a recording signal waveform, (b) is an output of the equalizer 11, and (c) is an output signal of the full-wave rectifier 12. FIG. And (d) is an output signal of the comparison ratio COMP11, (e) is an output of the band pass filter BPF11, (f) is an output signal of the comparator COMP12, and (g) is a restored clock signal. It is shown.
상기 제5도 (d)에서 처럼 클럭성분이 빈약한 신호가 밴드패스필터(BPF11)를 통과함으로써 마치 사인파 특성을 가짐을 (e)에서 볼수 있다. 이 사인파의 주파수는 클럭주파수와 같게 되며, PLL부(13)에 입력되는 신호(f)는 런 랭쓰 제한에 무관한 신호임을 알수 있다.As shown in (d) of FIG. 5, the signal having a poor clock component passes through the band pass filter BPF11, so that the signal having sinusoidal characteristics can be seen in (e). The frequency of the sine wave is equal to the clock frequency, and it can be seen that the signal f input to the PLL unit 13 is a signal irrespective of the run length limitation.
이상에서 살펴본 바와 같이 본 발명은 재생신호로 부터 클럭성분을 1차로 추출한 후 밴드패스필터를 통과시켜 사인파를 얻어 클럭복원이 단일 주파수에 의해 복원되는 것처럼 함으로써 동기실패의 가능성을 최소화하고 데이터의 런 랭쓰 제한에 전혀 무관하게 하며, 검출방식에 관계없이 적용가능하게 된다. 또한, 복원된 클럭의 지터를 최소화하며 드롭 아웃 및 외란에 의한 긴 동기유지시간을 유지하며 동기가 실패했을 경우 록(Lock)상태로 가는 전이 시간을 최소화 할 수 있게 된다.As described above, the present invention first extracts the clock component from the reproduction signal, passes through a band pass filter, obtains a sine wave, and minimizes the possibility of synchronous failure by allowing the clock recovery to be restored by a single frequency. It is completely independent of the limitations and becomes applicable regardless of the detection scheme. It also minimizes jitter on the recovered clock, maintains long synchronization times due to dropouts and disturbances, and minimizes the transition time to lock if synchronization fails.
Claims (1)
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|---|---|---|---|
| KR1019950002608A KR0161922B1 (en) | 1995-02-13 | 1995-02-13 | Equipment restoring clock signal for dvcr |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950002608A KR0161922B1 (en) | 1995-02-13 | 1995-02-13 | Equipment restoring clock signal for dvcr |
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Family Applications (1)
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