KR0161774B1 - Semiconductor device and manufacture thereof - Google Patents
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Abstract
본 발명은 분리영역(52)의 실리콘기판(55)보다 상층에 층간절연막을 존재시키는 동시에, 경계영역(63)에 실리콘기판(55)과 도통하는 적어도 1열의 금속콘택트부(53),(53')를 구비하고, 이 금속콘택트부는 메탈배선층(60)과 도통하고, 전기절연피막(57)으로 덮음으로써, 치핑이 없는 스크라이브를 할 수 있고, 실리콘기판의 손상이 없고, 기판의 전위고정이 용이하고 고신뢰성의 반도체장치를 제공하는 것을 목적으로 하며, 그 구성에 있어서, 반도체장치본체(62)와 분리영역(52)과의 경계영역(63)에 텅스텐을 매립한 폭 0.01~1㎛의 콘택트(53),(53')를 반도체장치본체(62)의 외주를 포위해서 형성하고, 실리콘기판(55)의 전위를 고정하기 위한 제1메탈배선층(60)과 제2메탈배선층(61)을 그위에 형성한다. 또 스크라이브레인영역(52)에는 산화실리콘막(58')과 층간절연막(51)을 형성하는 것을 특징으로 하는 것이다.According to the present invention, an interlayer insulating film is formed above the silicon substrate 55 of the isolation region 52 and at least one metal contact portion 53, 53 which is connected to the silicon substrate 55 in the boundary region 63. '), And the metal contact portion is in electrical contact with the metal wiring layer 60 and covered with the electrical insulating film 57, thereby enabling chipping without chipping, without damaging the silicon substrate, and fixing the potential of the substrate. An object of the present invention is to provide an easy and highly reliable semiconductor device, and in its configuration, a width of 0.01 to 1 탆 in which tungsten is embedded in a boundary region 63 between the semiconductor device body 62 and the separation region 52. The first metal wiring layer 60 and the second metal wiring layer 61 for forming the contacts 53 and 53 'surrounding the outer circumference of the semiconductor device body 62 and fixing the potential of the silicon substrate 55. Form on it. The silicon oxide film 58 'and the interlayer insulating film 51 are formed in the scribe-lane area 52.
Description
제1도는 본 발명의 실시예 1의 반도체장치를 표시한 단면도.1 is a cross-sectional view showing a semiconductor device of Embodiment 1 of the present invention.
제2도는 본 발명의 실시예 1의 반도체장치를 표시한 평면도.2 is a plan view showing a semiconductor device of Embodiment 1 of the present invention.
제3도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 실리콘기판상에 층간절연막을 형성하고 그위에 포토마스크를 배치한 도면.3 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, in which an interlayer insulating film is formed on a silicon substrate and a photomask is disposed thereon.
제4도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 층간절연막에 홈을 형성한 도면.4 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, in which a groove is formed in the interlayer insulating film.
제5도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 층간 절연막의 위에 텅스텐막을 형성한 도면.5 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, in which a tungsten film is formed over the interlayer insulating film.
제6도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서 홈부분을 남기고 층간절연막의 위에 텅스텐막을 제거한 도면.6 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, in which a tungsten film is removed from the interlayer insulating film leaving a groove portion.
제7도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 층간절연막의 위의 메탈배선막을 형성한 도면.7 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, wherein a metal wiring film is formed over the interlayer insulating film.
제8도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 층간 절연막의 위에 메탈배선막의 위에 포토마스크를 배치한 도면.8 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, in which a photomask is disposed over a metal wiring film on an interlayer insulating film.
제9도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 메탈배선부분을 남기고 다른 메탈배선막부분을 제거한 도면.9 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention, in which another metal wiring film portion is removed leaving a metal wiring portion.
제10도는 본 발명의 실시예 2의 반도체장치의 제조방법을 표시한 단면도로서, 메탈 배선부분의 표층에 보호막을 형성한 도면.10 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 2 of the present invention, wherein a protective film is formed on the surface layer of the metal wiring portion.
제11도는 본 발명의 실시예 3의 반도체장치의 제조방법을 표시한 단면도로서, 보호막층의 위에 포토마스크를 배치한 도면.FIG. 11 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 3 of the present invention, in which a photomask is disposed over a protective film layer. FIG.
제12도는 본 발명의 실시예 3의 반도체장치의 제조방법을 표시한 단면도로서, 보호막층의 위에 콘택트창부를 형성한 도면.12 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 3 of the present invention, wherein a contact window is formed over the protective film layer.
제13도는 본 발명의 실시예 3의 반도체장치의 제조방법을 표시한 단면도로서, 보호막층의 위에 콘택트창부를 포함한 부분에 제2메탈배선층을 형성하고, 그위에 포토마스크를 배치한 도면.FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 3 of the present invention, in which a second metal wiring layer is formed on a portion including a contact window portion on a protective film layer, and a photomask is disposed thereon. FIG.
제14도는 본 발명의 실시예 3의 반도체장치의 제조방법을 표시한 단면도로서, 제2메탈배선을 형성한 도면.FIG. 14 is a cross-sectional view showing the manufacturing method of the semiconductor device of Example 3 of the present invention, in which a second metal wiring is formed; FIG.
제15도는 본 발명의 실시예 3의 반도체장치의 제조방법을 표시한 단면도로서, 제2메탈배선의 표층에 보호막을 형성한 도면.FIG. 15 is a cross-sectional view showing the manufacturing method of the semiconductor device of Example 3 of the present invention, wherein a protective film is formed on the surface layer of the second metal wiring; FIG.
제16도는 본 발명의 실시예 4의 반도체장치의 제조방법을 표시한 단면도로서, 제1메탈배선층과 하층도전막과의 금속콘택트부를 2열로 한 예를 표시한 도면.FIG. 16 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 4 of the present invention, showing an example in which two metal contact portions of the first metal wiring layer and the lower conductive film are formed in two rows.
제17도는 본 발명의 실시예 4의 반도체장치의 제조방법을 표시한 단면도로서, 제1메탈배선층의 위에 제2메탈배선층을 형성한 도면.FIG. 17 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 4 of the present invention, wherein a second metal wiring layer is formed over the first metal wiring layer. FIG.
제18도는 본 발명의 실시예 4의 반도체장치의 제조방법을 표시한 단면도로서, 금속콘택트부상에 콘택트부를 형성한 도면.18 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 4 of the present invention, wherein the contact portion is formed on the metal contact portion.
제19도는 본 발명의 실시예 5의 반도체장치의 제조방법을 표시한 단면도로서, 층간절연막을 피착하고, 반도체형성과정의 메탈배선층과 실리콘기판과의 콘택트를 형성하기 위한 포토마스크를 배치한 도면.FIG. 19 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 5 of the present invention, in which an interlayer insulating film is deposited and a photomask for forming a contact between a metal wiring layer and a silicon substrate in the process of forming a semiconductor is disposed.
제20도는 본 발명의 실시예 5의 반도체장치의 제조방법을 표시한 단면도로서, 금속콘택트부가 1열이고 1층의 메탈배선을 형성한 도면.20 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 5 of the present invention, wherein the metal contact portions are formed in one row and form metal wiring in one layer.
제21도는 본 발명의 실시예 5의 반도체장치의 제조방법을 표시한 단면도로서, 금속콘택트부가 1열이고 2층의 메탈배선을 형성한 도면.21 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 5 of the present invention, wherein the metal contact portions are formed in one row and form two-layer metal wiring.
제22도는 본 발명의 실시예 5의 반도체장치의 제조방법을 표시한 단면도로서, 금속콘택트부가 2열이고 1층의 메탈배선을 형성한 도면.Fig. 22 is a cross-sectional view showing the manufacturing method of the semiconductor device of Example 5 of the present invention, wherein the metal contact portions are formed in two rows and one layer of metal wiring.
제23도는 본 발명의 실시예 5의 반도체장치의 제조방법을 표시한 단면도로서, 금속콘택트부가 2열이고 2층의 메탈배선을 형성한 도면.FIG. 23 is a cross sectional view showing a method for manufacturing a semiconductor device of Example 5 of the present invention, wherein the metal contact portions are formed in two rows and two layers of metal wirings;
제24도는 종래기술의 반도체장치를 표시한 평면도.24 is a plan view showing a semiconductor device of the prior art.
제25도는 종래기술의 반도체장치를 표시한 평면도.25 is a plan view showing a semiconductor device of the prior art.
제26도는 종래예를 설명하기 위한 공정단면도.26 is a process sectional view for explaining a conventional example.
제27도는 종래예를 설명하기 위한 공정단면도.27 is a cross sectional view of a process for explaining the conventional example.
제28도는 종래예를 설명하기 위한 공정단면도.28 is a process sectional view for explaining a conventional example.
제29도는 종래예를 설명하기 위한 공정단면도.29 is a process sectional view for explaining a conventional example.
제30도는 종래예를 설명하기 위한 공정단면도.30 is a process sectional view for explaining a conventional example.
제31도는 종래예를 설명하기 위한 공정단면도.31 is a cross sectional view of a process for explaining the conventional example.
제32도는 종래예를 설명하기 위한 공정단면도.32 is a process sectional view for explaining a conventional example.
제33도는 종래예를 설명하기 위한 공정단면도.33 is a process sectional view for explaining a conventional example.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
51,59 : 층간절연막 52 : 스크라이브레인영역51,59 interlayer insulating film 52 scribe lane region
53,53'56 : 콘택트 55 : 실리콘기판53,53'56: Contact 55: Silicon substrate
57 : 최종보호막 58,58' : 산화실리콘막57: final protective film 58,58 ': silicon oxide film
60 : 제1메탈배선층 61 : 제2메탈배선층60: first metal wiring layer 61: second metal wiring layer
62 : 반도체장치본체 63 : 경계영역62: semiconductor device body 63: boundary region
본 발명은 반도체장치 및 그 제조방법, 특히 실리콘기판상에 복수개 형성되는 반도체장치본체간에 분리영역(스크라이브레인)과 반도체장치본체영역과의 경계부분의 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to the invention of a boundary between a separation region (scribe lane) and a semiconductor device body region between a plurality of semiconductor device bodies formed on a silicon substrate.
종래, 실리콘반도체장치의 제조에 있어서는, 제24도에 표시한 바와 같이, 실리콘기판(1)상에 복수개의 반도체장치본체(2)를 형성한다. 제24도의 일부를 확대한 것을 제25도에 표시한다. 스크라이브레인영역(3)으로 불리는 분리영역을 스크라이브함으로써, 개개의 반도체장치로 분리된다.Conventionally, in the manufacture of a silicon semiconductor device, as shown in FIG. 24, a plurality of semiconductor device bodies 2 are formed on a silicon substrate 1. An enlarged part of FIG. 24 is shown in FIG. By scribing the isolation region called the scribe lane region 3, it is separated into individual semiconductor devices.
이 반도체장치본체(2)와 스크라이브레인영역(3)과의 경계영역(4)의 형성방법의 일종래예를 제26도~제29도의 단면도에 표시한다. 실리콘기판(5)상에, 반도체장치본체영역(6)(제29도)의 단부가 되는 필드산화막(7) 및 층간절연막(8)을 피착한다. 층간절연막(8)을 에칭하기 위한 마스크(9)를 형성한 경우를 제26도에 표시한다. 마스크(9)는 반도체장치형성과정의 메탈배선과 하층도전층과의 콘택트를 형성하기 위한 것이다. 층간절연막(8)을 에칭해서 층간절연막(10)을 형성한 후, 마스크(9)를 제거한 경우를 제27도에 표시한다. 다음에 전체면에 메탈배선재료를 피착하고, 반도체장치의 외주부(스크라이브레인영역(11)과 경계영역(12)의 전위를 고정하기 위하여, 메탈배선층(13)을 포토마스크와 에칭에 의해 형성한 단계를 제28도에 표시한다. 제27도로부터 제28도의 과정에 있어서 밑바탕실리콘기판(5)은 침식되지 않고, 양호한 전위고정을 위한 배선층(13)과 기판(5)과의 콘택트가 얻어진다. 이어서, 반도체장치의 보호로서 질화실리콘막을 피착하고 포토마스크와 에칭에 의해 최종보호막(14)을 형성하고, 제29도에 표시한 바와 같이 반도체장치영역(6)과 스크라이브레인영역(11)과의 경계영역(12)을 형성한다.An example of a method of forming the boundary region 4 between the semiconductor device body 2 and the scribe lane region 3 is shown in the sectional views of FIGS. 26 to 29. On the silicon substrate 5, a field oxide film 7 and an interlayer insulating film 8 serving as end portions of the semiconductor device body region 6 (FIG. 29) are deposited. 26 shows a case where a mask 9 for etching the interlayer insulating film 8 is formed. The mask 9 is for forming a contact between the metal wiring and the lower conductive layer in the semiconductor device forming process. 27 shows the case where the mask 9 is removed after the interlayer insulating film 8 is etched to form the interlayer insulating film 10. Next, a metal wiring material is deposited on the entire surface, and the metal wiring layer 13 is formed by a photomask and etching in order to fix the potential of the outer peripheral portion of the semiconductor device (the scribe lane region 11 and the boundary region 12). Step 28 is shown in Fig. 28. In the process of Figs. 27 to 28, the underlying silicon substrate 5 is not eroded, and a contact between the wiring layer 13 and the substrate 5 for good potential fixation is obtained. Next, as the protection of the semiconductor device, a silicon nitride film is deposited and a final protective film 14 is formed by photomask and etching, and as shown in FIG. 29, the semiconductor device region 6 and the scribe lane region 11 and The boundary region 12 of is formed.
이와 같은 종래의 구조에 의하면, 경계영역(12)의 단부에 있어서, 외부와 접촉하는 것이 최종보호막(14)과 실리콘기판(5)이기 때문에, 수분이나 오염금속등의 반도체장치본체(6)에의 침입을 이론적으로 완전히 방지할 수 있다.According to the conventional structure as described above, since the final protective film 14 and the silicon substrate 5 are in contact with the outside at the edge portion of the boundary region 12, the semiconductor device body 6 such as moisture or contaminated metal can be applied. Intrusion can theoretically be completely prevented.
그런데, 실리콘기판(1)이 노출한 스크라이브레인영역(11)에서는 다이싱장치에 의해서 스크라이브하는 경우에, 치핑으로 불리는 실리콘기판절단시의 실리콘조각이 발생한다. 또, 하프미크론디바이스로 대표되는 미세화가 진행하고, 반도체장치형성과정의 메탈배선과 하층도전층과의 콘택트의 형성에, 텅스텐(W)의 매립등의 기술이 적용되게 되어왔기 때문에, 상기 종래의 기술에서는 대응할 수 없게 되었다. 제30도~제33도를 사용해서 W매립기술을 사용한 경우의 문제를 설명한다.By the way, in the scribe-lane area 11 exposed by the silicon substrate 1, when scribed by a dicing apparatus, silicon pieces during cutting of the silicon substrate called chipping occur. Further, miniaturization represented by a half micron device has progressed, and techniques such as embedding tungsten (W) have been applied to the formation of a contact between the metal wiring and the lower conductive layer in the semiconductor device formation process. The technology is no longer compatible. The problems in the case of using the W landfill technique will be described using Figs.
제27도에서 설명한 층간절연막(10)을 형성한 후, 콘택트매립용텅스텐(W)(15)을 피착한 경우를 제30도에 표시한다. 콘택트부에 텅스텐(W)(15)을 매립하는 기술로서, 전체면에 텅스텐(W)을 피착한 후에 콘택트부에만 텅스텐(W)(15)을 남기도록 전체면을 에칭하는 방법이 있다. 제30도에 표시한 구조로부터 전체면에칭을 개시하고, 피착막두께분을 에칭한 경우를 제31도에 표시한다. 이에 의해서 층간절연막(10)의 측벽에만 텅스텐(W)(16)이 잔존한다. 이때, 스크라이브레인영역(11)은 실리콘기판(5)이 노출한다. 이 시점에서 에칭을 정지하면 종래기술을 적용하는 것이 가능하나, 반도체장치영역은 밑바탕단차의 영향에 의해서 표면오목볼록이 있기 때문에 상당량의 텅스텐(W)(16)의 오버에칭이 필요하게 된다. 피착막두께의 100%분의 오버에칭을 실시했을때의 단면을 제32도에 표시한다. 텅스텐(W)(15)을 드라이에칭하는 경우에는, 일반적으로, 절연막(10)에 대한 선택비는 수십이상이고, 절연막(10)은 거의 에칭되지 않는다. 실리콘의 경우 텅스텐(W)(15)의 에칭속도보다도 실리콘(15)의 에칭속도의 폭이 크고, 또한 실리콘(5)의 에칭은 거의 동방적으로 진행한다. 이 때문에, 산화막(16)(제31도)의 하부영역의 실리콘까지 에칭되어 버리고, 제32도에 표시한 실리콘기판(17)과 같은 형상이 된다. 이후, 기판의 전위를 고정하기 위한 메탈배선재료(18)를 피착한 경우를 제33도에 표시한다. 이 경우, 반도체장치영역의 필드산화막(7)의 위의 층간절연막(10)상의 메탈(18)과 실리콘기판(5)상의 메탈(18')이 도통하지 않고, 기판의 전위를 고정할 수 없는 상태가 된다.30 shows the case where the contact buried tungsten (W) 15 is deposited after the interlayer insulating film 10 described with reference to FIG. 27 is formed. As a technique for embedding the tungsten (W) 15 in the contact portion, there is a method of etching the entire surface so as to leave the tungsten (W) 15 only in the contact portion after depositing tungsten (W) on the entire surface. The whole surface etching is started from the structure shown in FIG. 30, and the case where the film thickness to be deposited is etched is shown in FIG. As a result, tungsten (W) 16 remains only on the sidewall of the interlayer insulating film 10. In this case, the scribe lane region 11 is exposed by the silicon substrate 5. If the etching is stopped at this point, it is possible to apply the prior art. However, since the semiconductor device region has surface convex convexities due to the underlying step difference, a considerable amount of overetching of tungsten (W) 16 is required. The cross section at the time of overetching for 100% of the film thickness is shown in FIG. In the case of dry etching the tungsten (W) 15, the selectivity to the insulating film 10 is generally several tens or more, and the insulating film 10 is hardly etched. In the case of silicon, the width of the etching rate of the silicon 15 is larger than that of the tungsten (W) 15, and the etching of the silicon 5 proceeds almost orthogonally. For this reason, the silicon film in the lower region of the oxide film 16 (FIG. 31) is etched to form the same shape as the silicon substrate 17 shown in FIG. Subsequently, FIG. 33 shows a case where a metal wiring material 18 for fixing the potential of the substrate is deposited. In this case, the metal 18 on the interlayer insulating film 10 on the field oxide film 7 of the semiconductor device region and the metal 18 'on the silicon substrate 5 do not conduct, and the potential of the substrate cannot be fixed. It becomes a state.
본 발명은, 상기 종래의 문제를 해결하기 위하여, 치핑이 없는 스크라이브를 가능하게 하고, 텅스텐(W)매립시의 텅스텐의 에칭에 있어서 실리콘기판을 에칭하지 않고, 또한 기판의 전위고정이 용이한 반도체장치 및 그 제조방법을 제공한다.SUMMARY OF THE INVENTION In order to solve the above-mentioned conventional problem, the present invention enables a chipping-free scribe, does not etch a silicon substrate in the etching of tungsten at the time of tungsten (W) embedding, and also facilitates the potential fixation of the substrate. An apparatus and a method of manufacturing the same are provided.
상기 목적을 달성하기 위하여 본 발명의 반도체장치는, 실리콘기판상의 반도체장치본체영역과 분리영역(스크라이브레인영역)과 상기 2영역의 사이의 경계영역을 포함한 반도체장치로서, 상기 분리영역의 상기 실리콘기판보다 상층에 층간절연막을 존재시키는 동시에, 상기 경계영역과 상기 실리콘기판과 도통하는 적어도 1열의 금속콘택트부를 구비하고, 상기 금속콘택트부는 메탈배선층과 도통하고 있고, 또한 상기 메탈배선층은 전기절연피막으로 덮여 있는 것을 특징으로 한다.In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device including a semiconductor device body region on a silicon substrate and a separation region (scribe lane region) and a boundary region between the two regions, wherein the silicon substrate in the separation region is provided. An interlayer insulating film is formed on the upper layer, and at least one row of metal contact portions are in contact with the boundary region and the silicon substrate. The metal contact portions are in contact with the metal wiring layer, and the metal wiring layer is covered with an electrically insulating film. It is characterized by being.
상기 구성에 있어서는, 금속콘택트부가, 텅스텐 및 텅스텐을 함유한 합금으로부터 선택되는 적어도 1개의 금속으로 형성되어 있는 것이 바람직하다. 또 금속콘택트부의 밑바탕에 미리 텅스텐, 티탄, 티탄을 함유한 합금으로부터 선택되는 밑바탕층을 형성해도 된다. 실리콘기판을 손상하지 않기 위해서이다.In the above configuration, the metal contact portion is preferably formed of at least one metal selected from tungsten and an alloy containing tungsten. Moreover, you may form the base layer chosen from the alloy containing tungsten, titanium, and titanium previously in the base of a metal contact part. This is to avoid damaging the silicon substrate.
또 상기 구성에 있어서는, 금속콘택트부가 상기 반도체장치본체의 외주를 포위하는 위치에 존재하는 것이 바람직하다. 양산성이 뛰어나기 때문이다.In the above configuration, the metal contact portion preferably exists at a position surrounding the outer circumference of the semiconductor device body. This is because the mass production is excellent.
또 상기 구성에 있어서는, 금속콘택트부의 폭이 0.01㎛ 이상 1㎛ 이하의 범위인 것이 바람직하다. 신뢰성이 높은 도통을 취하기 위해서이다.Moreover, in the said structure, it is preferable that the width | variety of a metal contact part is 0.01 micrometer or more and 1 micrometer or less. This is to achieve reliable conduction.
또 상기 구성에 있어서는, 반도체장치본체의 외주를 포위하는 금속콘택트부가 1열 또는 2열인 것이 바람직하다. 금속콘택트부가 1열일 경우는 콤팩트한 구조로 형성할 수 있고, 2열의 경우는 외부로부터 침입한 불순물의 영향에 의해서 한쪽의 금속콘택트부가 침식되었다 해도, 다른쪽의 금속콘택트부에서 안정되게 기판전위를 확보할 수 있다.Moreover, in the said structure, it is preferable that the metal contact part which surrounds the outer periphery of a semiconductor device main body is 1 row or 2 rows. In the case of one row of metal contact portions, it can be formed in a compact structure. In the case of two rows, even if one metal contact portion is eroded by the influence of impurities invading from the outside, the substrate potential can be stably stabilized in the other metal contact portion. It can be secured.
또 상기 구성에 있어서는, 메탈배선층이 제1메탈배선층 및 그 표면의 제2메탈배선층으로 이루어지고, 또한 상기 제1메탈배선층과 제2메탈배선층은 도통하고 있는 것이 바람직하다. 신뢰성이 높은 장치로 하기 위해서이다.In the above configuration, it is preferable that the metal wiring layer is composed of the first metal wiring layer and the second metal wiring layer on the surface thereof, and the first metal wiring layer and the second metal wiring layer are conductive. This is to make the device highly reliable.
또 상기 구성에 있어서는, 실리콘기판과 층간절연막의 사이에 산화실리콘막을 존재시킨 것이 바람직하다. 내구성의 향상을 위해서이다.In the above configuration, it is preferable that a silicon oxide film is present between the silicon substrate and the interlayer insulating film. It is for the improvement of durability.
또 상기 구성에 있어서는, 층간절연막이 산화실리콘을 주성분으로 하는 막인 것이 바람직하다. 내구성의 향상을 위해서이다.In the above configuration, the interlayer insulating film is preferably a film containing silicon oxide as a main component. It is for the improvement of durability.
또 상기 구성에 있어서는, 층간절연막의 두께가 0.1㎛~1.0㎛의 범위인 것이 바람직하다.Moreover, in the said structure, it is preferable that the thickness of an interlayer insulation film is 0.1 micrometer-1.0 micrometer.
또 상기 구성에 있어서는 메탈배선층을 덮는 전기절연피막이 질화실리콘막인 것이 바람직하다.In the above structure, it is preferable that the electrical insulating film covering the metal wiring layer is a silicon nitride film.
다음에 본 발명의 반도체장치의 제조방법은, 실리콘기판상의 반도체장치본체영역과 분리영역(스크라이브레인영역)과 상기 2영역의 사이의 경계영역을 포함한 반도체장치의 제조방법에 있어서,Next, the semiconductor device manufacturing method of the present invention is a semiconductor device manufacturing method including a semiconductor device body region on a silicon substrate and a separation region (scribe lane region) and a boundary region between the two regions.
A. 실리콘기판의 표면에 화학기상성장(Chemical vapor depoit, 이하 CVD)법에 의해 층간절연막을 형성하고,A. An interlayer insulating film is formed on the surface of the silicon substrate by chemical vapor deposition (CVD),
B. 에칭법에 의해 상기 층간절연막의 실리콘기판까지 도달하는 홈부를 형성하고, 상기 홈부부분에 금속을 매립해서 금속콘택트부를 형성하고,B. A groove portion reaching the silicon substrate of the interlayer insulating film is formed by an etching method, and a metal contact portion is formed by embedding a metal in the groove portion.
C. 상기 금속콘택트부의 표면에 에칭법을 사용해서 메탈배선층을 형성하고,C. forming a metal wiring layer on the surface of the metal contact portion by using an etching method,
D. 상기 메탈배선층의 표면을 전기절연피막으로 덮음으로써 분리영역을 형성하는 것을 특징으로 한다.D. A separation region is formed by covering the surface of the metal wiring layer with an electrical insulating film.
상기 구성에 있어서는, 금속콘택트부가, 텅스텐 및 텅스텐을 함유한 합금으로부터 선택되는 적어도 1개의 금속으로 형성하는 것이 바람직하다. 또 금속콘택트부의 밑바탕에 미리 스퍼터법에 의해서 텅스텐, 티탄, 티탄을 함유한 합금으로부터 선택되는 밑바탕층을 형성해도 된다. 실리콘기판을 손상하지 않기 위해서이다.In the above configuration, the metal contact portion is preferably formed of at least one metal selected from tungsten and an alloy containing tungsten. Moreover, you may form the base layer chosen from the alloy containing tungsten, titanium, and titanium by the sputtering method in the base of a metal contact part previously. This is to avoid damaging the silicon substrate.
또 상기 구성에 있어서는, 금속콘택트부를 상기 반도체장치본체의 외주를 포위하는 위치에 형성하는 것이 바람직하다.In the above configuration, the metal contact portion is preferably formed at a position surrounding the outer circumference of the semiconductor device body.
또 상기 구성에 있어서는, 금속콘택트부의 폭을 0.01㎛ 이상 1㎛ 이하의 범위로 형성하는 것이 바람직하다.Moreover, in the said structure, it is preferable to form the width | variety of a metal contact part in the range of 0.01 micrometer or more and 1 micrometer or less.
또 상기 구성에 있어서는, 반도체장치본체의 외주를 포위하는 금속콘택트부를 1열 또는 2열로 형성하는 것이 바람직하다.In the above configuration, it is preferable that the metal contact portions surrounding the outer circumference of the semiconductor device body be formed in one or two rows.
또 상기 구성에 있어서는, 전기절연피막에 에칭법을 사용해서 메탈배선층까지 도달하는 홈부를 형성하고, 상기 홈부분에 제2메탈배선층을 형성하는 것이 바람직하다.In the above configuration, it is preferable that the groove portion reaching the metal wiring layer is formed in the electrical insulating film by the etching method, and the second metal wiring layer is formed in the groove portion.
또 상기 구성에 있어서는, 실리콘기판과 층간절연막과의 사이의 반도체장치본체영역의 단부에, 가열산화법에 의해 산화실리콘으로 이루어진 필드산화막을 형성하는 것이 바람직하다.In the above structure, it is preferable to form a field oxide film made of silicon oxide at the end of the semiconductor device body region between the silicon substrate and the interlayer insulating film by the heat oxidation method.
또 상기 구성에 있어서는, 층간절연막을 산화실리콘을 주성분으로 하는 막으로 형성하는 것이 바람직하다. 산화실리콘을 주성분으로 하는 막은, 산화실리콘만이어도 되고, 산화실리콘에 붕소를 예를 들면 1~6중량%정도, 또는 인을 4~8중량%를 첨가해도 된다. 물론 다른 성분을 첨가해도 된다.In the above configuration, it is preferable that the interlayer insulating film is formed of a film containing silicon oxide as a main component. The film containing silicon oxide as a main component may be only silicon oxide, or about 1 to 6% by weight of boron, or 4 to 8% by weight of phosphorus, may be added to the silicon oxide. Of course, you may add another component.
또 상기 구성에 있어서는, 층간절연막의 두께를 0.1㎛~1.0㎛의 범위로 형성하는 것이 바람직하다.Moreover, in the said structure, it is preferable to form the thickness of an interlayer insulation film in the range of 0.1 micrometer-1.0 micrometer.
또 상기 구성에 있어서는, 메탈배선층을 덮는 전기절연막을 질화실리콘막으로 형성하는 것이 바람직하다.In the above configuration, it is preferable that the electrical insulating film covering the metal wiring layer is formed of a silicon nitride film.
상기한 본 발명의 구성에 의하면 실리콘기판상의 반도체장치본체영역과 분리영역(스크라이브레인영역)과 상기 2영역의 사이의 경계영역을 포함한 반도체장치로서, 상기 분리영역의 상기 실리콘기판보다 상층에 층간절연막을 존재시키는 동시에, 상기 경계영역에 상기 실리콘기판과 도통하는 적어도 1열의 금속콘택트부를 구비하고, 상기 금속콘택트부는 메탈배선층과 도통하고 있고, 또한 상기 메탈배선층은 전기절연피막으로 덮여 있으므로 치핑이 없는 스크라이브를 할 수 있고, 실리콘기판을 손상하지 않고, 또한 기판의 전위고정이 용이한 반도체장치를 실현할 수 있다. 예를 들면, 금속콘택트부로서 텅스텐(W)을 사용한 경우, 치핑이 없는 스크라이브가 가능하게 되고, 텅스텐(W)매립시의 텅스텐(W)의 에칭에 있어서 실리콘기판이 에칭되지 않고, 또한 기판의 전위고정이 용이하고 확실하게 된다. 또 외부로부터의 불순물침입을 완전히 방지하기 때문에, 텅스텐(W)매립기술을 사용하는 하프미크론디바이스라고 불리는 미세화·고집적화된 반도체의 고신뢰성화·고성능화를 달성할 수 있다.According to the configuration of the present invention described above, a semiconductor device including a semiconductor device body region on a silicon substrate and a separation region (scribe lane region) and a boundary region between the two regions, wherein the interlayer insulating film is formed above the silicon substrate in the separation region. And at least one row of metal contact portions in electrical contact with the silicon substrate in the boundary region, the metal contact portions conducting with the metal wiring layer, and the metal wiring layer is covered with an electrical insulating film, so that there is no chipping. The semiconductor device can be realized without damaging the silicon substrate and easily fixing the potential of the substrate. For example, when tungsten (W) is used as the metal contact portion, chipping without chipping is possible, and the silicon substrate is not etched in the etching of tungsten (W) when tungsten (W) is embedded, and The potential fixation becomes easy and certain. In addition, since impurity intrusion from the outside is completely prevented, high reliability and high performance of a miniaturized and highly integrated semiconductor called a half micron device using a tungsten (W) embedding technique can be achieved.
다음에 본 발명의 반도체장치의 제조방법에 의하면 상기 본 발명의 반도체장치를 효율좋게 합리적으로 제조할 수 있다.Next, according to the method for manufacturing a semiconductor device of the present invention, the semiconductor device of the present invention can be efficiently and reasonably manufactured.
이하 실시예를 사용해서 본 발명을 더욱 구체적으로 설명한다.The present invention will be described in more detail using the following examples.
[실시예 1]Example 1
제2도는 본 발명의 일실시예의 반도체장치의 평면도를 표시한 것으로서, 실리콘기판(55)상에 반도체장치본체영역(62)과 분리영역(스크라이브레인영역)(52)과 상기 2영역의 사이의 경계영역(63)을 표시하고 있다.2 shows a plan view of a semiconductor device according to an embodiment of the present invention, wherein the semiconductor device body region 62 and the isolation region (scribe lane region) 52 and the two regions on the silicon substrate 55 are shown in FIG. The border area 63 is shown.
제1도는 제2도의 반도체장치본체영역(62)과 분리영역(스크라이브레인영역)(52)과 경계영역(63)을 포함한 부분의 단면도이다. 제1도에 있어서, 층간절연막(51)을 스크라이브레인영역(52)상에 잔존시키고, 또한 텅스텐제의 금속콘택트부(53),(53')의 폭을 1㎛이하, 예를 들면 폭이 0.8㎛이고, 깊이가 1.6㎛로 하므로써, 텅스텐매립시의 실리콘기판(55)의 에칭을 방지할 수 있다. 1㎛을 넘는 폭에서는 텅스텐의 전체면에칭시에 콘택트(56)내의 텅스텐도 제거되어 버리고 실리콘기판(55)의 에칭을 완전히는 방지할 수 없게 된다.FIG. 1 is a cross-sectional view of a portion including the semiconductor device body region 62, isolation region (scribe lane region) 52, and boundary region 63 of FIG. In FIG. 1, the interlayer insulating film 51 is left on the scribe-lane area 52, and the widths of the tungsten metal contact portions 53 and 53 'are 1 µm or less, for example, the width thereof. By 0.8 m and a depth of 1.6 m, etching of the silicon substrate 55 at the time of tungsten embedding can be prevented. If the width exceeds 1 mu m, the tungsten in the contact 56 is also removed at the time of etching the entire surface of the tungsten, and the etching of the silicon substrate 55 cannot be completely prevented.
또, 제1도의 스크라이브레인영역(52)의 구조에서는 스크라이브후의 단부에 있어서 외부와 접촉하는 층으로서, 질화실리콘으로 이루어진 두께 1.0㎛의 최종 보호막(57)과, 실리콘기판(55)의 표면에, 두께 0.4㎛의 산화실리콘막(58),(58')과, 산화실리콘에 붕소(B) 3중량%와 인(P)을 6중량% 함유한, 두께 1.6㎛의 층간절연막(51) 및 산화실리콘막으로 이루어진 두께 1.0㎛의 층간절연막(59)이 있다. 이 때문에, 텅스텐을 매립한 제1메탈배선층(60)과 실리콘기판(55)과의 금속콘택트부(53)(53')와, 알루미늄제(폭 10㎛, 두께 0.8㎛)의 제1메탈배선층(60)과, 알루미늄제(폭 6㎛, 두께 1.0㎛)의 제2메탈배선층(61)과의 콘택트(56)에 의해서, 반도체장치본체(62)의 외주를 포위함으로써, 반도체장치내부에의 불순물의 침입을 완전히 방지할 수 있다. 또, 텅스텐을 매립한 금속콘택트부(53)(53')를, 2열의 구조로 하므로써, 외부로부터 침입한 불순물의 영향에 의해서 한쪽의 콘택트(53)가 침식되었다해도, 다른 쪽의 금속콘택트부(53')에 의해서 안정적으로 기판전위를 확보할 수 있다. 또 콘택트(56)를 금속콘택트부(53)와 동(53')의 중간에 위치시킴으로써 최소의 면적으로 신뢰성이 높은 구조로 할 수 있다. 금속콘택트부를 2열의 구조로 한 경우의 1열의 폭은 상기한 것과 같은 이유에 의해 1㎛ 이하가 바람직하다.In the structure of the scribe lane region 52 of FIG. 1, the end protective film 57 having a thickness of 1.0 mu m of silicon nitride and the surface of the silicon substrate 55 are formed as a layer in contact with the outside at the end after scribing. Silicon oxide films 58 and 58 'having a thickness of 0.4 mu m, an interlayer insulating film 51 having a thickness of 1.6 mu m, and an oxide containing 3% by weight of boron (B) and 6% by weight of phosphorus (P) in silicon oxide; There is an interlayer insulating film 59 having a thickness of 1.0 mu m. For this reason, the metal contact portions 53 and 53 'between the first metal wiring layer 60 and the silicon substrate 55 in which tungsten is embedded, and the first metal wiring layer made of aluminum (width 10 mu m, thickness 0.8 mu m) are made of aluminum. The outer periphery of the semiconductor device main body 62 is surrounded by a contact 56 between the 60 and the second metal wiring layer 61 made of aluminum (6 μm in width and 1.0 μm in thickness). Intrusion of impurities can be completely prevented. In addition, since the metal contact portions 53 and 53 'embedded with tungsten are structured in two rows, the other metal contact portion is eroded even when one contact 53 is eroded by the influence of impurities penetrating from the outside. By 53 ', the substrate potential can be secured stably. Further, by placing the contact 56 in the middle of the metal contact portion 53 and the copper 53 ', it is possible to obtain a structure having high reliability with a minimum area. The width of one row in the case where the metal contact portion is structured in two rows is preferably 1 µm or less for the same reason as described above.
한편, 스크라이브시의 치핑에 관해서는, 층간절연막(51)을 스크라이브레인상에 잔존시킴으로써, 실리콘기판(55)이 노출된 구조보다는 내성이 향상된다. 실리콘기판(55)을 산화해서 얻어지는 산화실리콘막(58)(58')을 층간절연막(51)의 아래에 형성함으로써 실리콘기판(55)과의 계면이 연속적으로 형성된다. 이에 의해서 내성을 더욱 향상시킬 수 있고, 스크라이브시의 치핑을 방지할 수 있다.On the other hand, with respect to chipping during scribing, the interlayer insulating film 51 remains on the scribe lane, so that the resistance is improved rather than the structure in which the silicon substrate 55 is exposed. By forming the silicon oxide films 58 and 58 'obtained by oxidizing the silicon substrate 55 under the interlayer insulating film 51, the interface with the silicon substrate 55 is formed continuously. Thereby, tolerance can be improved further and chipping at the time of scribe can be prevented.
[실시예 2]Example 2
본 발명의 제2실시예에 대해서, 제3도~제10도를 사용해서 설명한다.A second embodiment of the present invention will be described with reference to FIGS. 3 to 10.
제3도는 반도체장치본체와 스크라이브레인영역과의 경계부분의 단면을 표시한 것이다. 실리콘기판(71)상에 반도체장치본체영역의 단부가 되는 필드산화막(72)을 실리콘기판(71)의 열산화에 의해 형성한다. 그후, 소망의 반도체형성공정을 거친 후 층간절연막(73)을 피착하고, 반도체형성과정의 메탈배선층과 밑바탕도전층과의 콘택트를 형성하기 위한 포토마스크(74)를 형성한다(제3도). 본 실시예에서는, 실리콘기판(71)을 1000℃에서 100분간 열산화해서 두께 500㎚ 의 필드산화막(72)을 형성하고, CVD법에 의해서 붕소(3중량%)와 인(6중량%)을 함유한 산화시리콘막을 형성해서 두께 1.6㎛의 층간절연막(73)으로 했다.3 shows a cross section of the boundary portion between the semiconductor device body and the scribe lane region. A field oxide film 72 serving as an end portion of the semiconductor device body region is formed on the silicon substrate 71 by thermal oxidation of the silicon substrate 71. Thereafter, after passing through a desired semiconductor forming step, an interlayer insulating film 73 is deposited, and a photomask 74 for forming a contact between the metal wiring layer and the underlying conductive layer in the semiconductor forming process is formed (FIG. 3). In this embodiment, the silicon substrate 71 is thermally oxidized at 1000 ° C. for 100 minutes to form a field oxide film 72 having a thickness of 500 nm, and boron (3% by weight) and phosphorus (6% by weight) are formed by CVD. A silicon oxide film was formed to obtain an interlayer insulating film 73 having a thickness of 1.6 mu m.
이어서 공지의 드라이에칭기술에 의해서 포토마스크(74)의 개구부의 산화실리콘막을 제거한 후, 마스크(74)를 제거한 경우를 제4도에 표시한다. (75)는 홈부이다. 본 실시예에서는 홈부(75)의 폭은 0.8㎛이고, 깊이가 1.6㎛로 하고, 반도체장치본체의 외주를 포위하는 구조로 했다. 홈부(75)의 폭이 0.8㎛이고, 깊이가 1.6㎛이기 때문에, 종래의 메탈스퍼터법에서는 콘택트바닥부에서의 피착률이 낮고, 메탈배선층과 실리콘기판(71)과의 콘택트를 형성하기 어렵다. 이 때문에, CVD법에 의해서 얻어지는 텅스텐막을 사용한 콘택트내부의 매립기술을 적용했다.Next, after removing the silicon oxide film of the opening part of the photomask 74 by a well-known dry etching technique, the case where the mask 74 is removed is shown in FIG. 75 is a groove portion. In this embodiment, the groove portion 75 has a width of 0.8 mu m, a depth of 1.6 mu m, and a structure surrounding the outer circumference of the semiconductor device body. Since the groove portion 75 has a width of 0.8 mu m and a depth of 1.6 mu m, in the conventional metal sputtering method, the deposition rate at the contact bottom is low, and it is difficult to form a contact between the metal wiring layer and the silicon substrate 71. For this reason, the embedding technique inside the contact using the tungsten film obtained by CVD method was applied.
제4도에 표시한 구조로부터 전체면에 텅스텐(76)을 성장시킨 경우를 제5도에 표시한다. 이때, CVD법에 의한 텅스텐(76)만으로는, 텅스텐(76)의 성장에 사용하는 가스와 실리콘기판(71)에 의해서 발생하는 반응을 억제하기 어렵다. 이 때문에 밑바탕에 스퍼터법에 의해서 피착한 형성한 텅스텐(76)을 미리 피착해두는 것이 바람직하다. 이 스퍼터법에 의해서 피착한 텅스텐(76)은, 티탄(Ti), 또는 티탄을 함유한 합금(예를 들면, TiN, TiW)의 막으로 대용하는 것도 가능하다.The case where tungsten 76 is grown on the whole surface from the structure shown in FIG. 4 is shown in FIG. At this time, only the tungsten 76 by the CVD method hardly suppresses the reaction generated by the gas and silicon substrate 71 used for the growth of the tungsten 76. For this reason, it is preferable to deposit previously formed tungsten 76 deposited on the base by the sputtering method. The tungsten 76 deposited by this sputtering method can also be substituted by the film of titanium (Ti) or the alloy containing titanium (for example, TiN and TiW).
제5도에 표시한 구조로부터 전체면의 텅스텐(76)을 에칭해서 콘택트(75)에만 텅스텐(76)을 잔존시킨 경우를 제6도에 표시한다. 이때 층간절연막(73)이 있기 때문에, 반도체장치본체영역의 단차부의 텅스텐(76)을 제거하기 위한 오버에칭을 행하여도, 종래예에 표시한 바와같은 실리콘기판(71)의 도려냄은 발생하지 않는다. 제6도에 표시한 바와 같이 반도체장치본체의 외주를 텅스텐으로 매립한 콤팩트에 의해서 포위한다.The case where tungsten 76 is etched from the entire surface from the structure shown in FIG. 5 and tungsten 76 remains only in the contact 75 is shown in FIG. At this time, since the interlayer insulating film 73 is provided, even if overetching is performed to remove the tungsten 76 in the stepped portion of the semiconductor device body region, the silicon substrate 71 as shown in the prior art is not cut out. . As shown in FIG. 6, the outer circumference of the semiconductor device body is surrounded by a compact embedded with tungsten.
이어서, 전체면에 제1메탈배선을 형성하기 위한 배선재료(77)를 피착한다(제7도). 다음에 배선층형성을 위한 포토마스크(78)을 형성한다(제8도). 다음에 드라이에칭에 의해 마스크(78)의 개구부의 배선재료(77)를 제거해서 제1메탈배선층(79)을 형성한 경우를 제9도에 표시한다. 이와 같이 하므로써 종래예에 표시한 바와 같은 배선층의 단선은 발생하지 않는다. 본 실시예에서는, 제1메탈배선재료(77)로서 두께 0.8㎛, 폭 10㎛의 알루미늄을 사용했다.Subsequently, a wiring material 77 for forming the first metal wiring on the entire surface is deposited (FIG. 7). Next, a photomask 78 for forming a wiring layer is formed (FIG. 8). Next, a case where the first metal wiring layer 79 is formed by removing the wiring material 77 in the opening portion of the mask 78 by dry etching is shown in FIG. In this way, disconnection of the wiring layer as shown in the conventional example does not occur. In this embodiment, aluminum having a thickness of 0.8 μm and a width of 10 μm was used as the first metal wiring material 77.
이어서, 최종보호막으로서 질화실리콘막(80)을 플라즈마 CVD법에 의해 형성한 경우를 제10도에 표시한다. 질화실리콘막(80)은 내수성이 뛰어나다. 따라서, 본 실시예의 구조를 취하면 콘택트(76)의 부분에서 수분의 침입을 방지하는 것이 가능하게 된다.Next, FIG. 10 shows the case where the silicon nitride film 80 is formed by the plasma CVD method as the final protective film. The silicon nitride film 80 is excellent in water resistance. Therefore, by adopting the structure of the present embodiment, it is possible to prevent the ingress of moisture in the portion of the contact 76.
[실시예 3]Example 3
제3도로부터 제10도에서는 메탈배선으로서 1층만을 사용한 실시예를 설명했으나, 다음에 제11도로부터 제15도를 사용해서 2층메탈배선에 사용한 경우의 실시예에 대해서 설명한다.3 to 10, an embodiment using only one layer as the metal wiring has been described. Next, an embodiment in the case of using the two-layer metal wiring using FIGS. 11 to 15 will be described.
제7도~제9도까지의 공정은 1층메탈배선과 마찬가지이다. 이후, 제2층째의 메탈배선을 형성하기 위하여, 제1메탈배선층(79)과 제2메탈배선층과의 층간절연막(81)을 형성하고, 제1메탈배선층(79)과 제2메탈배선층과의 콘택트를 형성하기 위한 포토마스크(82)를 형성한 경우를 제11도에 표시한다. 본 실시예에서는 층간절연막(81)으로서 플라즈마 CVD 법에 의해서 얻어지는 산화실리콘막을 사용했다. 포토마스크(82)의 개구부의 산화실리콘막(81)을 드라이에칭에 의해 제거한 후, 포토마스크(82)를 제거했다. 이렇게 해서 제1메탈배선(79)과 제2메탈배선과의 콘택트창(83)을 형성한 경우를 제12도에 표시한다.The process from FIG. 7 to FIG. 9 is the same as that of 1-layer metal wiring. Thereafter, in order to form the second metal wiring, an interlayer insulating film 81 between the first metal wiring layer 79 and the second metal wiring layer is formed, and the first metal wiring layer 79 and the second metal wiring layer are formed. 11 shows a case where the photomask 82 for forming a contact is formed. In this embodiment, a silicon oxide film obtained by the plasma CVD method is used as the interlayer insulating film 81. After the silicon oxide film 81 in the opening portion of the photomask 82 was removed by dry etching, the photomask 82 was removed. Thus, the case where the contact window 83 between the 1st metal wiring 79 and the 2nd metal wiring is formed is shown in FIG.
이어서, 전체면에 제2메탈배선을 형성하기 위한 배선재료(84)를 피착해서 제1메탈배선층(79)과 제2메탈배선층과의 콘택트(85)를 형성한다. 이후, 배선층형성을 위한 포토마스크(86)를 형성했다(제13도). 다음에 드라이에칭에 의해 마스크(86)의 개구부의 배선재료(85)를 제거하고, 제2메탈배선층(87)을 형성한 경우를 제14도에 표시한다. 본 실시예에서는, 제2메탈배선의 배선재료(84)로서 두께 1.0㎛, 폭 6㎛의 알루미늄을 사용했다.Subsequently, a wiring material 84 for forming the second metal wiring on the entire surface is deposited to form a contact 85 between the first metal wiring layer 79 and the second metal wiring layer. Then, the photomask 86 for wiring layer formation was formed (FIG. 13). Next, the wiring material 85 of the opening part of the mask 86 is removed by dry etching, and the case where the 2nd metal wiring layer 87 is formed is shown in FIG. In this embodiment, aluminum having a thickness of 1.0 mu m and a width of 6 mu m was used as the wiring material 84 for the second metal wiring.
이어서, 최종보호막으로서 질화실리콘막(88)을 플라즈마 CVD법에 의해 형성한 경우를 제15도에 표시한다. 제15도는 제10도의 구조와 비교해서, 층간절연막(81)과 제2메탈배선층(87)을 부가한 구조로 되어 있다. 층간절연막(73)으로서 붕소와 인을 함유한 산화실리콘막을 사용하고, 또한 층간절연막(81)으로서 플라즈마 CVD법에 의한 산화실리콘막을 사용하고 있다. 이 때문에 스크라이브단부로부터의 수분의 침입에 대해서는, 1층메탈배선구조의 경우보다도 2층메탈배선구조의 쪽이 내성이 낮은 것이 된다. 그러나, 제15도에 표시한 구조를 취하면 금속콘택트부(76) 및 콘택트(85)의 부분에서 수분의 침입을 방지하는 것이 가능하게 된다.Next, FIG. 15 shows a case where the silicon nitride film 88 is formed by the plasma CVD method as the final protective film. FIG. 15 has a structure in which an interlayer insulating film 81 and a second metal wiring layer 87 are added as compared with the structure of FIG. As the interlayer insulating film 73, a silicon oxide film containing boron and phosphorus is used, and as the interlayer insulating film 81, a silicon oxide film by plasma CVD is used. For this reason, the invasion of moisture from the scribe end has less resistance in the two-layer metal wiring structure than in the case of the one-layer metal wiring structure. However, if the structure shown in Fig. 15 is taken, it is possible to prevent the ingress of moisture in the metal contact portion 76 and the portion of the contact 85.
[실시예 4]Example 4
반도체장치가 사용되는 환경은 일정하지는 않고, 고온, 고습, 고압의 경우가 있고, 외부로부터의 수분등의 불순물의 영향을 받지 않는 구조가 아니면 안된다. 제10도와 제15도에 표시한 구조의 경우에는, 층간절연막(73)으로부터의 수분의 침입시에 제1메탈배선층(79)이 부식하고 금속콘택트부(76)와의 도통이 불안정하게 될 가능성이 있다. 그래서, 본 실시예에서는 제16도, 제17도에 표시한 바와같이 제1메탈배선층과 하층도전막과의 금속콘택트부(76)와 동(76')를 2열로 했다. 제16도는 1층메탈배선구조의 경우이다. 또, 제17도는 2층메탈배선구조의 경우이다. 제17도에 표시한 바와 같이, 제1메탈배선층(79)과 제2메탈배선층(87)과의 콘택트(85)는, 금속콘택트부(76)와 동(76')과의 중간에 위치시키고 있다. 금속콘택트부(76')(혹은 콘택트(76))상에 콘택트(85)를 형성한 경우의 형상을 제18도에 표시한다. 제2메탈배선층(87)의 커버리지가 나쁘기 때문에, 최종보호막(88)이 콘택트(85)부분에 피착되지 않고, 외부로부터의 불순물이 직접 침입해버린다. 이 때문에, 콘택트(85)는 평탄한 영역에 형성할 필요가 있으나, 금속콘택트부(76)보다도 반도체장치본체쪽에 위치시키면 본체영역의 면적이 감소하고, 금속콘택트부(76')보다도 스크라이브레인쪽에서는 칩면적이 증대한다. 이상으로부터, 제17도에 표시한 바와 같이, 제1메탈배선층(79)과 제2메탈배선층(87)와의 콘택트(85)는, 금속콘택트부(76)와 동(76')와의 중간에 위치시킨다. 본 구조에 의하면 고온·고습·고압조건의 아래 사용되고, 수분의 침입이 있었을 경우에 있어서도, 금속콘택트부(76')의 부분에서의 반응에 그치기 때문에, 금속콘택트부에 의해서 기판의 전위를 고정할 수 있고, 반도체장치특정으로의 영향을 받지 않는 구조가 된다.The environment in which the semiconductor device is used is not constant, and there may be high temperature, high humidity, and high pressure, and the structure must not be affected by impurities such as moisture from the outside. In the structure shown in FIG. 10 and FIG. 15, there is a possibility that the first metal wiring layer 79 corrodes and the conduction with the metal contact portion 76 becomes unstable when moisture enters from the interlayer insulating film 73. have. Therefore, in the present embodiment, as shown in Figs. 16 and 17, the metal contact portion 76 and the copper 76 'between the first metal wiring layer and the lower conductive film are arranged in two rows. FIG. 16 shows the case of the one-layer metal wiring structure. 17 shows a case of a two-layer metal wiring structure. As shown in FIG. 17, the contact 85 between the first metal wiring layer 79 and the second metal wiring layer 87 is positioned in the middle of the metal contact portion 76 and the copper 76 '. have. 18 shows the shape of the case where the contact 85 is formed on the metal contact portion 76 '(or the contact 76). Since the coverage of the second metal wiring layer 87 is poor, the final protective film 88 is not deposited on the contact 85 portion, and impurities from the outside directly invade. For this reason, although the contact 85 needs to be formed in the flat area | region, if it is located in the semiconductor device main body rather than the metal contact part 76, the area of a main body area will reduce and it will be in the scribe lane side rather than the metal contact part 76 '. Chip area is increased. As mentioned above, as shown in FIG. 17, the contact 85 of the 1st metal wiring layer 79 and the 2nd metal wiring layer 87 is located between the metal contact part 76 and the copper 76 '. Let's do it. According to this structure, it is used under the conditions of high temperature, high humidity, and high pressure, and even in the case of invasion of water, it is only a reaction in the portion of the metal contact portion 76 ', so that the potential of the substrate is fixed by the metal contact portion. It is possible to obtain a structure which is not affected by the semiconductor device specific.
[실시예 5]Example 5
한편, 스크라이브시의 치핑내성의 향상을 위한 수법의 일례에 대해서, 제19도~제23도를 사용해서 설명한다.On the other hand, an example of a technique for improving chipping resistance during scribing will be described using FIGS. 19 to 23. FIG.
제19도는, 반도체장치본체와 스크라이브레인영역과의 경계부분의 단면을 표시한 것이다. 실리콘기판(71)상에, 반도체장치본체영역의 단부가 되는 필드산화막(72)을 실리콘기판(71)의 열산화에 의해 형성하는 경우에, 스크라이브레인상에도 필드산화막(72')을 형성하고 있다. 본 제조방법에 의하면, 실리콘기판(71)과 절연막과의 계면은 연속한 결정구조로 되고, 스크라이브시에 치핑이 발생하지 않게 된다. 이어서 제3도에서 설명한 실시예와 마찬가지로 층간절연막(73)을 피착하고, 반도체형성과정의 메탈배선층과 실리콘기판(71)과의 콘택트를 형성하기 위한 포토마스크(89)를 형성한 경우를 제19도에 표시한다. 본 실시예에서는 실리콘기판(71)을 1000℃하에서의 열산화에 의해서 두께 500㎚의 필드산화막(72) 및 동(72')를 형성하고, CVD법에 의해서 두께 1.6㎛의 붕소와 인을 함유한 산화실리콘막을 형성해서 층간절연막(73)으로 했다.19 shows a cross section of a boundary portion between the semiconductor device body and the scribe lane region. In the case where the field oxide film 72 serving as an end portion of the semiconductor device body region is formed on the silicon substrate 71 by thermal oxidation of the silicon substrate 71, the field oxide film 72 'is also formed on the scribe lane. have. According to this manufacturing method, the interface between the silicon substrate 71 and the insulating film has a continuous crystal structure, and chipping does not occur during scribing. Subsequently, as in the embodiment illustrated in FIG. 3, an interlayer insulating film 73 is deposited and a photomask 89 for forming a contact between the metal wiring layer and the silicon substrate 71 in the process of forming a semiconductor is formed. Shown in the figure. In this embodiment, the silicon substrate 71 is formed by thermal oxidation at 1000 ° C. to form a field oxide film 72 and a copper 72 ′ having a thickness of 500 nm, and containing boron and phosphorus having a thickness of 1.6 μm by CVD. A silicon oxide film was formed to be an interlayer insulating film 73.
본 제조방법에 의해 형성한 반도체장치본체와 스크라이브레인영역과의 경계부분의 단면구조를 제20도로부터 제23도에 표시한다. 경계부분의 제1메탈배선(79)과 실리콘기판(71)과의 콘택트가 금속콘택트부(76)뿐인 일례이다. 1층메탈배선의 경우가 제20도이다. 2층메탈배선의 경우가 제21도이다. 또, 경계부분의 제1메탈배선층(79)과 실리콘기판(71)과의 콘택트가 금속콘택트부(76)와 동(76')의 2열이고, 또한 1층메탈배선의 경우를 제22도에 표시한다. 2층메탈배선의 경우가 제23도이다. 제20도로부터 제23도의 어느 구조로도 스크라이브시의 치핑을 방지할 수 있다.The cross-sectional structure of the boundary portion between the semiconductor device body and the scribe lane region formed by the present manufacturing method is shown in FIG. 20 to FIG. The contact between the first metal wiring 79 at the boundary portion and the silicon substrate 71 is an example of only the metal contact portion 76. FIG. 20 shows the case of single-layer metal wiring. FIG. 21 shows the case of two-layer metal wiring. Further, the contact between the first metal wiring layer 79 and the silicon substrate 71 at the boundary portion is two rows of the metal contact portion 76 and copper 76 ', and the case of the one-layer metal wiring is shown in FIG. Mark on. The case of two-layer metal wiring is shown in FIG. Any structure of FIG. 20 to FIG. 23 can prevent chipping at the time of scribing.
이상 설명한 바와 같이 본 발명에 의하면, 치핑이 없는 스크라이브가 가능하게 되고, 텅스텐매립시의 텅스텐의 에칭에 있어서 실리콘기판이 에칭되지 않고, 또한 기판의 전위고정이 용이하고 확실하게 되고, 외부로부터의 불순물침입을 완전히 방지하기 때문에, 텅스텐매립기술을 사용하는 하프미크론디바이스의 고신뢰성화, 고성능화에 기여한다. 또한 텅스텐매립기술에는 여러 가지의 방법이 있으나, 본 발명은 그 방법이하에 관계없이 유효하고, 또 텅스텐 등의 매립기술을 사용하지 않는 경우에도 유효한 것은 명백하다.As described above, according to the present invention, it is possible to scribe without chipping, and the silicon substrate is not etched in the etching of tungsten at the time of tungsten embedding, and the potential of the substrate can be easily and surely fixed, and impurities from the outside can be obtained. Since the intrusion is completely prevented, it contributes to high reliability and high performance of the half micron device using the tungsten embedding technology. In addition, although there are various methods for the tungsten embedding technique, it is apparent that the present invention is effective regardless of the method or less, and is effective even when the embedding technique such as tungsten is not used.
다음에 본 발명의 반도체장치의 제조방법에 의하면, 상기 본 발명의 반도체장치를 효율좋게 합리적으로 제조할 수 있다.Next, according to the method for manufacturing a semiconductor device of the present invention, the semiconductor device of the present invention can be efficiently and reasonably manufactured.
Claims (20)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111294 | 1994-05-16 | ||
| JP94-101112 | 1994-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034611A KR950034611A (en) | 1995-12-28 |
| KR0161774B1 true KR0161774B1 (en) | 1999-02-01 |
Family
ID=14291997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950011654A KR0161774B1 (en) | 1994-05-16 | 1995-05-12 | Semiconductor device and manufacture thereof |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR0161774B1 (en) |
| TW (1) | TW277153B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180062729A (en) * | 2016-12-01 | 2018-06-11 | 현대오트론 주식회사 | Method for manufacturing of power semiconductor device |
-
1995
- 1995-05-01 TW TW084104401A patent/TW277153B/zh not_active IP Right Cessation
- 1995-05-12 KR KR1019950011654A patent/KR0161774B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180062729A (en) * | 2016-12-01 | 2018-06-11 | 현대오트론 주식회사 | Method for manufacturing of power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034611A (en) | 1995-12-28 |
| TW277153B (en) | 1996-06-01 |
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