KR0161429B1 - Method for forming isolatio film on a semiconductor device - Google Patents
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Abstract
반도체장치에 있어서 로코스와 트렌치를 조합한 조합형 소자분리막 형성방법이 제시되어 있다.In the semiconductor device, a method of forming a combination device isolation layer combining a locus and a trench is disclosed.
소자활성영역을 비선형 즉, T자형으로 레이아웃하고, 감광막을 플로우하여 트렌치를 형성하고, 산화저지층이나 패드산화막을 습식식각방법으로 언더커트를 형성하고, 트렌치 상에 열산화공정으로 필드산화막을 형성하는 것을 특징으로 한다.The device active region is laid out in a nonlinear form, that is, a T-shape, a photoresist film is flowed to form a trench, an undercut is formed by a wet etching method of an oxide blocking layer or a pad oxide film, and a field oxide film is formed on the trench by a thermal oxidation process. Characterized in that.
셀 영역에서는 리세스와 트렌치 형태로 주변회로 영역에서는 리세스와 로코스 형태로 프로파일이 형성되어, 로코스의 버즈 비크 현상, 트렌치의 디슁 현상 등의 문제점을 개선할 수 있고, 1회의 사진식각 공정으로 인해 공정시간을 줄일 수 있으며, 감광막패턴에 플로우 공정을 이용함으로써, 반도체장치의 집적도를 더욱 더 높일 수 있다.Profiles are formed in recesses and trenches in the cell region and recesses and locos in the peripheral circuit region, thereby improving problems such as the buzz beak phenomenon in the locus and the dicing phenomenon in the trenches. The processing time can be reduced, and the degree of integration of the semiconductor device can be further increased by using a flow process for the photosensitive film pattern.
Description
제1a도 및 제1b도는 종래의 국부적 산화(LOCOS)에 의한 소자분리방법을 설명하기 위해 도시한 단면도들이다.1A and 1B are cross-sectional views illustrating a device isolation method using a conventional local oxidation (LOCOS).
제2a도 내지 제2d도는 종래의 트렌치 소자분리의 제조공정을 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a conventional process of manufacturing trench isolation.
제3a도 내지 제3g도는 본 발명의 제1실시예에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.3A through 3G are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to a first embodiment of the present invention.
제4도는 본 발명의 제2실시예에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.4 is a cross-sectional view illustrating a method of forming a device isolation film of a semiconductor device in accordance with a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31,41 : 반도체기판 32,42 : 패드산화막31,41: semiconductor substrate 32,42: pad oxide film
34,44 : 산화저지층 36 : 감광막패턴34,44: oxide blocking layer 36: photoresist pattern
38 : 필드 산화막38: field oxide film
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 LOCOS 방법과 TRENCH 방법을 조합한 반도체장치의 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a method of forming an isolation layer in a semiconductor device combining a LOCOS method and a TRENCH method.
반도체산업이 고집적화됨에 따라 소자분리 영역도 축소되어, 64M 디램(Dynamic Random Access Memory; 이하 DRAM이라 함) 급에서는 0.45미크론(micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.As the semiconductor industry is highly integrated, device isolation is also reduced, requiring 0.45 micron technology for 64M DRAM (DRAM) and 0.25 micron technology for 256M DRAM.
또한, 소자분리 영역의 형성은 모든 제조공정단계에 있어서 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 필드절연막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.In addition, the formation of the device isolation region depends on the size of the active region and the process margin of the post-process step as an initial step in all manufacturing process steps. There is a demand for technology.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 측면산화에 의한 버즈비크(Bird's beak) 현상, 열공정으로 유발되는 버퍼층 응력에 의한 기판실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체장치의 전기적 특성향상 및 고집적화 추세에 난점이 되고 있다.In general, LOCal Oxidation of Silicon (LOCOS), which is widely used in the manufacture of semiconductor devices, is referred to as Bird's beak due to lateral oxidation and buffer layer stress caused by thermal processes. Due to problems such as crystal defects in substrate silicon and redistribution of impurities implanted for channel blocking, it is becoming a problem for the improvement of electrical characteristics and high integration of semiconductor devices.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자분리방법은, 필드산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있다.The device isolation method using a trench proposed to improve the problem of the LOCOS method is not formed by a thermal oxidation process like the LOCOS in the formation of a field oxide film, and thus the disadvantages of the LOCOS types caused by the thermal oxidation process are eliminated. It can be reduced to some extent.
그러나, 강한 소자분리 특성을 확보하기 위하여 기판에 일정 깊이 이상으로 트렌치를 형성하는 과정에서기판실리콘에 결정결함이 유발되며, 트렌치에 절연물질을 리필링(refilling)할 경우 넓은 트렌치 패턴에서는 리필링된 절연물질의 프로파일(profile)이 불균일하여 불안정한 소자분리 특성 및 일부의 구조적인 단차를 유발하는 또다른 문제점을 내포하고 있다.However, in order to secure strong device isolation characteristics, crystal defects are caused in the substrate silicon in the process of forming trenches over a predetermined depth, and when refilling the insulating material in the trenches, the refilled material is processed in a wide trench pattern. The non-uniform profile of the insulating material poses another problem that causes unstable device isolation characteristics and some structural steps.
도면을 통해 LOCOS와 트렌치에 의한 소자분리방법을 간단히 설명하기로 한다.The device isolation method by LOCOS and trench will be briefly described with reference to the drawings.
제1a도 및 제2b도는 종래의 일반적인 LOCOS에 의한 소자분리방법을 설명하기 위해 도시한 단면도들이다.1A and 2B are cross-sectional views illustrating a device isolation method using a conventional LOCOS.
제1a도를 참조하면, 반도체기판(1) 상에 패드산화막(3)과 질화막(5)을 적층한 후, 사진식각에 의해 비활성영역(9)의 상기 질화막을 제거한 다음, 상기 비활성영역(9)에 채널저지이온(7)을 주입하면, 일단의 비활성영역(9)과 활성영역(11)이 분리 형성된다.Referring to FIG. 1A, after the pad oxide film 3 and the nitride film 5 are stacked on the semiconductor substrate 1, the nitride film of the inactive area 9 is removed by photolithography, and then the inactive area 9 is removed. When the channel blocking ion (7) is injected into the channel, one end of the inactive region 9 and the active region 11 are formed separately.
제1b도를 참조하면, 비활성영역(9)과 활성영역(11)이 분리 형성된 결과물의 반도체기판을 산화로에 장입하여 소정 조건의 열산화공정을 거치게 되면 비활성영역(9)에 필드산화막(13)이 형성된다.Referring to FIG. 1B, when the semiconductor substrate of the resultant portion in which the inactive region 9 and the active region 11 are formed is charged into an oxidation furnace and subjected to a thermal oxidation process under a predetermined condition, the field oxide layer 13 is formed in the inactive region 9. ) Is formed.
상기 LOCOS를 이용한 소자분리구조의 제1b도를 참조하면, 필드산화막(13)의 하부에는 불순물이온의 열확산으로 인해 불순물이온의 재분포가 이루어진 채널저지영역(15)이 존재하며, 열산화공정 동안에 비활성영역(9)에 인접한 패드산화막(3)의 측면에도 활성영역 방향으로 함께 산화되어 버즈비크 현상을 야기하여, 최초의 비활성영역(17)에 비해 버즈비크 발생영역(19)만큼 비활성영역의 길이(20)가 커지게 된다. 상기 버즈비크 현상은 미세패턴의 디자인 룰(design rule)의 한계를 제한하여 반도체장치의 고집적화에 장애가 된다.Referring to FIG. 1b of the device isolation structure using the LOCOS, a channel blocking region 15 in which the impurity ions are redistributed due to thermal diffusion of impurity ions is present in the lower portion of the field oxide layer 13, and during the thermal oxidation process. The side surfaces of the pad oxide film 3 adjacent to the inactive region 9 are also oxidized in the direction of the active region to cause a buzz behaviour. 20) becomes large. The buzz behaviour is a barrier to high integration of the semiconductor device by limiting the limit of the design rule of the fine pattern.
또한, LOCOS방식은, 통상 3,000Å 이상의 두께로 필드산화막을 열성장시키게 되는데, 반도체기판에 선택적으로 덮여 있는 질화막 하부에 있어서 활성영역의 경계면 부근에 응력에 의한 결정결함이 발생되어 소자와 소자 사이의 누설전류를 증가시킨다.In addition, the LOCOS method generally thermally grows a field oxide film with a thickness of 3,000 kPa or more. In the lower part of the nitride film selectively covered with a semiconductor substrate, crystal defects caused by stress are generated near the interface of the active region, and thus, between the device and the device. Increase leakage current.
제2a도 내지 제2d도는 종래의 트렌치를 이용한 소자분리방법을 설명하기 위한 공정순서에 따른 단면도들이다.2A to 2D are cross-sectional views according to a process sequence for explaining a device isolation method using a conventional trench.
제2a도를 참조하면, 반도체기판(1) 상에 열산화방법으로 240Å정도 두께의 패드산화막(2)을 형성한 후, 이어서 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 칭함) 방법으로 질화막(4)을 1,500Å정도의 두께, 그리고 열산화막(6)을 1,000Å정도의 두께로 차례로 적층한 후, 비활성영역의 상기 열산화막을 사진식각공정으로 제거한다.Referring to FIG. 2A, a pad oxide film 2 having a thickness of about 240 kPa is formed on the semiconductor substrate 1 by thermal oxidation, and then a low pressure chemical vapor deposition (LPCVD) method is described. Then, the nitride film 4 is laminated in a thickness of about 1,500 kPa and the thermal oxide film 6 in a thickness of about 1,000 kPa, and then the thermal oxide film in the inactive region is removed by a photolithography process.
제2b도를 참조하면, 활성영역상에 잔류하는 열산화막을 식각마스크로 하여, 질화막(4)과 패드산화막(2)을 반응성 이온식각한 후, 계속해서 건식식각으로 반도체기판(1)을 식각하여 트렌치를 형성한다.Referring to FIG. 2B, after the reactive ion etching of the nitride film 4 and the pad oxide film 2 is performed using the thermal oxide film remaining on the active region as an etching mask, the semiconductor substrate 1 is subsequently etched by dry etching. To form a trench.
이때, 식각마스크인 열산화막은 상기 질화막/패드산화막 및 트렌치식각시의 식각선택비에 따라 함께 식각되어 적은 양이 남아 있게 된다. 또한, 상기 트렌치는 반도체장치의 디자인 룰에 따라 좁은 영역과 넓은 영역의 트렌치가 반도체기판에 공존하게 된다.At this time, the thermal oxide film, which is an etching mask, is etched together according to the etching selectivity of the nitride film / pad oxide film and the trench etching so that a small amount remains. In addition, according to the design rule of the semiconductor device, the trench may have a narrow region and a wide region of trenches coexist in the semiconductor substrate.
이어서, 상기 트렌치 내에 열산화방법으로 측벽산화막(8)을 형성하고, 다결정실리콘(10)을 5,000Å정도 이상의 두께로 침적한 후, 상기 트렌치 내에만 다결정실리콘을 채우기 위하여 이방성식각을 하게된다. 이때, 좁은 영역의 트렌치는 완전히 채워지나, 넓은 영역의 트렌치는 중앙부분이 함몰되어 트렌치 영역의 크기에 따라 필링 프로파일이 달리지는 일종의 로딩효과 (loading effect)가 발생한다.Subsequently, the sidewall oxide film 8 is formed by the thermal oxidation method in the trench, and the polysilicon 10 is deposited to a thickness of about 5,000 kPa or more, and then anisotropic etching is performed to fill the polysilicon only in the trench. At this time, the trench of the narrow region is completely filled, but the trench of the wide region is recessed in the center portion, thereby causing a kind of loading effect in which the filling profile varies depending on the size of the trench region.
제2c도를 참조하면, 열산화방법으로 트렌치를 채운 다결정실리콘 상단에 필드산화막(12)을 형성하게 되는데, 이 때에도 넓은 영역의 트렌치에 함몰된 부분은 보정되지 않는다.Referring to FIG. 2C, the field oxide film 12 is formed on the top of the polysilicon filling the trench by the thermal oxidation method, and the recessed portion of the trench in the wide region is not corrected.
제2d도를 참조하면, 버퍼층(열산화막,질화막 및 패드산화막)을 완충 산화막 식각액(불화암모늄(NH4F)과 불화수소(HF)가 7:1로 혼합된 용액; Buffered Oxide Etchant; 이하 B.O.E.라 칭함) 및 인산용액으로 습식식각한 후, 희생산화막(도시되지 않음)을 성장시켜 재차 습식식각함으로써 소자분리 공정이 완료된다.Referring to FIG. 2D, a buffer layer (thermal oxide film, nitride film, and pad oxide film) is mixed with a buffer oxide etching solution (ammonium fluoride (NH 4 F) and hydrogen fluoride (HF) 7: 1; Buffered Oxide Etchant; hereinafter BOE After wet etching with a phosphoric acid solution), a sacrificial oxide film (not shown) is grown and wet etching again to complete the device isolation process.
상기 트렌치를 잉요한 소자분리방법은, 넓은 영역의 트렌치 중앙부분의 다결정실리콘의 함몰현상(G)으로 인해 후속공정시 게이트라인 및 비트라인이 단락되거나 배선특성에 악영향을 미치게 되고, 제조수율 또한 감속하게 된다.In the device isolation method using the trench, the gate line and the bit line are short-circuited or adversely affect the wiring characteristics in the subsequent process due to the depression of polycrystalline silicon (G) in the central portion of the trench in a wide area, and the manufacturing yield is also reduced. Done.
또한, 필드산화막 형성시 유발되는 버즈비크현상(R)으로 인하여 분리영역을 축소하는데 한계를 내재하고 있을 뿐 아니라, 버퍼층의 고온열산화막을 식각할 때 필드산화막의 일정두께가 동시에 식각되므로, 이러한 공정마진을 감안하여 필드산화막의 두께를 더욱 증가시켜야 하며, 이로 인해 상기 버즈비크현상은 더욱 두드러지게 발생되어 반도체장치의 고집적화에 커다란 장애가 되고 있다.In addition, due to the Buzzbee phenomenon (R) induced during the formation of the field oxide film, there is a limitation in reducing the separation region, and since the constant thickness of the field oxide film is simultaneously etched when the high temperature thermal oxide film of the buffer layer is etched, such a process is performed. In view of the margin, the thickness of the field oxide film should be further increased, which causes the buzz beak to become more prominent, which is a major obstacle to the high integration of semiconductor devices.
한편, 상기 트렌치를 이용한 소자분리의 문제점을 개선하기 위하여 화학적-물리적 연마(Chemical Mechanical Polishing: 이하 CMP라 칭함)를 이용한 방법이 제안되었다.Meanwhile, in order to improve the problem of device isolation using the trench, a method using chemical mechanical polishing (hereinafter referred to as CMP) has been proposed.
상기 CMP를 이용한 방법은, 반도체기판에 형성된 리필링 절연물들을 횡방향으로 제거하기 때문에 트렌치 매립 및 식각방법으로써 이상적인 것으로 생각되어지나, 이 CMP방법 역시 트렌치의 폭이 수 ㎜정도로 커지면 넓은 트렌치영역의 가운데가 접시모양으로 파이는 디슁(dishing) 현상이 발생하여 상술한 바와 같은 불안정한 소자분리특성 및 일부의 구조적인 단차를 유발하는 문제점이 있다.The CMP method is considered to be ideal as a trench filling and etching method because the refilling insulators formed on the semiconductor substrate are laterally removed. However, this CMP method is also used in the center of a wide trench area when the trench width is increased to several millimeters. In the shape of a dish, pies have a dishing phenomenon, which causes unstable device isolation characteristics and some structural steps as described above.
셀 영역과, 주변회로 영역을 가진 반도체장치에 로코스와 트렌치를 조합한 소자분리방법을 적용함에 있어서, 로코스 방법은 소자분리영역이 좁거나 넓은 영역을 동시에 형성할 수 있으나, 트렌치 방법은 좁은 영역은 완전히 채워지나 넓은 영역은 중앙 부분이 함몰되어 동시에 형성할 수 없으므로 2회의 사진식각 공정이 필요하게 되어 공정시간이 지연되게 된다.In applying the device isolation method combining the LOCOS and the trench to the semiconductor device having the cell region and the peripheral circuit region, the LOCOS method can form a narrow or wide region at the same time, but the trench method is a narrow region. The silver is completely filled, but the large area can be formed at the same time because the central part is recessed. Therefore, two photolithography processes are required and the processing time is delayed.
본 발명의 목적은, 상기의 문제점을 해결하고 고집적화를 구현할 수 있는 로코스와 트렌치의 조합형 소자분리막 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a combination device isolation layer of a locomotive and a trench that can solve the above problems and implement high integration.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체장치의 소자분리막 형성방법은, 매우 작은 트랜치 폭을 가진 셀 영역과 넓은 트렌치 폭을 가진 주변회로 영역을 구비한 반도체장치에 있어서, 패드산화막과 산화저지층을 가진 반도체기판 상에 상기 셀 영역과 주변회로 영역의 각 활성영역을 감광막패턴 으로 한정하는 제1단계; 상기 한정된 각 활성영역들의 폭을 축소하기 위해 상기 감광막패턴을 플로우 하는 제2단계; 상기 확장된 감광막패턴을 이용하여 상기 산화저지층, 패드산화막 및 반도체기판의 소정 부위를 차례로 건식식각하여 트렌치들를 형성하는 제3단계; 상기 산화저지층을 습식식각하는 제4단계; 및 상기 셀 영역에서는 리세스와 트렌치 형태로, 상기 주변회로 영역에서는 리세스와 로코스 형태로 프로파일이 형성되도록, 트렌치들 상에 필드산화막을 형성하는 제5단계를 구비하는 것을 특징으로 한다.The device isolation film forming method of the semiconductor device according to an embodiment of the present invention for achieving the object of the present invention, in the semiconductor device having a cell region having a very small trench width and a peripheral circuit region having a wide trench width A first step of defining each active region of the cell region and the peripheral circuit region as a photoresist pattern on a semiconductor substrate having a pad oxide layer and an oxide blocking layer; A second step of flowing the photoresist pattern in order to reduce the width of each of the defined active regions; A third step of forming trenches by dry etching a predetermined portion of the oxide blocking layer, the pad oxide film, and the semiconductor substrate using the extended photoresist pattern; A fourth step of wet etching the oxide blocking layer; And forming a field oxide layer on the trenches such that the profile is formed in the cell region in the form of a recess and a trench, and in the peripheral circuit region in the form of a recess and a locus.
본 발명의 바람직한 실시예에 의한 소자분리막 형성방법에 있어서, 상기 제1단계에서 상기 활성영역의 형상은 T자형으로 구성되는 것이 바람직하다.In the method of forming a device isolation film according to the preferred embodiment of the present invention, the shape of the active region in the first step is preferably T-shaped.
또한, 상기 제2단계에서 상기 감광막패턴을 400℃ 이하에서 플로우하는 것이 바람직하다.In addition, in the second step, the photoresist pattern is preferably flowed at 400 ° C. or less.
상기 제3단계에서 셀 영역의 트렌치 깊이가 주변회로 영역의 트렌치 깊이보다 적어도 2배 이상인 것이 바람직하다.In the third step, the trench depth of the cell region is preferably at least two times greater than the trench depth of the peripheral circuit region.
상기 제4단계에서 상기 산화저지층을 습식식각할 때 언더커트함이 바람직하다.In the fourth step, it is preferable to undercut when wet etching the oxide blocking layer.
상기 산화저지층은 실리콘질화막을 1,000∼2,000Å 정도의 두께로 적층하여 형성되는 것이 더욱 바람직하다.The oxide blocking layer is more preferably formed by stacking a silicon nitride film in a thickness of about 1,000 to 2,000 kPa.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 소자분리막 형성방법은, 매우 작은 드랜치 폭을 가진 셀 영역과 넓은 트렌치 폭을 가진 주변회로 영역을 구비한 반도체장치에 있어서, 패드산화막과 산화저지층을 가진 반도체기판 상에 상기 셀 영역과 주변회로 영역의 각 활성영역을 감광막패턴 으로 한정하는 제1단계; 상기 한정된 각 활성영역들의 폭을 축소하기 위해 상기 감광막패턴을 플로우 하는 제2단계; 상기 확장된 감광막패턴을 이용하여 상기 산화저지층, 패드산화막 및 반도체기판의 소정 부위를 차례로 건식식각하여 트렌치들를 형성하는 제3단계; 상기 패드산화막을 습식식각하는 제4단계; 및 상기 셀 영역에서는 리세스와 트렌치 형태로, 상기 주변회로 영역에서는 리세스와 로코스 형태로 프로파일이 형성되도록, 트렌치들 상에 필드산화막을 형성하는 제5단계를 구비하는 것을 특징으로 한다.The device isolation film forming method of the semiconductor device according to another embodiment of the present invention for achieving the object of the present invention is a semiconductor device having a cell region having a very small trench width and a peripheral circuit region having a wide trench width. The method of claim 1, further comprising: defining each active region of the cell region and the peripheral circuit region as a photoresist pattern on a semiconductor substrate having a pad oxide film and an oxide blocking layer; A second step of flowing the photoresist pattern in order to reduce the width of each of the defined active regions; A third step of forming trenches by dry etching a predetermined portion of the oxide blocking layer, the pad oxide film, and the semiconductor substrate using the extended photoresist pattern; A fourth step of wet etching the pad oxide film; And forming a field oxide layer on the trenches such that the profile is formed in the cell region in the form of a recess and a trench, and in the peripheral circuit region in the form of a recess and a locus.
본 발명의 바람직한 실시예에 의한 소자분리막 형성방법에 있어서, 상기 제1단계에서 상기 활성영역의 형상은 T자형으로 구성되는 것이 바람직하다.In the method of forming a device isolation film according to the preferred embodiment of the present invention, the shape of the active region in the first step is preferably T-shaped.
또한, 상기 제2단계에서 상기 감광막패턴을 400℃ 이하에서 플로우하는 것이 바람직하다.In addition, in the second step, the photoresist pattern is preferably flowed at 400 ° C. or less.
상기 제3단계에서 셀 영역의 트렌치 깊이가 주변회로 영역의 트렌치 깊이보다 적어도 2배 이상인 것이 바람직하다.In the third step, the trench depth of the cell region is preferably at least two times greater than the trench depth of the peripheral circuit region.
상기 제4단계에서 상기 패드산화막을 습식식각할 때 언더커트함이 바람직하다.When the pad oxide film is wet-etched in the fourth step, it is preferably undercut.
상기 산화저지층은 실리콘질화막을 1,000∼2,000Å 정도의 두께로 적층하여 형성되는 것이 더욱 바람직하다.The oxide blocking layer is more preferably formed by stacking a silicon nitride film in a thickness of about 1,000 to 2,000 kPa.
이하, 첨부한 도명늘 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제3a도 내지 제4도는 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위하여, 그 바람직한 실시예를 공정수순에 따라 도시한 단면도들이다.3A to 4 are cross-sectional views showing preferred embodiments of the semiconductor device according to the present invention in accordance with a process procedure in order to explain the method of forming the device isolation film.
제3a도 내지 제3g도는 본 발명의 제1실시예에 따라 도시한 단면도들이다.3A to 3G are cross-sectional views shown in accordance with a first embodiment of the present invention.
제3a도는 활성영역 및 비활성영역을 정의하기 위한 패턴들을 형성하는 단계를 도시한 단면도이다.3A is a cross-sectional view illustrating the steps of forming patterns for defining an active region and an inactive region.
여기에서, A영역은 셀 영역을 나타내고 B영역은 주변회로 영역을 나타낸다.Here, region A represents a cell region and region B represents a peripheral circuit region.
반도체기판(31) 상에 패드산화막(32) 및 산화저지층(34)을 차례로 적층하는 제1공정, 상기 산화저지층(34) 상에 감광막을 도포한 후, 비활성영역 상의 감광막을 제거하여 감광막패턴(36)을 T자형으로 형성하는 제2공정으로 진행된다.The first step of sequentially stacking the pad oxide film 32 and the oxide blocking layer 34 on the semiconductor substrate 31, after applying the photosensitive film on the oxide blocking layer 34, the photosensitive film on the inactive region is removed to Proceeding to the second step of forming the pattern 36 in a T-shape.
상기 패드산화막(32)으로는, 예컨대 100∼1,000Å 정도의 열산화막을 사용하고, 상기 산화저지층(34)은 소정의 열산화공정에 대해 기판을 보호할 수 있는 물질로, 예컨대 1,000∼2,000Å 정도의 실리콘질화막을 사용하는 것이 바람직하다.As the pad oxide film 32, for example, a thermal oxide film having a thickness of about 100 to 1,000 kPa is used, and the oxide blocking layer 34 is a material that can protect the substrate against a predetermined thermal oxidation process. It is preferable to use about 질 silicon nitride film.
셀의 활성영역을 T자형으로 형성함으로써, 이전에는 비활성영역으로 남아 있던 부분을 활성영역으로 이용하고, 활성영역간의 거리가 일정하게 되어 트렌치 매립방법에 의해 소자분리영역을 형성할 경우에 트렌치 폭이 일정하게 유지되므로 트렌치 깊이가 일정하게 되도록 트렌치를 형성할수 있을 뿐만 아니라, 트렌치의 폭이 일정하기 때문에, 상기 트렌치를 용이하게 매립할 수 있다.By forming the active region of the cell in a T-shape, the portion remaining as the inactive region is used as the active region, and the distance between the active regions is constant so that the trench width is formed when forming the device isolation region by the trench filling method. Since the trench can be kept constant so that the trench depth is constant, the trench can be easily buried because the width of the trench is constant.
제3b도는 감광막패턴(36)을 플로우하는 단계를 도시한 단면도이다.3B is a cross-sectional view showing the flow of the photosensitive film pattern 36.
금속이나 절연물질을 용융점 이상으로 가열 용해시켜 배선형성이나 평탄화 공정에서 실시하는 플로우 공정을 이용하여 감광막 패턴(36)을 400℃ 이하에서 플로우 한다.The photosensitive film pattern 36 is flowed at 400 degrees C or less using the flow process which heat-dissolves a metal or an insulating material more than a melting point, and performs it in a wiring formation or a planarization process.
이때, 소자분리 영역은 상기 제3a도에서의 k1,k2가 k1',k2'로 축소되어, 반도체장치의 집적도를 높일 수 있다.In this case, in the isolation region, k 1 and k 2 in FIG. 3A are reduced to k 1 'and k 2 ', thereby increasing the integration degree of the semiconductor device.
제3c도는 상기 플로우 공정으로 형성된 감광막패턴(36)을 식각마스크로 하여 비활성영역의 산화저지층(34), 패드산화막(32)을 반응성 이온식각한 후, 계속해서 건식식각으로 반도체기판(31)을 식각하여 트렌치를 형성하는 단계를 도시한 단면도이다.3C shows that the photoresist layer pattern 36 formed by the flow process is an etch mask, and then reactive ion etching the oxide blocking layer 34 and the pad oxide layer 32 in the inactive region, followed by dry etching. Is a cross-sectional view showing a step of forming a trench by etching.
이때, 좁은 영역의 트렌치는 완전히 채워지나, 넓은 영역의 트렌치는 중앙부분이 함몰되어 트렌치 영역의 크기에 따라 필링 프로파일이 달라지는 일종의 로딩효과(loading effect)가 발생한다.At this time, the trench in the narrow region is completely filled, but the trench in the wide region is recessed in the center portion, thereby causing a kind of loading effect in which the filling profile varies depending on the size of the trench region.
따라서 셀 영역(A)과 주변 회로 영역(B)에서의 트렌치 깊이는 h1과 h2로 상호간에 차이가 발생한다.Therefore, the trench depths in the cell region A and the peripheral circuit region B are different from each other at h 1 and h 2 .
제3d도는 감광막패턴(36)과 패드 산화막(32)을 마스크로 하여 산화저지층(34)을 습식식각방법으로 언더커트를 형성한후 감광막패턴(36)을 제거하는 단계를 도시한 단면도이다.3D is a cross-sectional view illustrating a step of removing the photoresist pattern 36 after the undercut is formed by the wet etching method using the photoresist pattern 36 and the pad oxide layer 32 as a mask.
습식식각 방법으로 언더커트를 함으로써, 활성영역과 비활성영역 사이에 간격을 두어 동작전압에 따른 누설 전류를 제거하고 적당량의 버즈 비크(Bird's Beak)와 소자 분리의 단차 발생을 제거한다.Undercutting by wet etching removes leakage current according to the operating voltage by spacing between the active and inactive regions, and eliminates the generation of an appropriate amount of Bird's Beak and device separation.
제3e도는 산화저지층(32)을 마스크로 하여 반도체기판(31)을 적당량으로 식각하여 리세스하는 단계를 도시한 단면도이다.3E is a cross-sectional view illustrating a step of etching and recessing the semiconductor substrate 31 in an appropriate amount using the oxide blocking layer 32 as a mask.
이 때, 셀 영역의 넓은 영역에서는 2개의 단차가 형성되는데, 이는 후속 단계인 필드산화막(38) 형성시 옥사이드 프로파일 뿐만아니라 상대적인 스트레스 해결에 도움을 준다.At this time, two steps are formed in a wide area of the cell region, which helps to solve the relative stress as well as the oxide profile in the formation of the field oxide film 38 which is a subsequent step.
제3f도는 필드산화막(38)을 형성하는 단계를 도시한 단면도이다.3F is a cross-sectional view showing the step of forming the field oxide film 38. As shown in FIG.
상기 반도체기판(31)에 대해 상기 산화저지층(34)을 마스크로하여 열산화를 실시하여 500∼3,000Å 정도 두께의 필드산화막(38)을 형성한다.The semiconductor substrate 31 is thermally oxidized using the oxide blocking layer 34 as a mask to form a field oxide film 38 having a thickness of about 500 to 3,000 Å.
이 때, 셀 영역에서는 리세스와 트렌치 형태로, 주변회로의 넓은 영역에서는 리세스와 로코스 형태로 프로파일이 형성된다.At this time, the profile is formed in the form of recesses and trenches in the cell region and the form of recesses and locos in the wide region of the peripheral circuit.
제3g도는 최종적인 소자분리막 형성을 도시한 단면도이다.3G is a cross-sectional view showing the final device isolation film formation.
상기 버퍼층(열산화막, 산화저지층 및 패드산화막)을 완충 산화막 식각액(불화암모늄(NH4F)과 불화수소(HF)가 7:1로 혼합된 용액; Buffered Oxide Etchant) 및 인산용액으로 습식식각함으로써 소자분리 공정이 완료된다.The buffer layer (thermal oxide film, oxide blocking layer and pad oxide film) is a buffer oxide film etching solution (ammonium fluoride (NH 4 F) and hydrogen fluoride (HF) is a mixture of 7: 1; Buffered Oxide Etchant) and wet etching with a phosphoric acid solution As a result, the device isolation process is completed.
상기 본 발명의 제1실시예에 따르면, 습식식각방법으로 언더커트를 함으로써, 활성영역과 비활성영역 사이에 간격을 두어 동작전압에 따른 누설 전류를 제거하고 적당량의 버즈 비크(Bird's Beak)와 소자 분리의 단차 발생을 제거한다.According to the first embodiment of the present invention, by undercutting by a wet etching method, a gap between an active region and an inactive region is removed to remove leakage current according to the operating voltage, and an appropriate amount of Bird's Beak is separated from the device. Eliminate the generation of steps.
제4도는 본 발명의 제2실시예에 따른 반도체장치의 소자분리막 형성공정을 도시한 단면도이다.4 is a cross-sectional view showing a device isolation film forming process of a semiconductor device according to a second embodiment of the present invention.
제1실시예의 제3a도에서 제3c도에서 보여준 단계를 거친 후 제4도의 단계를 실시하여 상기 제1실시예에서와 같은 제3f도, 제3g도를 얻을 수 있다.After the steps shown in FIG. 3A to FIG. 3C of the first embodiment are performed, the steps of FIG. 4 are performed to obtain FIGS. 3F and 3G as in the first embodiment.
제4도는, 감광막패턴(46)과 산화저지층(44)을 마스크로 하여 패드산화막(42)을 습식식각방법으로 언더커트를 형성한 후 감광막패턴(46)을 제거하고, 트렌치를 형성하는 단계를 도시한 단면도이다.FIG. 4 shows that the undercut is formed by the wet etching method of the pad oxide film 42 by using the photoresist pattern 46 and the oxide blocking layer 44 as a mask, and then the photoresist pattern 46 is removed and a trench is formed. It is a cross-sectional view.
상기 본 발명의 제2실시예에 따르면, 제1실시예의 산화저지층을 습식식각하는 대신 패드산화막을 습식식각하여도 제1실시예와 동일한 효과, 예컨대 동작전압에 따른 누설 전류를 제거할 수 있음을 알 수 있다.According to the second embodiment of the present invention, instead of wet etching the oxide blocking layer of the first embodiment, the pad oxide film may be wet-etched to remove the same effect as that of the first embodiment, for example, leakage current according to the operating voltage. It can be seen.
따라서, 상술한 바와 같이 본 발명에 의한 반도체장치의 소자분리막 형성방법에 따르면, 감광막패턴에 플로우 공정을 이용함으로써, 반도체장치의 집적화를 더욱 더 높일 수 있을 뿐만 아니라 1회의 사진식각공정으로 공정시간을 효과적으로 줄일 수 있다.Therefore, as described above, according to the device isolation film forming method of the semiconductor device according to the present invention, by using the flow process in the photosensitive film pattern, not only can the integration of the semiconductor device be further increased, but also the processing time can be increased by one photolithography process. Can be effectively reduced.
또한, 습식식각방법으로 언더커트를 함으로써, 활성영역과 비활성영역 사이에 간격을 두어 동작전압에 따른 누설 전류를 제거하고 적당량의 버즈 비크(Bird's Beak)와 소자 분리의 단차 발생을 제거한다.In addition, the undercut is performed by the wet etching method to remove the leakage current according to the operating voltage by removing the gap between the active region and the inactive region, and to eliminate the generation of an appropriate amount of Bird's Beak and the step separation of the device.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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| KR1019950028483A KR0161429B1 (en) | 1995-08-31 | 1995-08-31 | Method for forming isolatio film on a semiconductor device |
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| KR1019950028483A KR0161429B1 (en) | 1995-08-31 | 1995-08-31 | Method for forming isolatio film on a semiconductor device |
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| KR970013203A KR970013203A (en) | 1997-03-29 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591184B1 (en) * | 2004-12-30 | 2006-06-19 | 동부일렉트로닉스 주식회사 | Method for forming dual bird's beak locos isolation |
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1995
- 1995-08-31 KR KR1019950028483A patent/KR0161429B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100591184B1 (en) * | 2004-12-30 | 2006-06-19 | 동부일렉트로닉스 주식회사 | Method for forming dual bird's beak locos isolation |
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| Publication number | Publication date |
|---|---|
| KR970013203A (en) | 1997-03-29 |
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