KR0158250B1 - Memory device having page select ability - Google Patents

Abstract

본 발명은 페이지 선택능력을 갖는 메모리 디바이스를 제공한다. 직렬엑세스 메모리 디바이스는 제1데이타 터미날과 복수의 어드레스 기억장소를 구비하는 메모리 셀 어레이를 포함하여 제공된다.The present invention provides a memory device having page selection capability. The serial access memory device includes a memory having a first data terminal and a plurality of address storages.                 It is provided including a cell array.

상기 직렬엑세스 메모리 디바이스는 시프트 레지스터, 어드레스 디코드회로 및 페이지 선택 디바이스로 구성된다.The serial access memory device is composed of a shift register, an address decode circuit and a page select device.

상기 페이지 선택 디바이스는 페이지 번호를 내부에 선택적으로 저장하기 위해 억세스 콘트롤신호, 어드레스 클럭신호 및 클럭신호에 응답한다.The page selection device is responsive to an access control signal, an address clock signal and a clock signal for selectively storing page numbers therein.

Description

페이지 선택능력을 갖는 메모리 디바이스             Memory device with page selectability         

제1(a)도는 종래의 하나의 메모리 시스템 구성도.1 (a) is a configuration diagram of a conventional memory system.

제1(b)도는 종래의 다른 메모리 시스템 구성도.1 (b) is another conventional configuration of a memory system.

제2(a)도는 본 발명에 따른 하나의 메모리 디바이스만을 구비하는 메모리 시스템 구성도.Figure 2 (a) is a memory system configuration having only one memory device according to the present invention.

제2(b)도는 본 발명에 따른 복수의 메모리 디바이스를 구비하는 메모리 시스템 구성도.2 (b) is a configuration diagram of a memory system including a plurality of memory devices according to the present invention.

제3도는 본 발명에 따른 상기 제1어드레스값의 전송 타이밍도.3 is a timing diagram of transmission of the first address value in accordance with the present invention.

제4도는 본 발명의 직렬억세스 메모리 디바이스의 구체적 구성의 일 실시예.4 is an embodiment of a specific configuration of the serial access memory device of the present invention.

제5(a)도는 본 발명에 따른, 제2(b)도의 메모리 디바이스 22의 쓰기동작의 타이밍도.FIG. 5 (a) is a timing diagram of a write operation of the memory device 22 of FIG. 2 (b) according to the present invention.

제5(b)도는 본 발명에 따른, 제2(b)도의 메모리 디바이스 22의 쓰기동작이 페이지 바운더리에 플립될 때 메모리 디바이스 24의 메모리 쓰기동작의 타이밍도.5 (b) illustrates the memory write operation of the memory device 24 when the write operation of the memory device 22 of FIG. 2 (b) is flipped to a page boundary according to the present invention.                 Timing diagram.

제5(c)도는 본 발명에 따라, 제2(b)도의 데이터가 쓰여진 메모리 디바이스 22의 메모리 읽기동작의 타이밍도.FIG. 5 (c) is a timing diagram of a memory read operation of the memory device 22 in which the data of FIG. 2 (b) is written according to the present invention.

제6(a)도는 제4도의 로드신호 448과 증분신호 446과 연결된 에지디텍터의 상세회로도.6 (a) is a detailed circuit diagram of an edge detector connected to the load signal 448 and the incremental signal 446 of FIG.

제6(b)도는 제4도의 로드 페이지신호 450과 연결된 에지디텍터의 상세회로도.6B is a detailed circuit diagram of an edge detector connected to the load page signal 450 of FIG.

제7도는 쓰기신호 241과 읽기신호 242와 클럭신호 230과 억세스콘트롤신호 240과의 관계를 나타내는 구성도.7 is a diagram showing the relationship between the write signal 241, the read signal 242, the clock signal 230 and the access control signal 240.

제8도는 엔드 오브 메모리신호 260을 발생하는 회로도이다.8 is a circuit diagram for generating an end of memory signal 260.

본 발명은 메모리 디바이스에 관한 것으로서 특히, 페이지 선택 능력을 갖는 집적회로 메모리 디바이스에 관한 것이다.TECHNICAL FIELD The present invention relates to a memory device, and more particularly, to an integrated circuit memory device having page selection capability.

현재의 멀티-미디어컴퓨터 시스템의 요구에 부응하기 위하여서, 집적회로 메모리 디바이스가 음성과 영상정보와 같은 막대한 량의 정보를 저장하기 위하여 사용되여지고 있다. 음성 또는 영상과 같은 정보는 데이터의 연속적 흐름의 특성을 갖는다.In order to meet the demands of current multi-media computer systems, integrated circuit memory devices are used to store huge amounts of information such as audio and video information.                 It is being used. Information such as audio or video is characterized by a continuous flow of data.

다시말해, 그러한 정보는 대부분의 경우 순차적으로 또는 직렬로 저장되고 복구된다. 전형적으로는, 데이터 처리시스템의 메모리시스템은 복수의 집적회로의 메모리 디바이스로 구성된다.In other words, such information is most often stored and restored sequentially or serially. Typically, a memory system of a data processing system includes a plurality of integrated circuits.                 It is composed of a memory device.

예컨데, 제1(a)도에서와 같이 복수의 IC 메모리 디바이스가 하나의 데이터 처리시스템내에서 하나의 중앙처리장치(CPU)12가 연결되는 메모리 시스템을 구성한다. 이러한 시스템의 구성에 있어서는, P1, P2등과 같은 외부의 핀들을 구비하여 각각의 메모리 디바이스 110, 112 등에 의하여 차지하는 다른 어드레스 범위를 구별하는 것이 필요하다.For example, as shown in FIG. 1 (a), a plurality of IC memory devices may include a memory system in which one CPU 12 is connected in one data processing system.                 Configure. In the configuration of such a system, external pins such as P1 and P2 are provided to occupy the memory devices 110 and 112, respectively.                 It is necessary to distinguish different address ranges.

제1(a)도에서와 같이 Vss는 제1메모리 디바이스 110의 P1, P2핀에 각기 연결되어 이 제1메모리 디바이스 110이 차지하는 어드레스 범위인 페이지 0을 나타내며, 그리고 Vdd는 제2메모리 디바이스 112의 P1 핀에 또한 Vss는 P2 핀에 연결되어 상기 디바이스 112가 차지하는 어드레스 범위인 페이지 1을 나타낸다. 이와 같은 목적으로 단지 P1, P2의 두핀만이 사용될 때에는 도시된 데이터 처리시스템에 사용되는 메모리 디바이스의 최대핀수는 네 개이다.As shown in FIG. 1 (a), Vss is connected to the P1 and P2 pins of the first memory device 110 to represent an address range occupied by the first memory device 110, respectively.                 Page 0, and Vdd is connected to the P1 pin of the second memory device 112 and Vss is connected to the P2 pin so that the device 112 occupies.                 Page 1, which is an address range, is shown. Memory used in the illustrated data processing system when only two pins of P1 and P2 are used for this purpose.                 The maximum number of pins on the device is four.

이러한 회로설계의 첫째의 단점은, 시스템내에서 각개의 메모리 디바이스에 요구되는 별도의 페이지 선택핀을 예컨데, P1, P2,… 등에 관한 것이다. 두 번째의 단점은 P1, P2 핀들을 기준전압 Vdd, Vss에 접속할 때 흔히 일어나는 조작자의 실수에 관한 것이다.The first drawback of this circuit design is that separate page select pins are required for each memory device in the system, such as P1, P2,... Etc. two                 The second drawback relates to the operator's mistake that often occurs when the P1 and P2 pins are connected to the reference voltages Vdd and Vss.

상술한 단점들을 회피하기 위해서, 일부 제조업자들은 메모리 디바이스의 사용자의 요구에 따라서 그 제조공정의 마지막 단계에서 페이지 번호를 상기 메모리 디바이스에 새겨넣어서 라벨을 한다. 그리하여 제조된 각각의 메모리 디바이스는 제1(b)도에 나타낸 바와 같이 고정되고 바꿀 수 없는 페이지 번호를 갖게되는 것이다. 이러한 방법은, 제1(a)도에서 보인 문제를 해결할 수는 있으나 새로운 결점을 초래한다.In order to circumvent the above disadvantages, some manufacturers have chosen the page number at the end of the manufacturing process according to the user's request of the memory device.                 Label it by engraving it in the device. Each memory device thus manufactured has a fixed and irreplaceable page number as shown in FIG. 1 (b).                 Will have. This method can solve the problem shown in FIG. 1 (a) but brings about a new drawback.

예컨데, 페이지 번호가 각각의 메모리 디바이스에 고정되어 있으므로 해서 제조업자는 각기 다른 페이지 번호를 갖는 메모리 디바이스의 상당량을 비축하여야 하는데 이는 재고관리에 있어서 손실인 것이다.For example, because page numbers are fixed on each memory device, manufacturers must stockpile a significant amount of memory devices with different page numbers.                 This is a loss in inventory management.

또한, 제조하는 시스템내에 고정된 페이지 번호를 갖는 메모리 디바이스를 사용하는 시스템 메이커는 이 시스템이 동일한 페이지 번호를 갖는 메모리 디바이스들을 포함하지 아니하도록 확실히 하여야 하는 것이다. 그렇지 아니하면, 상기 시스템은 제대로 작용하지 아니하는 것이다.In addition, a system maker using a memory device having a fixed page number in the system to be manufactured may have a memory in which the system has a same page number                 You must ensure that you do not include devices. Otherwise, the system is not working properly.

종래의 방법에 따른 상기의 문제점들을 해결하기 위하여, 본 발명은 페이지 선택능력을 구비하는 메모리 디바이스를 제공하는 것이다.In order to solve the above problems according to the conventional method, the present invention is to provide a memory device having a page selection capability.

본 발명에 따른 직렬억세스 메모리 디바이스는 제1데이터 터미날과 복수의 어드레스 기억장소를 갖는 하나의 메모리 셀 어레이를 구비한다. 상기 직렬억세스 메모리 디바이스는 하나의 시프트 레지스터, 어드레스 디코드회로와 페이지 선택 디바이스로 구성된다.The serial access memory device according to the present invention includes one memory cell array having a first data terminal and a plurality of address storage locations. The serial access                 The memory device is composed of one shift register, an address decode circuit and a page select device.

상기 시프트 레지스터는 어드레스 클럭신호에 응답하여 직렬억세스 메모리 동작의 제1어드레스값을 저장한다. 상기 시프트 레지스터는 상기의 제1데이터 터미날에 연결된 제1입력터미날을 구비한다.The shift register stores a first address value of a serial access memory operation in response to an address clock signal. The shift register is connected to the first data terminal.                 It has a first input terminal connected thereto.

상기 어드레스 디코드회로는 상기 메모리 쎌 어레이의 복수의 어드레스 기억장소에 직렬로 억세스하며, 억세스 콘트롤신호와 상기 제1어드레스값, 상기 어드레스 클럭신호와 클럭신호에 응답한다.The address decoding circuit serially accesses a plurality of address storage locations of the memory array, and includes an access control signal, the first address value, and the address.                 Respond to the clock signal and the clock signal.

상기 페이지 선택 디바이스는 상기 시프트 레지스터에 연결되고, 상기 억세스 콘트롤신호와 어드레스 클럭신호 및 클럭신호에 응답하여서 선택적으로 페이지 번호를 저장한다.The page selection device is coupled to the shift register and selectively pages in response to the access control signal, address clock signal, and clock signal.                 Save the number.

이하, 본 발명의 시상과 구체적 구상을 첨부한 도면과 함께 상술하기로 한다.Hereinafter, the awards and specific concepts of the present invention will be described in detail with the accompanying drawings.

제2(a)도에서와 같이 본 발명에 따르는 직렬억세스 메모리 21은 음성레코더 콘트롤 23에 연결된다. 이 정보라인에는 하나의 클럭라인(CLK)230, 어드레스 클럭(ADD CLK)라인 210, 양방향 데이터라인 220, 메모리 읽기/쓰기(WR/RD)라인 240과 엔드 오브 메모리(EOM)라인 260을 포함한다. 상기 메모리 읽기/쓰기 240라인은 메모리 억세스 콘트롤라인이다.As shown in FIG. 2A, the serial access memory 21 according to the present invention is connected to the voice recorder control 23. FIG. This information line contains one clock line (CLK) 230,                 Address clock (ADD CLK) line 210, bidirectional data line 220, memory read / write (WR / RD) line 240 and end of memory (EOM) line 260                 Include. The memory read / write line 240 is a memory access control line.

제2(b)도에서는 직렬억세스 메모리 시스템이 하나의 중앙처리장치 23에 연결되여 있다.In FIG. 2 (b), the serial access memory system is connected to one CPU 23. FIG.

상기 직렬억세스 메모리 시스템은 복수의 직렬억세스 메모리 디바이스 22, 24,… 등으로 구성되는 바, 이 복수의 직렬억세스 메모리 디바이스의 각각은 상기의 직렬억세스 메모리 시스템을 구성하기 위하여 다른 디바이스에 직렬종속으로 연결된다.The serial access memory system comprises a plurality of serial access memory devices 22, 24,. Each of the plurality of serial access memory devices                 It is serially connected to another device to configure the serial access memory system.

상기 복수의 직렬억세스 메모리 디바이스는 제1메모리 디바이스 22와 마지막 메모리 디바이스 28(도시되지 아니함)을 구비한다.The plurality of serial access memory devices includes a first memory device 22 and a last memory device 28 (not shown).

각기의 직렬억세스 메모리 디바이스 복수의 어드레스 기억장소를 갖는 하나의 메모리 쎌 어레이와, 각 메모리 디바이스의 상기 메모리 쎌 어레이의 마지막 기억장소가 억세스 되었을 때에 엔드 오브 메모리 신호를 출력하기 위한 하나의 EOM 터미날과 하나의 억세스 콘트롤입력터미날(W/R)를 구비한다.A memory array of memory having a plurality of address storages, each serial access memory device, and the last of the memory array of each memory device                 It has one EOM terminal and one access control input terminal (W / R) for outputting an end of memory signal when the storage location is accessed.

상기 복수의 직렬억세스 메모리 디바이스의 각각의 EOM 터미날은 상기 마지막 직렬억세스 메모리 디바이스 28을 제외하고는, 제2(b)도에 나타난 바와 같은 상기 직렬억세스 메모리 시스템을 구성하기 위하여서 다음의 직렬억세스 메모리 디바이스의 상기 억세스 콘트롤입력터미날(W/R)에 직렬종속으로 연결된다.Each EOM terminal of the plurality of serial access memory devices is shown in FIG. 2 (b) except for the last serial access memory device 28.                 Serially dependent on the access control input terminal (W / R) of the next serial access memory device to configure the same serial access memory system.                 Connected.

복수의 어드레스 기억장소를 갖는 상기 메모리 디바이스 22, 24,… 등의 데이터는 상기 데이터라인 220을 통하여 직렬로 억세스 된다. 상기의 메모리 디바이스 22, 24, … 등의 데이타 터미날(DATA)는 먼저 일정시간동안에 직렬억세스 메모리 동작의 제1어드레스값을 순차적으로 입력하고, 그리고 나중의 일정시간동안에는 선택적으로 데이타를 직렬로 전송한다.The memory devices 22, 24,... Having a plurality of address storages; And the like are accessed in series through the data line 220. Memory above                 Devices 22, 24,... The data terminal DATA, etc., first sequentially inputs first address values of the serial access memory operation for a predetermined time, and                 For later periods of time, the data is optionally transmitted serially.

상기 제1어드레스값은 상기의 억세스 동작에 상응하는 메모리 시스템내의 페이지 번호를 표시하는 정보를 포함한다. 상기 데이터라인 220를 통과하는 상기 제1어드레스값의 전송 타이밍은 제3도에 도시되여 있다.The first address value includes information indicating a page number in the memory system corresponding to the access operation. The data passing through the data line 220                 The transmission timing of the first address value is shown in FIG.

제3도에서의 Pm … Po는 억세스된 상기 페이지값을 표시하며 An … Ao는 페이지값, Pm … Po를 갖는 메모리 디바이스에서의 상기 어드레스값을 표시한다.Pm in FIG. Po indicates the page value accessed and An…. Ao is the page value, Pm... The address value in the memory device having Po                 Display.

본 발명에 의하면 여하한 메모리 디바이스도 우선 데이타가 쓰여진 후에 읽혀지는 바, 이하 상세히 설명하기로 한다.According to the present invention, any memory device is also read after the data is first written, which will be described in detail below.

제4도에 도시된 바와 같이, 본 발명에 따른 직렬억세스 메모리 디바이스는 상기의 어드레스 클럭신호 210에 반응하며 하나의 직렬 억세스 메모리 동작의 제1어드레스값을 저장하는 하나의 시프트레지스터 42를 구비한다.As shown in FIG. 4, a serial access memory device in accordance with the present invention responds to the address clock signal 210 above and performs one serial access memory operation.                 One shift register 42 for storing the first address value is provided.

이 시프트 레지스터 42는 상기 메모리 디바이스의 데이타 터미날(DATA)에 연결된 제1입력터미날을 구비한다. 상기 직렬억세스 메모리 디바이스는 쓰기신호 241과 읽기신호 242, 상기 제1어드레스값 421 및 상기 어드레스 클럭신호 210에 응답하여 상기 메모리 쎌어레이 46의 복수의 어드레스 기억장소를 직렬적으로 억세스하는 어드레스 디코드회로 44를 구비한다. 상기 쓰기신호 241과 읽기신호 242는 모두 상기의 클럭신호 230에 관련되어 이 메모리 쓰기/읽기신호 240에 대하여 이하 상술한다.The shift register 42 has a first input terminal coupled to the data terminal DATA of the memory device. The serial access memory device has a write signal                 241, a plurality of addresses of the memory array 46 in response to the read signal 242, the first address value 421 and the address clock signal 210;                 An address decoding circuit 44 for serially accessing a storage location is provided. The write signal 241 and the read signal 242 are both related to the clock signal 230.                 This memory write / read signal 240 will be described in detail below.

상기 시프트 레지스터 42는 그의 구성을 위하여 서로 직렬로 연결되는 N개의 데이타 레지스터 420들을 구비한다. 이 N개의 데이타 레지스터들은 각기 하나의 데이타 출럭터미날(Q), 클럭입력터미날(CLK) 및 데이타 입력터미날(D)를 구비한다.The shift register 42 has N data registers 420 connected in series with each other for its configuration. Each of these N data registers                 One data output terminal (Q), a clock input terminal (CLK) and a data input terminal (D) are provided.

상기의 N개의 데이타 레지스터의 첫째 데이타 레지스터의 데이타 입력터미날은 상기의 시프트 레지스터 42의 첫번째 입력터미날이며 또한 상기의 데이타 터미날(DATA)에 연결되여있다. 각 데이타 레지스터의 클럭입력은 상기 어드레스 클럭신호 210을 받는다.The data input terminal of the first data register of the N data registers is the first input terminal of the shift register 42, and the data                 It is connected to the terminal DATA. The clock input of each data register receives the address clock signal 210.

상기의 어드레스 디코드회로 44는 하나의 어드레스 래치/카운터 442를 구비하는 바, 이 어드레스 래치/카운터는 각기 상응하는 데이타 레지스터 420의 각 데이타 출력터미날(Q)에 연결되는 N개의 입력터미날을 구비하며, 로드신호 448에 응답하여 상기 제1어드레스값을 래치하며 또한 증분신호 446에 응답하여 억세스되는 상기 어드레스 기억장소의 값을 증분한다.The address decode circuit 44 includes one address latch / counter 442, each of which corresponds to a corresponding data register 420.                 N input terminals connected to each data output terminal Q, and latching the first address value in response to the load signal 448 and to the increment signal 446.                 In response, the value of the address storage to be accessed is incremented.

상기 어드레스 디코드회로 44는 하나의 에지디텍터 444를 더 구비하는 바, 이 에지디텍터는 상기의 메모리 읽기/쓰기신호 240, 클럭신호 230과 어드레스 클럭신호 210에 응답하여, 상기 로드신호 448, 증분신호 446 및 로드 페이지신호 450을 발생한다.The address decode circuit 44 further includes an edge detector 444, which includes the memory read / write signal 240 and the clock signal 230.                 In response to the address clock signal 210, the load signal 448, the increment signal 446, and the load page signal 450 are generated.

상기 메모리 디바이스는 상기 억세스 콘트롤신호 240, 어드레스 클럭신호 210과 클럭신호 230에 응답하여 페이지 번호를 선택적으로 래치하는 하나의 페이지 선택기능을 구비한다. 상기의 페이지 선택기능은 하나의 페이지 래치/카운터 422와 페이지 레지스터 43을 구비한다.The memory device selectively latches a page number in response to the access control signal 240, the address clock signal 210, and the clock signal 230.                 It has a page selection function. The page selection function has one page latch / counter 422 and page register 43.

상기 시프트 레지스터 42에 연결된 상기의 페이지 래치/카운터 422는 로드신호 448에 응답하여서, 상기 제1어드레스값에 포함되여 있는 페이지값 Pm … Po를 래치하며 또한 저장한다. 이 페이지 래치/카운터 422는 페이지 증분신호 440이 인가될 때마다 1씩 증분한다.The page latch / counter 422 connected to the shift register 42 has a page value Pm included in the first address value in response to a load signal 448.                 … Latch and store Po. This page latch / counter 422 increments by one each time the page increment signal 440 is applied.

상기 페이지 래치/카운터 422의 출력단에 연결된 입력단을 구비하는 상기 페이지 레지스터 43은 로드 페이지신호 450에 응답하여 상기 페이지 래치/카운터 422의 출력으로 부터의 페이지 번호를 저장한다.The page register 43 having an input connected to the output of the page latch / counter 422 is configured to respond to the page in response to a load page signal 450.                 Stores the page number from the output of the latch / counter 422.

상술한 바와 같이, 제2(b)도에 도시된 시스템상의 각 메모리 디바이스의 페이지 래치/카운터 422의 값은 상기 어드레스 래치/카운터 442에 의하여 페이지 증분신호 440이 인가될 때 1을 증분한다.As described above, the value of the page latch / counter 422 of each memory device on the system shown in FIG. 2 (b) is determined by the address latch / counter 442.                 Increments 1 when the page increment signal 440 is applied.

상기의 페이지 선택기능을 억세스 콘트롤기능을 더 포함하는 바, 이 기능은 상기 페이지 레지스터 43의 페이지 번호 431과 상기 페이지 래치/카운터 422로 래치출력 411을 수신하기 위하여 채용되는 것이다.The page selection function further includes an access control function, wherein the function includes page number 431 of the page register 43 and the page latch / counter.                 It is employed to receive the latch output 411 to 422.

상기 억세스 콘트롤신호 240에 응답하여서, 상기 억세스 콘트롤기능은 선택적으로 상기 메모리 시스템의 각 메모리 디바이스의 복수의 어드레스 기억장소에 상응하는 데이타를 전송한다.In response to the access control signal 240, the access control function is optionally provided to a plurality of address storages of each memory device of the memory system.                 Send the corresponding data.

상기 억세스 콘트롤기능은 하나의 비교기 45, 셋-리셋 플립-플롭 47, AND 게이트 및 데이타 버퍼 48로 구성된다. 상기의 비교기 45는 상기의 페이지 번호 431을 상기의 래치출력 411과 비교하여 억세스신호 452를 발생한다. 이 억세스신호 452는 상기의 페이지 번호 431이 상기 래치출력 411과 다를때에는 부정으로 된다.The access control function consists of one comparator 45, a set-reset flip-flop 47, an AND gate and a data buffer 48. The comparator 45 above is                 An access signal 452 is generated by comparing the page number 431 with the latch output 411 described above. The access signal 452 indicates that the page number 431 is the latch output.                 If it is different from 411, it is negative.

상기의 셋-리세트 풀립-플롭 47은 상기의 로드 페이지신호 450을 수신하는 셋 입력단과 파워-온 리세트신호 471을 수신하는 리세트 입력단과 읽기허가(allow-to-read)신호 472를 발생하는 하나의 데이타 출력단으로 구비한다.The set-reset pull-flop 47 includes a set input terminal for receiving the load page signal 450 and a reset input terminal for receiving a power-on reset signal 471.                 The read-to-read signal 472 is provided as one data output terminal.

상기 AND 게이트 49는 상기 엑세스신호 452, 읽기허가신호 472 및 억세스 콘트롤신호 240에 응답하여 버퍼-인에이블신호 491을 전송하는 하나의 출력단을 구비한다.The AND gate 49 transmits a buffer enable signal 491 in response to the access signal 452, the read permission signal 472, and the access control signal 240.                 It has an output stage.

상기 데이타 버퍼 48은 상기 메모리 디바이스의 데이타 터미날과 메모리 셀 어레이 46에 각기 연결되며, 상기 억세스 콘트롤신호 240, 버퍼-인에이블신호 491 및 클럭신호 230에 응답하여 순차적으로 데이타를 전송한다.The data buffer 48 is connected to the data terminal of the memory device and the memory cell array 46, respectively, and the access control signal 240,                 Data is sequentially transmitted in response to the buffer enable signal 491 and the clock signal 230.

상기의 버퍼-인에이블신호 491이 인가되지 아니하는 동안 상기의 억세스 콘트롤신호 240이 메모리 쓰기동작으로 인하여 인가될 때 상기의 데이타 버퍼 48은 상기의 메모리 쓰기동작을 가능케하기 위하여 계속 인에이블 된다.The data buffer when the access control signal 240 is applied due to a memory write operation while the buffer enable signal 491 is not applied.                 48 continues to be enabled to enable the above memory write operation.

메모리 쓰기동작의 제1어드레스값 Pm … Po, An …Ao이 상기 데이타라인 220을 통하여 제2(b)도에 도시된 각각의 메모리 디바이스 22, 24의 상기 시프트 레지스터 42에서 상기의 어드레스 클럭신호 210에 의하여 전송될 때 제1메모리 디바이스 22의 상기 W/R핀에의 입력만이 인가될 뿐이다. 그리고 다른 메모리 디바이스를 예컨데, 제2(b)도의 24의 상기 W/R 핀들에의 입력은 모두 부정된다.First address Pm... Of memory write operation; Po, An… Ao is connected to each of the memory devices 22 and 24 shown in FIG. 2 (b) through the data line 220.                 Only an input to the W / R pin of the first memory device 22 is applied when transmitted by the address clock signal 210 in the shift register 42.                 And for other memory devices, for example, the inputs to the W / R pins of FIG. 24 in FIG. 2 (b) are all negated.

그러므로 첫번째의 클럭신호가 상기 클럭라인 230을 통하여 입력될 때, 상기 제1메모리 디바이스 22는 이 동작을 쓰기동작으로 받아들임에 반하여 모든 메모리 디바이스 24, … 등은 그것을 읽기동작으로 받아들인다.Therefore, when the first clock signal is input through the clock line 230, the first memory device 22 accepts this operation as a write operation.                 Memory device 24,... Etc. accepts it as a read operation.

그러나 상기 데이타 처리시스템의 파워-온에 있어서는 상기 파워-온 리셋신호 471은 각 메모리 디바이스의 상기 풀립-플롭 47을 리셋하여 상기 읽기허가신호 472를 로우로 되게한다.However, at power-on of the data processing system, the power-on reset signal 471 resets the pull-flop 47 of each memory device to perform the reset.                 The read permission signal 472 is set low.

연속적으로, 이러한 부정(negated)의 읽기허가신호 472는 상기버퍼-인에이블신호 491을 로우로 당겨내려서, 가 메모리 디바이스의 데이타 버퍼 48이 상기 데이타를 전송하지 못하도록 하는 것이다.Subsequently, this negated read permission signal 472 pulls the buffer enable signal 491 low, thereby providing a data buffer of a memory device.                 This prevents 48 from transmitting the data.

바꾸어 설명하면, 상기 시스템의 메모리 디바이스 22, … 28들이 전원이 공급된 이후 쓰기가 된일이 없다면 모든 메모리 디바이스들은 읽혀질 수 없는 것이다. 결과적으로 제1메모리 디바이스 22에 데이타가 쓰여질 때에는 이전에 쓰기동작이 행하여진 일이 없는 한에 있어서는, 제2(b)도에 도시된 시스템내의 다른 모든 메모리에는 아무런 동작도 없게 되는 것이다.In other words, the memory device 22... 28 All memory devices cannot be read unless they have been written since they were powered up.                 will be. As a result, when data is written to the first memory device 22, as long as no write operation has been performed previously, the second memory shown in FIG.                 All other memory in the system will have no action.

상기 페이지 선택기능은 상기 메모리 쎌 어레이의 마지막 어드레스 기억장소가 쓰여질 때 페이지 증분신호 440에 응답하여 엔드오브 메모리신호 260을 인가(assert)하며 또한, 상기 메모리 셀 어레이의 마지막 어드레스 기억장소가 읽혀질 때 상기 페이지 증분신호 440에 응답하여 단지 짧은시간동안 상기의 엔드 오브 메모리신호 260을 인가하는 하나의 페이지 바운더리 로직 424를 더 구비한다.The page select function is configured to receive an end-of-memory signal 260 in response to a page increment signal 440 when the last address memory of the memory array is written.                 Asserted and also for only a short time in response to the page increment signal 440 when the last address memory of the memory cell array is read.                 One page boundary logic 424 for applying the end of memory signal 260 is further provided.

제1어드레스값이 상기 시프트 레지스터 42에 완전히 입력된 것이 상기 어드레스 클럭신호 210의 부정(negated)의 상태에 의하여 표시된 후에 상기 클럭라인 230상의 제1클럭신호의 라이징에지(rising edge)는 상기 억세스 콘트롤신호(WR/RD)가 하이인 동안에 인가되는 로드 페이지신호 450을 기동(起動/trigger)하여 상기의 페이지 래치/카운터 422로 부터의 페이지 정보 출력값, 예컨데 00 값의 상기 페이지 레지스터 43으로의 인입을 래칭한다.After the first address value is completely input to the shift register 42, indicated by the negated state of the address clock signal 210.                 The rising edge of the first clock signal on the clock line 230 is a load page signal applied while the access control signal WR / RD is high.                 The page information output value from the page latch / counter 422 described above, e.g. 00, the page register.                 Latch the entry into 43.

상기 메모리 디바이스 22의 마지막 어드레스 기억장소에 다다르면, 상기 메모리 디바이스 22의 앤드 오브 메모리신호 260만이 로우에어 하이로 되여서 상기 제2메모리 디바이스 24의 W/R 핀이 하이상태가 되도록 한다.When the last address storage of the memory device 22 is reached, only the end of memory signal 260 of the memory device 22 goes low to air high.                 Make the W / R pin of the second memory device 24 high.

그러나, 각 메모리 디바이스이 어드레스 래치/카운터 442로 부터의 인가된 페이지 증분신호 440은 시스템내의 각 메모리 디바이스내의 페이지 래치/카운터의 값을 자동적으로 00의 값에서 01의 값으로 증분한다.However, the page increment signal 440 to which each memory device is applied from address latch / counter 442 is a page in each memory device in the system.                 The latch / counter value is automatically incremented from 00 to 01.

그러므로, 상기 클럭라인 230상의 연속하는 첫째 클럭신호는 상기 제2메모리 디바이스의 페이지 레지스터 43에게로 갱신된 새로운 페이지 번호값 01의 값을 로드하도록 인가된 로드 페이지신호 450을 보낸다.Therefore, the first consecutive clock signal on the clock line 230 is changed to the new page number value 01 updated to the page register 43 of the second memory device.                 Send a load page signal 450 authorized to load the value.

메모리 디바이스 24의 억세스가 계속되여 이 메모리 디바이스 24의 마지막 어드레스 기억장소에 다다를 때는 상기 제3메모리 디바이스 26, … 등 페이지 레지스터 43에 다음의 페이지 번호 10의 값이 로드된다. 이와 같은 페이지 선택기능은 본 발명에 의하여 수행되는 것이다.When the access of the memory device 24 is continued and the last address storage location of the memory device 24 is reached, the third memory device 26. Back page                 The next page number 10 is loaded into register 43. This page selection function is performed by the present invention.

본 발명에 따른 메모리 쓰기동작의 타이밍이 제5(a)도에 도시되는 바, 마지막 메모리 기억장소가 억세스 되면 앤드 오브 메모리 (EOM)신호 260이 인가(하이)되여 데이타를 다음 메모리 디바이스 24에 쓰여지게 함을 알 수 있는 것이다. 제5(b)도의 타이밍도는 제1메모리 디바이스 22의 엔드 오브 메모리신호 260이 인가된 후 메모리 시스템내에서 제2메모리 디바이스 24의 후속동작을 나타낸다.The timing of the memory write operation according to the present invention is shown in FIG. 5 (a). When the last memory location is accessed, the end of memory (EOM) signal 260 is generated.                 It can be seen that it is authorized (high) to write data to the next memory device 24. The timing diagram of FIG. 5 (b) shows the end of the first memory device 22.                 A subsequent operation of the second memory device 24 in the memory system after the memory signal 260 is applied.

제5도에 도시된 바람직한 실시예에서는 메모리 쓰기동작은 상기 콘트롤러 23에 의해 상기 메모리 WR/RD 신호 240이 하이상태로 되었을 때 이루어지며, 한편 메모리 읽기동작은 상기 콘트롤러 23에 의해 상기 메모리 WR/RD 신호 240이 로우상태로 될 때 이루어지는 것이다. 상기 시스템에서 데이터가 메모리 디바이스 22에 쓰여진 후에, 상기 디바이스 22의 그 데이터는 먼저 메모리 읽기동작의 제1어드레이스값을 보냄으로써 읽혀지게 되는 것이다.In the preferred embodiment shown in FIG. 5, the memory write operation is performed when the memory WR / RD signal 240 becomes high by the controller 23.                 The memory read operation is performed when the memory WR / RD signal 240 goes low by the controller 23. The data in the system                 After writing to the memory device 22, the data of the device 22 is first read by sending the first address value of the memory read operation.                 will be.

그러나 , 상기 로드 페이지신호 450은 메모리 읽기동작의 동안에는 인가되지 아니하는 것이다. 그리하여, 상기 페이지 레지스터 43에 저장된 값은 메모리 읽기동작의 시간동안에는 바뀌지 않게 된다. 제4도에 도시된 실시예에서, 각각의 메모리 디바이스의 페이지 래치/카운터 422의 현재 페이지 번호값 411은 각 메모리 디바이스의 페이지 레지스터 43의 값 431과 비교되는 것이다. 만일, 두 개의 값이 같지 않다면, 상기 억세스신호 452가 부정(negate)되여 결과적으로 버퍼-인에이블신호 491이 부정되게 되는 것이다. 상기의 억세스 콘트롤신호 240이 메모리 쓰기를 지시하면, 상기데이타 버퍼 48은 상기 버퍼-인에이블신호 491의 상태에 관계없이 데이터를 전송하기 위하여 계속 인에이블상태로 된다. 그러나, 상기 억세스 콘트롤신호 240이 메모리 읽기를 지시하면, 상기 데이터 버퍼 48은 상기 버퍼-인에이블신호 491이 인가되지 아니하더라도 이 메모리 디바이스의 데이터를 전송하지 않기 위하여 디스에이블된다. 예컨데, 특정 메모리 디바이스 22에서 두값이 같을 경우, 이 디바이스 22는 상기 페이지 래치/카운터 422에 저장된 값과 같은 페이지 번호값 431을 갖는 것이다. 이 특정메모리 디바이스 22의 메모리 셀 어레이에 내장된 데이터는 그리하여 상기 데이터 라인 220을 통하여 읽혀지게 되는 것이다. 메모리 읽기동작이 계속되어 각 메모리 디바이스의 마지막 어드레스 기억장소에 이르게 되면 상기 페이지 래치/카운터 422에 있는 값 411은 1을 증분하게 된다.However, the load page signal 450 is not applied during the memory read operation. Thus, the value stored in page register 43 is stored in memory.                 It does not change during the read operation. In the embodiment shown in FIG. 4, the current page number value of the page latch / counter 422 of each memory device.                 411 is compared with the value 431 of the page register 43 of each memory device. If the two values are not equal, the access signal 452 is                 It is negated, and as a result, the buffer enable signal 491 is negated. If the access control signal 240 instructs memory write,                 The data buffer 48 remains enabled to transmit data regardless of the state of the buffer-enable signal 491. However, the access                 When the control signal 240 instructs the memory read, the data buffer 48 of this memory device even if the buffer enable signal 491 is not applied.                 Disabled to not transmit data. For example, if two values are the same for a particular memory device 22, the device 22 will                 It has the same page number value 431 as the value stored in 422. The data embedded in the memory cell array of this particular memory device 22 is thus                 It is read through line 220. If the memory read operation continues to reach the last address storage of each memory device, the page                 The value 411 in the latch / counter 422 is incremented by one.

상기 메모리 디바이스 22에 있어서 상기의 값 431은 다른 값 411과 더 이상 같지 아니하고, 그 데이터를 출력할 수 없도록 디스에이블 되는 것이다. 한편, 다음의 메모리 디바이스 24의 페이지 레지스터 43의 값 431은 갱신된 값 411과 같게되며, 그리하여 상기 메모리 디바이스 24는 그의 데이터를 전송하기 위하여 인에이블 된다. 본 발명에 따른 메모리 읽기동작의 타이밍이 제5(c)도에 도시된 바, 모든 상응하는 데이터가 전송된 후에 짧은 펄스가 상기 엔드오브 메모리라인 260에 인가됨을 알 수 있다. 제6(a)도에 도시된 바, 상기 증분신호 446과 로드신호 448을 발생하는 상기 에지디텍터 444의 회로는 하나의 NAND 게이트 60, 제1NOR 게이트 62, 제2NOR 게이트 64, 인버터 66, 딜레이(dellay) 라인 67 및 AND 게이트 68을 구비한다. 상기 NAND 게이트 60은 각기 그러기신호 242와 쓰기신호 241을 수신하는 두 개의 입력단과 증분신호 446을 발생하는 하나의 출력단을 구비한다. 상기 제1NOR 게이트 62는 제1입력단, 제2력단 및 제 1 출력단을 구비한다. 제1입력단은 상기 증분신호 446을 수신한다. 제2NOR 게이트 64는 제3입력단, 제4입력단과 제2출력단을 구비한다. 제3입력단은 상기 어드레스 클럭신호 210을 수신하며, 제4입력단은 상기 제1NOR 게이트 62의 제1출력단에 접속되며, 제2출력단은 제1NOR 게이트 62의 제2 입력단에 접속되며 제2출력신호 641을 발생한다. 상기 인버터 66은 제5입력단과 제3출력단을 구비한다.In the memory device 22, the value 431 is no longer the same as the other value 411 and is disabled so that the data cannot be output.                 On the other hand, the value 431 of the page register 43 of the next memory device 24 becomes equal to the updated value 411, so that the memory device 24                 Enabled to send data. The timing of the memory read operation according to the present invention is shown in FIG. 5 (c), which is short after all the corresponding data has been transferred.                 It can be seen that a pulse is applied to the end of memory line 260. As shown in FIG. 6 (a), the increment signal 446 and the load signal 448 are generated.                 The circuitry of the edge detector 444 includes one NAND gate 60, a first NOR gate 62, a second NOR gate 64, an inverter 66, and a delay line.                 67 and an AND gate 68. The NAND gate 60 has two input stages and an incremental signal for receiving such a signal 242 and a write signal 241, respectively.                 It has one output stage for generating 446. The first NOR gate 62 includes a first input terminal, a second force terminal, and a first output terminal. The first input terminal is                 Receive increment signal 446. The second NOR gate 64 has a third input terminal, a fourth input terminal and a second output terminal. A third input terminal receives the address clock signal 210                 And a fourth input terminal is connected to the first output terminal of the first NOR gate 62, and the second output terminal is connected to the second input terminal of the first NOR gate 62.                 Occurs 641 The inverter 66 has a fifth input terminal and a third output terminal.

제5입력단은 제2NOR 게이트 64의 제2출력단에 접속되며 제3출력단은 제3출력신호 661을 출력한다. 상기 AND 게이트 68은 상기 제2출력신호 641과 제3출력신호 661에 응답하여, 상기 로드 신호 448을 출력한다.The fifth input terminal is connected to the second output terminal of the second NOR gate 64, and the third output terminal outputs the third output signal 661. The AND gate 68 is the second output signal.                 In response to 641 and a third output signal 661, the load signal 448 is output.

제6(b)도에 도시된 바, 상기 로드 페이지신호 560을 출력하는 에지디텍터 444의 회로는 하나의 AND 게이트 80, 제1의 NOR 게이트 82, 제2NOR 게이트 84, 인버터 86, 데리이라인 86 및 AND 게이트 88을 구비한다.As shown in FIG. 6 (b), the circuit of the edge detector 444 outputting the load page signal 560 includes one AND gate 80, a first NOR gate 82,                 And a second NOR gate 84, an inverter 86, a delineline 86, and an AND gate 88.

상기 AND 게이트 80은 각기 클럭신호 230과 메모리 읽기/쓰기 신호 240을 수신하는 두 개의 입력단과 하나의 출력단을 구비한다. 제1NOR 게이트 82는 제1입력단, 제2의 입력단과 제1출력단을 구비한다. 제1입력단은 상기 AND 게이트 80의 출력단에 연결된다. 제2NOR 게이트 84는 제3입력단, 제4입력단과 제2출력단을 구비한다.The AND gate 80 includes two input terminals and one output terminal for receiving the clock signal 230 and the memory read / write signal 240, respectively. First NOR Gate                 82 includes a first input terminal, a second input terminal and a first output terminal. A first input terminal is connected to the output terminal of the AND gate 80. 2nd NOR gate 84                 And a third input terminal, a fourth input terminal and a second output terminal.

제3입력단은 상기 어드레스 클럭신호 210을 받고, 제4입력단은 상기 제1NOR 게이트 82의 제1출력단에 연결되며, 그리고 제2출력단은 제1NOR 게이트 82의 제2입력단에 연결되며 또한 제2출력신호 841을 출력한다. 상기 인버터 86은 제5입력과 제3출력단을 구비한다.A third input terminal receives the address clock signal 210, a fourth input terminal is connected to the first output terminal of the first NOR gate 82, and the second output terminal is the first NOR.                 It is connected to the second input terminal of the gate 82 and outputs a second output signal 841. The inverter 86 has a fifth input and a third output terminal.

제5입력단은 상기 제2NOR 게이트 84의 제2출력단에 연결되며 제3출력단은 제3출력신호 861을 출력한다. 상기 AND 게이트 88은 제2출력신호 841과 제3출력신호 861에 응답하여 상기 로드 페이지신호 450을 출력한다.A fifth input terminal is connected to the second output terminal of the second NOR gate 84 and the third output terminal outputs a third output signal 861. The AND gate 88 is a second output signal                 The load page signal 450 is output in response to 841 and the third output signal 861.

제7도에서 상기 쓰기신호 241이 상기 클럭신호 230과 메모리 읽기/쓰기신호(WR/RD) 240의 낸딩(NANDING)함으로써 발생되며, 읽기 신호 242는 상기 클럭신호 230과 메모리 읽기/쓰기신호 240의 반전신호의 낸딩(NANDING)에 의하여 발생된다.In FIG. 7, the write signal 241 is generated by NANDING the clock signal 230 and the memory read / write signal WR / RD 240.                 242 is generated by NANDING of the inverted signal of the clock signal 230 and the memory read / write signal 240.

제8에 도시된 바, 상기 엔드 오브 메모리 신호 260을 출력하는 회로는 하나의 플립-플볼 91, 인버터 92, 딜레이라인 93, AND 게이트 94와 멀티플렉서 95를 포함한다. 상기 엑세스 콘트롤신호 240이 메모리 쓰기를 표시하면, 상기 신호 911은 멀티플렉서 95를 통하여 앤드 오브 메모리신호 260으로서 전송된다. 상기 엑세스 콘트롤신호 240이 메모리 읽기를 표시하면, 상기 신호 941이 멀티플렉서 95를 통하여 앤드 오브 메모리 260으로서 전송되는 것이다.As shown in FIG. 8, the circuit for outputting the end-of-memory signal 260 includes a single flip-ball ball 91, an inverter 92, a delay line 93, and an AND gate 94;                 Multiplexer 95. If the access control signal 240 indicates a memory write, the signal 911 is multiplexed through the multiplexer 95 and the end of memory signal.                 Transmitted as 260. If the access control signal 240 indicates a memory read, the signal 941 passes through the multiplexer 95 to end of memory.                 Transmitted as 260.

상기 플립-플롭 91의 리세트 터미날과 클럭터미날은 각기 상기 로드 페이지신호 450과 페이지 증분신호 440을 수신한다. 상기 플립-플롭의 데이터 터미널은 Vdd에 접속된다. 상기 페이지 증분신호 440은 상기 AND 게이트 94와 인버터 92에 인가된다.The reset terminal and the clock terminal of the flip-flop 91 receive the load page signal 450 and the page increment signal 440, respectively. Data of the flip-flop                 The terminal is connected to Vdd. The page increment signal 440 is applied to the AND gate 94 and the inverter 92.

첫 번째의 바람직한 실시예에 있어서, 본 발명은 종래의 것들에 비하여 아래와 같은 특징과 장점을 제공한다.In the first preferred embodiment, the present invention provides the following features and advantages over the conventional ones.

첫째, 본 발명의 상술한 페이지 선택기능의 결과로서, 복수의 비교적 적은 메모리 용량을 갖는 직렬억세스 메모리 디바이스를 함께 직렬종속으로 연결하여 보다 큰 메모리 용랑을 갖는 메모리 시스템을 구성할 수 있다.First, as a result of the above-described page selection function of the present invention, a plurality of serial access memory devices having relatively small memory capacities can be connected together in series.                 It is possible to construct a memory system having a large memory volume.

둘째, 단기 하나의 데이터라인 220과 어드레스 클럭라인 201만이 우월한 억세스 속을 갖는 메모리 셀 어레이 21에 순차적으로 억세스 하기 위하여 필요할 뿐이다.Second, only one short-term data line 220 and address clock line 201 can sequentially access the memory cell array 21 with superior access.                 I just need it.

셋째, 본 발명에 따른 집적회로 메모리 디바이스와 콘트롤러 23사이의 인터페이스핀들은 그 메모리 디바이스의 크기 즉, 256K, 1M, … 등 에 관계없이 일정하다.Third, the interface pins between the integrated circuit memory device and the controller 23 according to the present invention are the size of the memory device, that is, 256K, 1M,. On back                 It is constant regardless.

넷째, 상기 메모리 디바이스내의 내장된 페이지 바운더리 로직회로는 마지막 어드레스 기억장소가 억세스될 때 엔드 오브 메모리신호 260을 상기 콘트롤러 23으로 출력한다. 따라서, 사용되는 메모리 타입(크기)를 표시하는 선택신호들 M1, M2를 공급할 필요가 없으므로 해서 핀들의 갯수를 더 줄일수 있다.Fourth, an embedded page boundary logic circuit in the memory device may output an end of memory signal 260 to the controller when a last address memory is accessed.                 Prints 23 Therefore, the number of pins can be further reduced by not having to supply the selection signals M1 and M2 indicating the memory type (size) used.                 have.

상술한 본 발명의 바람직한 실시예들의 구체적인 구성은 예시일 뿐 그에 한정되는 것이 아니다. 여하한 균등한 변형, 치환, 변경 또는 변화를 본 발명의 기술적 사상의 범위내에서 가하더라도 이는 당업계의 통상의 지식을 갖는 자에게는 가능한 일이므로, 본 발명의 보호범위를 여전히 벗어날 수는 없는 것이다.The specific configuration of the above-described preferred embodiments of the present invention is an example and not limited thereto. Any equivalent modifications, substitutions, changes or changes in the invention will be made.                 Even if it is added within the scope of the technical idea, it is possible for a person having ordinary skill in the art, and still cannot escape the protection scope of the present invention.                 will be.

Claims (18)

제1데이타 터미날과 복수의 어드레스 기억장소를 갖는 하나의 메모리 셀어레이를 구비하는 직렬억세스 메모리 디바이스에 있어서, 제1데이타 터미날에 연결되는 제1입력터미날을 구비하며, 어드레스 클럭신호에 응답하여 직렬억세스 메모리 동작의 제1어드레스값을 저장하기 위한 하나의 시프트 레지스터와; 억세스 콘트롤신호, 제1어드레스 값, 어드레스 클럭신호 및 클럭신호에 응답하여 상기 메모리 셀 어레이의 복수의 어드레스 기억장소를 직렬로 억세스하기 위한 하나의 어드레스 디코드회로; 및 상기 시프트 레지스터에 연결되며, 상기 억세스 콘트롤신호, 어드레스 클럭신호 및 클럭신호에 응답하여 페이지 번호를 선택적으로 저장하기 위한 페이지 선택수단;을 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.A serial access memory device having a first data terminal and a memory cell array having a plurality of address storages, the serial access memory device being connected to the first data terminal.                 A shift register having a first input terminal for storing a first address value of a serial access memory operation in response to an address clock signal; Access                 For serially accessing a plurality of address storages of the memory cell array in response to a control signal, a first address value, an address clock signal, and a clock signal;                 One address decode circuit; And a page number connected to the shift register and responsive to the access control signal, the address clock signal, and the clock signal.                 And page selection means for selectively storing the memory device. 제1항에 있어서, 상기 페이지 선택수단은;상기 스프트 레지스터에 연결되며, 로드신호에 응답하여 제1어드레스 값 내에 포함되어 있는 페이지값을 래칭하고, 페이지 증분신호에 응답하여 1을 증분시키는 하나의 페이지 래치/카운터 와;그리고 상기 페이지 래치/카운터의 출력단에 연결되는 입력단을 가지며, 로드 페이지 신호에 응답하여 페이지 번호를 저장하기 위한 하나의 페이지 레지스터;를 포함하는 것를 특징으로 하는, 페이지 선택능력을 갖는 질렬억세스 메모리 디바이스.The apparatus of claim 1, wherein the page selection unit is connected to the shaft register and latches a page value included in a first address value in response to a load signal.                 A page latch / counter that increments one in response to a page increment signal; and an input terminal coupled to an output terminal of the page latch / counter and having a load.                 And a page register for storing a page number in response to the page signal.                 device. 제2항에 있어서, 상기 페이지 선택수단은 페이지 레지스터의 페이지 번호와 상기 페이지 래치/카운터로부터의 래치출력을 입력받도록 되어 있고, 억세스 콘트롤신호에 응답하여 직력적으로 억세스된 복수의 어드레스 기억장소에 상응하는 데이타를 선택적으로 전송하기 위한 하나의 억세스 콘트롤수단을 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.3. The apparatus according to claim 2, wherein said page selection means is adapted to receive a page number of a page register and a latch output from said page latch / counter, and accesses it.                 And one access control means for selectively transmitting data corresponding to a plurality of address storage locations that are directly accessed in response to the control signal.                 And a page selection capability. 제3항에 있어서, 상기 억세스 콘트롤수단은 억세스신호를 발생시키기 위해 페이지 번호를 래치출력과 비교하기 위한 비교기를 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.4. The access control means according to claim 3, characterized in that the access control means includes a comparator for comparing the page number with the latch output to generate an access signal.                 Memory device with page selectability. 제4항에 있어서, 상기 억세스 콘트롤수단은 로드 페이지신호를 입력받는 세트입력터미날, 파워-온 리세트신호를 입력받는 리세트 입력터미날 및 읽기허가신호를 발생하는 데이타 출력터미날을 구비하는 하나의 세트-리세트 플립-플롭을 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.5. The apparatus of claim 4, wherein the access control unit comprises a set input terminal for receiving a load page signal, a reset input terminal for receiving a power-on reset signal, and a read permission signal;                 And a set-reset flip-flop having a generated data output terminal. 제5항에 있어서, 상기 억세스 콘트롤수단은 읽기허가신호와 억세스 콘트 롤신호와 응답하여 버퍼-인에이블신호를 발생하기 위한 하나의 AND 게이트를 더 포함하는 것을 특징으로 하는, 페이지 선택능력갖는 메모리 디바이스.6. The access control apparatus of claim 5, wherein the access control unit further comprises one AND gate for generating a buffer-enable signal in response to the read permission signal and the access control signal.                 And a page selectable memory device. 제6항에 있어서, 상기 억세스 콘트롤수단은 데이터 터미널과 메모리 셀어레이에 각각 연결되며, 억세스 콘트롤신호, 버퍼-인에이블신호 및 클럭신호에 응답하여 데이터를 직력적으로 전송시키기 위한 하나의 데이터 버퍼를 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.7. The apparatus of claim 6, wherein the access control means is connected to a data terminal and a memory cell array, respectively, in response to an access control signal, a buffer-enable signal, and a clock signal.                 Further comprising a data buffer for transmitting data serially. 제2항에 있어서, 상기 페이지 선택수단은 메모리 셀 어레이의 마지막 어드레스 기억장소가 기록되었을 때 페이지 증분신호에 응답하여 엔드오브 메모리 신호를 인가하고, 메모리 셀 어레이의 마지막 어드레스 기억장소가 읽혀졌을 때 페이지 증분신호에 응답하여 단지 짧은 시간동안만 엔드 오브 메모리신호를 인가하기 위한 하나의 페이지 바운더리 로직을 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.3. The apparatus of claim 2, wherein the page selecting means generates an end-of-memory signal in response to a page increment signal when the last address storage of the memory cell array has been written.                 Applying the end of memory signal for only a short time in response to the page increment signal when the last address memory of the memory cell array has been read.                 Further comprising one page boundary logic for the memory device with page selectivity. 제2항에 있어서, 상기 어드레스 디코드회로는 억세스콘트롤신호, 어드레스 클럭신호 및 클럭신호에 응답하여 로드신호, 페이지 증분신호 및 로드 페이지신호를 발생 시키기 위한 하나의 에지디텍터를 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.3. The load decoding apparatus of claim 2, wherein the address decode circuit is configured to generate a load signal, a page increment signal, and a load page signal in response to an access control signal, an address clock signal, and a clock signal.                 And a single edge detector for generating. 복수의 어드레스 기억장소를 갖는 메모리 셀 어레이를 구비하는 직렬억세스 메모리 디바이스에 있어서, 제1주기동안 직렬억세스 메모리 동작의 제1어드레스 값을 질렬로 입력하고, 나머지 주기동안 하나의 데이터를 직렬로 전송하기 위한 하나의 싱글데이타 라인; 및 상기 제1 어드레스 값을 입력받도록 되어 있고, 억세스 콘트롤신호, 어드레스 클럭신호 및 클럭신호에 응답하여 페이지 번호를 선택적으로 저장하기 위한 하나의 페이지 선택수단; 을 포함하는 것을 특징으로 하는, 페이지 선택 능력을 갖는 메모리 디바이스.A serial access memory device having a memory cell array having a plurality of address storages, the first access value of the serial access memory operation during a first period.                 One single data line for serially input and serially transmitting one data for the remainder of the period; And receive the first address value,                 One page selecting means for selectively storing page numbers in response to the access control signal, the address clock signal and the clock signal; Characterized by including                 Memory device having page selection capability. 제10에 있어서, 상기 메모리 디바이스는, 상기 싱글 데이터 라인에 연결되는 제1입력터미날을 구비하며, 어드레스 클럭신호에 응답하여 직렬억세스 메모리 동작의 제1어드레스값을 저움직이하기 위한 하나의 시프트 레지스터 ; 및 억세스 콘트롤 신호, 제1어드레스값, 어드레스 클럭신호 및 클럭신호에 응답하여 상기 메모리 셀 어레이의 복수의 어드레스 기억장소를 직렬로 억세스하기 위한 어드레스 디코드회로;를 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.The serial access memory of claim 10, wherein the memory device includes a first input terminal connected to the single data line, and in response to an address clock signal.                 One shift register for shifting the first address value of the operation; And in response to the access control signal, the first address value, the address clock signal, and the clock signal.                 And an address decode circuit for serially accessing a plurality of address storage locations of the memory cell array.                 Memory device. 제11항에 있어서, 상기 페이지 선택수단은; 상기 시프트 레지스터에 연결되며, 로드신호에 응답하여 제1어드레스 값내에 포함되어 있는 페이지값을 래칭하고, 페이지 증분신호에 응답하여 1을 증분시키는 하나의 페이지 래치/카운터와; 그리고 상기 페이지 래치/카운터의 출력단에 연결되는 입력단을 가지며, 로드 페이지 신호에 응답하여 페이지 번호를 저장하기 위한 하나의 페이지 레지스터;를 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 직렬억세스 메모리 디바이스.12. The apparatus according to claim 11, wherein the page selection means; Latches a page value coupled to the shift register and contained in a first address value in response to a load signal,                 One page latch / counter that increments one in response to the page increment signal; And an input terminal connected to an output terminal of the page latch / counter and having a load                 And one page register for storing the page number in response to the page signal.                 device. 제12항에 있어서, 상기 페이지 선택수단은 페이지 레지스터의 페이지 번호와 상기 페이지 래치/카운터로부터의 래치출력을 입력받도록 되어 있고, 억세스 콘트롤신호에 응답하여 직렬적으로 억세스된 복수의 어드레스 기억장소 상응하는 데이터를선택적으로 전송하기 위한 하나의 억세스 콘트롤수단을 더 포함하는 것을특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.13. The apparatus according to claim 12, wherein the page selecting means is adapted to receive a page number of a page register and a latch output from the page latch / counter.                 And one access control means for selectively transmitting a plurality of address storage corresponding data serially accessed in response to the control signal.                 Memory device having a page selection capability. 제13항에 있어서, 상기 억세스 콘트롤수단은 억세스신호를 발생시키기 위해 페이지 번호를 래치출력과 비교하기 위한 비교기를 포함하는 것을 특징으로 하는 페이지 선택능력을 갖는 메모리 디바이스.14. The apparatus of claim 13, wherein the access control means includes a comparator for comparing the page number with the latch output to generate an access signal.                 Memory device with page selectability. 제14항에 있어서, 상기 억세스 콘트롤수단은 로드 페이지신호를 입력받는 세트입력터미날, 파워-온 리세트신호를 입력받는 리세트 입력터미날 및 읽기허가신호를 발생하는 데이터 출력터미날을 구비하는 하나의 세트-리세트 플립-플롭을 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.15. The apparatus of claim 14, wherein the access control unit comprises a set input terminal for receiving a load page signal, a reset input terminal for receiving a power-on reset signal, and a read permission signal;                 And a set-reset flip-flop having a generated data output terminal. 제15항에 있어서, 상기 억세스 콘트롤수단은 읽기허가신호와 억세스 콘트롤신호에 듣답하여 버퍼-인에이블신호를 발생하기 위한 하나의 AND게이트를 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.16. The apparatus of claim 15, wherein the access control means further adds one AND gate for generating a buffer-enable signal in response to the read permission signal and the access control signal.                 And a page selection capability. 제16항에 있어서, 상기 억세스 콘트롤수단은 데이터 터미널 과 메모리 셀어레이에 각각 연결되며, 억세스 콘트롤신호, 버퍼-인에이블신호 및 클럭신호에 응답하여 데이터를 직렬적으로 전송시키기 위한 하나의 데이터 버퍼를 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.17. The access control device of claim 16, wherein the access control means is connected to a data terminal and a memory cell array, respectively, to the access control signal, the buffer enable signal and the clock signal.                 And a data buffer for serially transmitting data in response. 제17항에 있어서, 상기 페이지 선택수단은 메모리 셀 어레이의 마지막 어드레스 기억장소가 기록되었을 때 페이지 증분신호에 응답하여 엔드 오브 메모리 신호를 인가하고, 메모리 셀 어레이의 마지막 어드레스 기억장소가 읽혀졌을 때 페이지 증분신호에 응답하여 단지 짧은 시간동안만 엔드 오브 메모리 신호를 인가하기 위한 하나의 페이지 바운더리 로직을 더 포함하는 것을 특징으로 하는, 페이지 선택능력을 갖는 메모리 디바이스.18. An end of memory in accordance with claim 17, wherein said page selection means is responsive to a page increment signal when the last address storage of a memory cell array has been written.                 Signal is applied, and the end-of-memory signal is generated for only a short time in response to the page increment signal when the last address memory of the memory cell array has been read.                 Further comprising one page boundary logic for applying.