KR0155883B1

KR0155883B1 - 반도체 장치의 커패시터 및 그 제조방법

Info

Publication number: KR0155883B1
Application number: KR1019950030682A
Authority: KR
Inventors: 남승희
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-09-19
Filing date: 1995-09-19
Publication date: 1998-10-15
Also published as: KR970018563A; JPH09116116A

Abstract

스토리지 전극, 유전체막 및 플레이트 전극을 포함하는 3차원 구조의 반도체 장치의 커패시터를 개시한다. 상기 스토리지 전극은, 반도체 기판상에 접속된 하부와, 소정의 크기의 직사각형 모양인 제1 도전물질이 여러 층으로 되어 양단에서는 서로 연결되어 있지만 양단이외는 서로 분리되어 사이사이에 공동이 형성되어 있는 상부로 구성되어 있으며, 상기 플레이트 전극은, 상기 공동에서 유전물질을 사이에 개재하고 제1 도전물질이 각 공동에 끼어져 층층으로 구성되고 상기 스토리지 층들이 상호 연결된 지점에 수집한 방향에서 각 층이 연결된 하부와 기판 전면에 증착된 상부로 플레이트 전극을 구성하는 것을 특징으로 하는 반도체장치의 커패시터을 제공한다. 본 발명에 의하면, 다층의 절연막, 예컨대 실리콘 산화막을 사용하여 비트라인 방향으로 스토리지 전극을 형성하고 워드라인 방향으로 플레이트전극을 형성하므로써, 새로운 3차원 구조의 커패시터 구조를 이용하게 되어 수배의 충전용량을 확보할 수 있다.

Description

반도체 장치의 커패시터 및 그 제조방법

제1a도 내지 제1c도는 본 설명에 의한 반도체 장치의 커패시터의 마스크 패턴을 나타낸 레이아웃 도면이다.

제2a도와 제2b도는 상기 제1a도의 도면에서 X축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다.

제3a도 내지 제8B도는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 공정순서대로 나타낸 단면도들이다.

본 발명은 반도체 장치에 관한 것으로, 특히 대용량의 셀커패시턴스를 갖는 고집적 반도체 장치의 커패시터에 관한 것이다.

일반적으로, DRAM(Dynamic Random Access Memory)에 있어서, 셀커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트에러율을 감소시키는 역할을 하므로 셀의 메모리특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀커패시터 영역 감소를 초래하므로 집적도의 증가와 더불어 단위면적에 확보되는 셀커패시턴스의 증가는 필수적이다.

셀커패시턴스를 증가시키기 위해서는 C=ε_oε_rA / d 식에 의해 유전막 재료의 유전율 ε_r, 커패시터의 면적 A, 커패시터의 두께 d의 세가지 변수를 변화시킴으로써 커패시터가 증가되는 효과를 얻을수 있다. 첫째로, 유전막의 유전자율을 증가시키기 위하여 실리콘 산화막/실리콘 질화막/실리콘 산화막, 실리콘 산화막/실리콘 질화막 등의 구조가 연구되어 왔고, 근래에는 Pb(Zr, Ti)O₃, PbTiO₃, (Pb, La)(Zr, Ti)O₃, BaTiO₃, (Ba, Sr)TiO₃, Ta₂O₅, SrTiO₃등의 강유전물질을 박막화하여 커패시터에 적용하는 연구가 이루어지고 있다. 그러나 이러한 새로운 물질을 응용할 경우 커패시터 물질의 박막공정 개발, 새로운 전극의 개발, 식각 공정의 개발과 함께 기존 공정고의 부합을 위한 부대공정개발 등 해결되어야 할 여러 가지 문제를 내포하고 있다. 둘째로, 커패시터의 두께를 감소시켜 충전용량을 증가시키는 방법은 이미 한계에 도달되어 있다. 만일, 유전체막의 두께를 100Å이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어려운 문제점이 있다. 셋째로, 커패시터의 면적을 증가 시키는 연구는 현재까지 가장 많은 종래의 플래너(planar)형 커패시터에서 3차원적 구조인 스택(stack)형 또는 트랜치(trench)형 커패시터드이 활발하게 개발되고 있다. 한편, 폴리실리콘의 HSG(Hemispherical grain; 반구형 그레인) 다결정실리콘형성을 통한 전극 표면적 증가에 의한 커패시턴스의 증가 방법도 활발하게 연구되어 HSG의 형성조건에 따라 약 2배의 면적증가를 얻을수 있긴 하지만 매번 일정한 표면적을 얻기가 어려운 단점이 있다. 그러나, 3차원 구조의 변경을 통한 커패시터의 면적 증가는 공정 단계가 증가되는 단점을 지니고 있으나 안정된 충전 용량을 얻을 수 있으며 지금까지 이용되어온 방법내에서 공정을 진행할 수 있다는 장점이 있다. 이에 본 발명에서는 다층의 산화층을 이용한 새로운 입체 구조의 커패시터의 제작에 의해 커패시턴스를 확보하고자 한다.

따라서, 본 발명의 목적은 다층의 산화층을 이용하여 유효 커패시터의 면적을 증가시킨 반도체장치의 커패시터를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 목적을 달성하기에 적합한 그 제조방법을 제공하는데 있다.

본 발명의 상기 목적은, 스토리지 전극, 유전체막 및 플레이트 전극을 포함하는 반도체장치의 커패시터에 있어서, 상기 스토리지 전극은, 반도체기판상의 접속된 하부와, 소정의 크기의 직사각형 모양인 제1도전물질이 여러 층으로 되어 양단에서는 서로 연결되어 있지만 양단이외는 서로 분리되어 사이사이에 공동이 형성되어 있는 상부로 구성되어 있으며, 상기 플레이트 전극은, 상기 공동에서 유전물질을 사이에 개재하고 제2 도전물질이 각 공동에 끼어져 층층으로 구성되고 상기 스토리지 충돌이 상호 연결된 지점에 수직한 방향에서 각 층이 연결된 하부와 기판 전면에 증착된 상부로 플레이트 전극을 구성하는 것을 특징으로 하는 반도체 장치의 커패시터에 의해 달성된다.

본 발명의 상기 다른 목적은, 비트라인보다 위쪽에 스토리지 전극, 유전체막 및 플레이트 전극을 형성하는 COB(capacitor over bit) 구조의 반도체장치의 커패시터 제조방법에 있어서,

실리콘 기판에 통상적인 반도체 제조 방법으로 워드라인과 비트라인의 등의 하부구조가 완성된 후 층간 절연막 상에 에치 스톱퍼(etch stopper)층을 형성하는 단계;

상기 결과물이 적층된 층들의 소정부위를 차례로 식각하여 상기 트랜지스터의 소오스영역상의 폴리 실리콘 전극패드를 노출시키는 커패시터 콘택홀을 형성하는 단계;

상기 커패시터 콘택홀의 내측 및 상기 에치 스톱퍼상에 형성되고 폴리 실리콘 전극패드의 일단부에 접속되는 커패시터의 제1 도전물질의 제1 도전층을 침적하는 단계;

상기 제1 도전층 상에 제1 절연물질의 제1 절연막을 형성하는 단계;

상기 결과물상에 제1 도전물질의 제2 도전층 및 제1 절연물질의 제2 절연막을 교대로 적어도 1회이상 형성하는 단계;

상기 제1 도전물질과 제1 절연물질을 워드라인 방향의 직선모양으로 패터닝하여 에칭 스톱퍼층까지 식각하는 단계;

상기 결과물 상에 제1 도전물질층을 한층 더 기판 전면에 증착하는 단계;

상기 결과물을 상기 직선의 폭보다 넓은 폭의 직사각형 모양으로 패터닝하여 에치 스톱퍼층까지 식각하여 각 셀 단위로 한정된 스토리지 패턴을 형성하는 단계;

상기와 같이 제조된 스토리지 구조의 상기 제1 도전물질 층간의 제1 절연물질을 제거하여 제1 도전물질 층간에 공동을 형성하는 단계;

상기 제1 도전물질 층간의 공동의 내측벽 및 제1 도전물질층 외벽측에 커패시터 유전막을 형성하는 단계; 및

상기 결과물 전면에 제2 도전물질의 제1 도전층을 형성하여 상기 커패시터 유전말을 사이에 개재하고 각 공동에 상기 제2 도전물질의 제1 도전층이 끼어져 층층으로 구성되고 상기 제1 도전물질의 스토리지층들이 상호 연결된 지점에 수직한 방향에서 상기 제2 도전물질의 각 층이 연결된 플레이트 전극 하부에 기판 전면에 형성된 플레이트 전극상부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법에 의해 달성된다.

상기 제1 도전물질 및 제2 도전물질은 폴리 실리콘으로 제1 유전물질은 실리콘 산화막을 사용하는 것이 바람직하며,상기 폴리 실리콘은 500∼5000Å두께로 증착하고 상기 실리콘 산화막은 500∼3000Å로 증착하는 것이 바람직하다.

또한 커패시터의 유전막은 질화 공정과 산화공정을 통하여 실리콘 질화막/실리콘 산화막 구조로 형성하는 것이 바람직하며, 이때 실리콘 질화막(Si₃N₄)은 60Å으로하고 실리콘 산화막(SiO₂)은 20Å 두께로 형성하는 것이 바람직하다.

본 발명에 의하면, 상기의 방법으로 다층의 절연막을 사용하여 비트라인 방향으로 스토리지 전극을 형성하고 워드라인 방향으로 플레이트 전극을 형성함으로써, 또는 그 반대의 경우로 형성함으로써 새로운 3차원 구조의 커패시터 구조를 이용하게 되어 수배의 충전용량을 확보할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.

제1a도 내지 제1c도는 본 발명에 의한 반도체 장치의 커패시터의 마스크 패턴을 나타낸 레이아웃 도면이다.

제1a도는 본 발명에 의한 반도체 장치의 마스크 레이아웃을 나타낸 도면이다. 참조번호11은 활성영역을, 12는 필드 산화막, 13은 게이트 워드라인, 14는 폴리실리콘 전극패드, 16은 비트라인, 19은 스토리지 콘택홀을 나타낸다. 상기 마스크 패턴에서 제2A와 제2b도에서의 15번과 17번의 층간 절연막과 18번의 에치 스톱퍼중, 27번의 스토리지 1차 패턴의 마스크패턴등은 도면의 간략화를 위해 생략하였다. 상기 마스크 패턴을 따라 공정을 진행했을 경우 제조되는 커패시터의 모양은 X축 방향과 Y축 방향의 절단선에 의한 제2a도와 제2b도의 수직 단면도로 나타낼 수 있다.

제1b도는 활성영역(11)과 커패시터의 1차 스토리지 전극패턴(27)을 나타낸 레이아웃 도면이다. 구체적으로, 본 발명의 커패시터 구조의 이해를 돕기 위해 상기 제1a도의 마스크 패턴에서 도시하지 않은 커패시터의 1차 스토리지 마스크 패턴만을 따로 예시한 도면이다. 커패시터의 1차 스토리지 마스크 패턴은 반도체 기판에 접속하여 커패시터 스토리지 전극을 형성할 제1 도전물질의 제1 도전층과 제1 절연물질의 제1 절연막을 차례로 침척하고 상기 결과물상에 제1 도전물질의 제2 도전층 및 제1 절연물질의 제2 절연막을 그대로 적어도 1회 이상 형성하고 나서 스토리지 전극을 형성하기 위해 1차로 워드라인 방향으로 직선 모양의 패터닝을 하는 단계의 마스크 패턴이다. 참조번호 11은 활성영역을 27은 1차 스토리지 전극 패턴을 나타낸다.

제1c도는 활성영역(11)과 최정 커패시터의 스토리지 전극패턴(30)을 나타낸 레이아웃 도면이다. 구체적으로, 제1b도와 마찬가지로 본 발명의 커패시터 구조의 이해를 돕기 위해 커패시터의 최종 스토리지 마스크 패턴만을 따로 예시한 도면이다. 상기 제1b도의 직선 모양의 패터닝을 하고 난 후 제1 도전물질층을 기판 전면에 증착한 다음 상기 직선의 폴보다 넓은 폴의 직사각형 모양으로 패터닝하여 에치스톱퍼층까지 식각하여 각 셀 단위로 한정된 최종 스토리지 전극패턴(30)을 형성하는 단게에서의 마스크 패턴을 나타낸다.

제2a도는 상기 제1a도의 도면에서 X축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 구체적으로, 트랜지스터가 형성되어 있는 반도체 기판(10)상에 형성된 스토리지 전극, 유전체막 및 플레이트 전극을 포함하는 반도체장치의 커패시터에 있어서, 상기 스토리지 전극(30)은, 폴리 실리콘 패드를 통해 반도에기판상에 접속된 하부와, 소정의 크기의 직사각형 모양인 제1 도전물질이 여러층으로 되어 양단에는 서로 연결되어 있지만 양단 이외에는 서로 분리되어 사이사이에 공동이 형성되어 있는 상부로 구성되어 있으며,상기 플레이트 전극(33)은, 상기 공동에서 유전물질로 된 커패시터 유전막(31)을 사이에 개재하고 제2 도전물질이 각 공동에 채워 층층으로 구성되고 상기 스토리지 층들이 상호 연결된 지점에 수직한 방향에서 각층이 연결된 하부와 기판 전면에 증착된 상부로 구성된다. 참조번호 11은 활성영역을, 12는 필드 산화막, 13은 게이트 워드라인, 14는 폴리실리콘 전극패드, 15는 절연막, 17은 층간 절연막,18는 에치 스톱퍼층, 19는 스토리지 콘택홀, 30은 스토리지 전극, 31은 커패시터 유전막, 33은 플레이트 전극을 나타낸다.

제2b도는 상기 제1a도의 도면에서 절단선 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 즉, 상기 제2a도 방향에 수직한 방향의 단면도를 통해 스토리지 전극과 플레이트 전극과의 상호 위치 관게를 용이하게 파악되도록 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 참조번호 11은 활성영역을, 12는 필드 산화막, 13은 게이트 워드라인, 15는 비트라인 절연막, 16은 비트라인, 17는 층간 절연막, 18는 에치 스톱퍼층, 30은 스토리지 전극, 31은 커패시터 유전막, 33은 플레이트 전극을 나타낸다.

제3a도 내지 제8b도는 본 발명에 의한 반동체 장치의 커패시터 제조방법을 공정순서대로나타낸 단면도들이다.

제3a도와 제3b도는 트랜지스터가 형성되어 있는 반도체 기판상에 층간 절연막(17)과 퀵 논스톱퍼층(18)을 차례로 적층하고 콘택홀(19)을 형성한 단계의 X 축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 구체적으로, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체 기판(10)의 상기 활성영역(11)에, 드레인영역과, 상기 드레인 영역과 접촉되어 있는 비트라인을 공유하며 각각이 하나씩인 소오스 영역과, 게이트 산화막, 게이트전극, 절연막으로 구성되는 게이트 전극(13)을 구비하는 트랜지스터를 형성한다. 상기 게이트 전극은 워드라인 역할을 하게 된다. 이어서 게이트 전극 패턴의 측벽에 스페이서를 형성하고,그 결과물 전면에 폴리실리콘을 증착하고 이를 패터닝하여 패드 전극(14)을 형성한다. 상기 패드 전극이 형성된 위에 절연물 예컨대 실리콘 산화물(15)을 증착한 다음 이를 패터닝하여 비트라인 콘택홀을 형성하고 폴리 실리콘을 증착하고 패터닝하여 비트라인(16)을 제조한다. 상기 트랜지스터가 형성되어 있는 반도체 기판(10) 전면에 상기 비트라인을 절연시키기 위한 목적으로 층간 절연층(17)을 형성한다. 이어서, 에치 스톱퍼로서 실리콘나이트라이드와 같은 물질을 상기 층간 절연막(17) 전면에 도포하고, 이어서 스토리지 전극을 트랜지스터의 소오스영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크 패턴을 이용하여 상기 소오스 영역상에 적층되어 있는 에치 스톱퍼(18), 층간 절연막(17) 및 절연막(15)을 부분적으로 제거해냄으로써 상기 패드 폴리 실리콘 상부에 콘택홀(19)을 형성한다.

제4a도와 제4b도는 제1 도전물질층 및 제1 절연물질층을 교대로 적어도 1회 이상 형성한 단계의 X축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 구체적으로, 본 발명은 비트라인위에 커패시터를 형성하는 COB(capacitor over bit) 구조의 커패시터이므로 이와 같은 구조로 커패시터를 구성하기 위하여 하부 구조가 완성된 후 커패시터 도전 물질을 증착한다. 따라서, 커패시터 콘택홀의 내측 및 상기 에치 스톱퍼 상에 형성되고 패드 폴리 실리콘의 일단부에 접속되는 제1 도전물질의 제1 도전층(20)을 침적하고 이어서 제1 절연물질(21)을 형성한다. 상기 결과물상에 제1 도전 물질의 제2 도전층(22) 및 제1 절연물질의 제2 절연층(23)을 교대로 적어도 1회 이상 형성한다. 상기 제1 도전 물질은 폴리 실리콘으로 제1 유전물질은 실리콘 산화막을 사용하는 것이 바람직하며, 상기 폴리 실리콘은 불순물이 도핑된 것을 CVD(Chemical Vapour Deposition) 방법으로 500∼5000두께로 증착하고 상기 실리콘 산화막은 500∼3000Å증착한다.

제5a도와 제5b도는 교대로 증착된 제1 도전물질층 및 제1 절연물질 층을 워드라인 방향의 직선모양으로 패터닝 한 후 기판 전면에 제1 도전물질층(28)을 한층 더 증착한 단계의 X축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 구체적으로 제4a도와 제4b도와 같이 형성한 결과물을 워드라인 방향으로 직선모양의 패터닝을 하고 상기 결과물 상에 제1 도전물질층(28)을 전면에 증착한다. 이와 같이 직선모양의 패터닝을 하는 이유는 스토리지 전극의 1차 패턴을 형성하고 나서 기판 전면에 제1 도전물질층을 증착하여 층층이 형성된 제1 도전물질을 서로 연결하기 위함이다.

제6a도와 제6b도는 상기 결과물을 상기 직선의 폭보다 넓은 폭의 직사각형 모양으로 패터닝하여 에치 스톱퍼 층까지 식각하여 각 셀 단위로 한정된 스토리지 패턴을 형성하는 단계의 X축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다.

제7a도와 제7b도는 제1 도전물질 층간에 공동을 형성하고 그 위에 커패시터 유전막을 형성한 단계의 X축 방향과 Y축 방향의 절단선을 통해 나타낸 커패시터의 단면도이다. 구체적으로, 상기와 같이 제조된 스토리지 구조의 상기 제1 도전물질(30) 층간의 제1 절연물질 예컨대, 실리콘 산화물을 희석 불산(HF) 용액 또는 완충 산화층 에천트(Buffer Oxide Etchant : 이하 BOE라 칭함)를 이용하여 습식식각으로 제거하여 제1 도전물질층 간에 공동을 형성한다. 이어서, 상기 제1 도전물질 커패시터의 하부전극 층간 공동의 내측별과 표면에 커패시터 유전막(31)을 형성한다. 커패시터의 유전막은 질화 공정과 산화 공정을 통하여 실리콘질화막/실리콘 산화막 구조로 형성하는 것이 바람직하며, 이때 실리콘 질화막(Si₃N₄)은 60Å으로 하고 실리콘 산화막(SiO₂)은 20Å두께로 형성한다. 또한 커패시터 유전막을 실리콘산화막/실리콘질화막/실리콘산화막 구조로 형성하거나 ST, BST, Ta₂O₃등의 고유전물 또는 PZT, PLZT, PT 등의 강유전체도 본 발명의 커패시터 유전막으로 사용할 수 있다.

제8a도와 제8b도는 플레이트 커패시터의 상부전극(33)을 형성하는 단계를 도시한 단면도이다. 구체적으로, 상기 결과물 전면에 제2 도전물질층을 증착함으로써 상기 커패시터 유전막(31)이 사이에 개재된 각 공동에 상기 제2 도전물질층이 채워져 층층으로 구성되고 즉, 상기 제1 도전물질의 스토리지 층들이 상호 연결된 지점에 수직한 방향에서 상기 제2 도전물질의 각 층이 연결되며,이는 표면에 증착되는 전극물질과 연결되어 전체 플레이트 전극을 형성한다. 상기 제2 도전물질은 폴리실리콘을 사용하는 것이 바람직하며 상기 폴리실리콘은 불순물이 도핑된 것을 CVD(Chemical Vapour Deposition) 방법으로 500∼5000두께Å로 증착한다.

본 발명에 의하면, 다층의 절연막, 예컨대 실리콘 산화막을 사용하여 비트라인 방향으로 스토리지 전극을 형성하고 워드라인 방향으로 플레이트 전극을 형성함으로써, 또는 그 반대의 경우로 형성함으로써 새로운 3차원 구조의 커패시터 구조를 이용하게 되어 수배의 충전용량을 확보할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims

스토리지 전극, 유전체막 및 플레이트 전극을 포함하는 반도체 장치의 커패시터에 있어서, 상기 스토리지 전극은, 반도체 기판상에 접속된 하부와, 소정의 크기의 직사각형 모양인 제1 도전물질이 여러 층으로 되어 양단에서는 서로 연결되어 있지만 양단이외는 서로 분리되어 사이사이에 공동이 형성되어 있는 상부로 구성되어 있으며,상기 플레이트 전극은, 상기 공동에서 유전물질을 사이에 개재하고 제2 도전물질이 각 공동에 끼어져 층층으로 구성되고 상기 스토리지 층들이 상호 연결된 지점에 수직한 방향에서 각 층이 연결된 하부와 기판 전면에 증착된 상부로 플레이트 전극을 구성하는 것을 특징으로 하는 반도체 장치의 커패시터.
제1항에 있어서, 상기 제1 도전물질 및 상기 제2 도전물질의 도전층의 두께가 500∼5000범위인 것을 특징으로 하는 반도체 장치의 커패시터.
반도체 장치의 커패시터 제조방법에 있어서, 실리콘 기판에 통상적인 반도체 제조방법으로 하부 구조가 완성된 후, 층간 절연막 상에 에치 스톱퍼(etch stopper)층을 형성하는 단계; 상기 결과물인 적층된 층들의 소정부위를 차례로 식각하여 상기 트랜지스터 소오스 영역상의 전극을 노출시키는 커패시터 콘택홀을 형성하는 단계. 상기 커패시터 콘택홀의 내측 및 상기 에치 스톱퍼상에 형성되고 상기 전극의 일단부에 접속되는 커패시터의 제1 도전물질의 제1 도전층을 침적하는 단계; 상기 제1 도전층 상에 제1 절연물질의 제1 절연막을 형성하는 단계; 상기 결과물상에 제1 도전물질의 제2 도전층 및 제1 절연물질의 제2 절연막을 교대로 적어도 1회 이상 형성하는 단계; 상기 제1 도전물질과 제1 절연물질을 워드라인 방향으로 직선 모양으로 패터닝하에 에치 스톱퍼층까지 식각하는 단계; 상기 결과물을 직사각형 모양으로 패터닝하여 에치 스톱퍼층까지 식각하여 각 셀 단위로 한정된 스토리지 패턴을 형성하는 단계; 상기와 같이 제조된 스토리지 구조의 상기 제1 도전물질 층간의 제1 절연물질을 제거하여 제1 도전물질 층간에 공동을 형성하는 단계; 상기 제1 도전물질층 간의 공동의 내측벽 및 제1 도전물질층 외벽측에 커패시터 유전막을 형성하는 단계; 및 상기 결과물 전면에 제1 도전물질을 형성하여 상기 커패시터 유전막을 사이에 개재하고 각 공동에 상기 제1 도전 물질이 끼어져 층층으로 구성되고 상기 제1 도전 물질의 스토리지 층들이 상호 연결된 지점에 수직한 방향에서 상기 제1 도전물질의 각층이 연결된 플레이트 전극 하부와 기판 전면에 형성된 플레이트 전극 상부를 형성하는 단계를 구비하는 것을 특징으로하는 반도체 장치의 커패시터 제조방법.
제3항에 있어서, 상기 제1 절연물질인 실리콘 산화막은 희석(HF)용액 및 완층 산화층 에천트(BOE)중 어느 하나를 사용하여 습식식각으로 상기 제1 도전물질 층간의 공동을 형성하는 것을 특징으로하는 반도체 장치의 커패시터 제조방법.
제3항에 있어서, 상기 실리콘 산화막은 500∼3000두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제3항에 있어서, 상기 커패시터의 유전막을 실리콘질화막/실리콘산화막 구조로 형성시 실리콘질화막(Si₃N₄)을 60Å으로 하고 실리콘산화막(SiO₂)은 20Å두께로 형성하는 것을 특징으로하는 반도체 장치의커패시터 제조 방법.