KR0155858B1 - Capston servo circuit - Google Patents

Abstract

고속으로 테이프를 감거나 되감는 기능을 수행하는 캡스턴 서보회로를 공개한다. 그 회로는 테이프 감기 또는 되감기 동작을 수행하기 위한 캡스턴 서보회로에 있어서, 업 카운팅 혹은 다운 카운팅을 수행하는 상위 m비트와 하위 p비트를 갖는 제1카운터와, 최종 기준중심주파수값과 제1카운터의 카운트값의 데이터 일치를 검출하는 일치 검출수단과, 업 클럭신호를 발생하고 다운 클럭신호를 발생하는 제어수단과, 캡스턴주파수신호(CFG)를 2^M분주시키는 2^M분주수단과, 2^M분주수단의 분주된 신호의 상승 혹은 하강 모서리를 검출하며, 모서리 검출시 펄스를 갖는 래치(latch)신호를 발생하며, 래치(latch)신호의 펄스보다 일정 시간 지연된 펄스를 갖는 프리셋 인에이블(PE)신호를 발생하는 모서리 검출수단과, 상기 프리셋 인에이블(PE)신호에 따라 초기값을 설정하고, 업 카운팅을 수행하는 제2카운터와, 래치(latch)신호에 따라 제2카운터의 카운트된 값을 래치하는 래치수단, 및 상기 래치수단의 래치된 값을 아날로그 신호로 변환하는 디지탈/아날로그 변환수단을 구비한 것을 특징으로 한다. 따라서, 테이프의 감김 혹은 되감김 속도를 단조증가 또는 단조감소시켜 큰 토크가 발생하지 않도록 함으로써 테이프의 손상을 방지하면서 고속으로 테이프의 감김 되감김 기능을 수행할 수 있다는 잇점이 있다.Disclosed is a capstan servo circuit which performs the function of winding and rewinding the tape at high speed. The circuit is a capstan servo circuit for performing a tape winding or rewinding operation, comprising: a first counter having an upper m bit and a lower p bit performing up counting or down counting, and a final reference center frequency value and a first counter. match detecting means for detecting a data match the count value, and control means for generating an up clock signal and generating a down-clock signal, 2 ^M frequency divider means for dividing the capstan frequency signal (CFG) 2 ^M and 2 ^M frequency divider means Detects rising or falling edges of the divided signal, generates a latch signal with a pulse at edge detection, and detects a preset enable (PE) signal with a pulse that is delayed by a certain time than the pulse of the latch signal. A second counter configured to set an initial value according to the generated corner detecting means, the preset enable signal (PE), up-counting, and a second counter according to a latch signal And a latch means for latching the count value, and latching the value of the latch means, it characterized in that it includes a digital / analog conversion means for converting to an analog signal. Accordingly, there is an advantage that the tape rewinding function can be performed at a high speed while preventing damage to the tape by monotonically increasing or monotonizing the tape winding or rewinding speed so that a large torque is not generated.

Description

캡스턴 서보회로Capstan Servo Circuit

제1도는 종래 기술에 따른 속도계 루프를 구성하는 캡스턴 서보회로를 설명하는 도면이다.1 is a view for explaining the capstan servo circuit constituting the speedometer loop according to the prior art.

제2도는 제1도에 도시된 종래 캡스턴 서보회로의 동작 설명을 위한 동작 파형도이다.2 is an operation waveform diagram for explaining the operation of the conventional capstan servo circuit shown in FIG.

제3도는 본 발명에 따른 속도계 루프를 구성하는 캡스턴 서보회로를 설명하는 도면이다.3 is a view for explaining the capstan servo circuit constituting the speedometer loop according to the present invention.

제4도는 제3도에 도시된 캡스턴 서보회로의 동작 설명을 위한 동작 파형도이다.4 is an operation waveform diagram for explaining the operation of the capstan servo circuit shown in FIG.

본 발명은 비디오 테이프 레코더(VTR)에서 테이프를 이동시키는 캡스턴 모터를 제어하는 서보회로에 관한 것으로서, 특히 고속으로 테이프를 감는 또는 되감는 동작을 위한 캡스턴 서보회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a servo circuit for controlling a capstan motor for moving a tape in a video tape recorder (VTR), and more particularly to a capstan servo circuit for an operation of winding or rewinding a tape at high speed.

일반적으로 VTR에서 테이프를 감거나 되감는 동작에 있어서, 짧은 시간내에 테이프를 되감기 위해서는 캡스턴 모터를 고속으로 회전시켜야 한다. 통상 캡스턴 모터를 제어하는 서보회로는 속도계 루프와 위상계 루프로 구성되는 데 테이프의 감기 또는 되감기 동작은 위상동작이 요구되지 않으므로 위상계 루프는 고정시키고 속도계 루프만으로 동작하게 된다. 그러면, 종래의 속도계 루프를 설명한다.In general, in the operation of winding or rewinding the tape in the VTR, the capstan motor should be rotated at a high speed in order to rewind the tape in a short time. In general, the servo circuit for controlling the capstan motor is composed of a speedometer loop and a phase loop. However, since the winding or rewinding operation of the tape does not require phase motion, the phase loop is fixed and only the speedometer loop is operated. Then, a conventional speedometer loop will be described.

제1도는 종래 기술에 따른 속도계 루프를 구성하는 캡스턴 서보회로 일명, 디지탈 주파수/전압 변환기(이하 F/V이라 함)를 설명하는 도면이다. F/V회로는 설정된 기준 중심주파수에 따라 모터의 회전수가 결정되도록 하기 위하여 모터의 회전수와 설정된 기준중심주파수와의 오차를 전압으로 출력하고, 이 오차전압에 따라 모터의 회전수를 조절하는 제어동작을 수행한다.FIG. 1 is a diagram illustrating a capstan servo circuit, ie, a digital frequency / voltage converter (hereinafter referred to as F / V), which constitutes a speedometer loop according to the prior art. The F / V circuit outputs an error between the rotational speed of the motor and the set reference center frequency as a voltage so that the rotational speed of the motor is determined according to the set reference center frequency, and controls to adjust the rotation speed of the motor according to the error voltage. Perform the action.

제1도를 참조하여 구성을 살펴보면, 캡스턴주파수발생기(Capston Frequency Generator)(미도시)에서 발생되는 캡스턴주파수신호(CFG)를 분주값(N)에 따라 N 분주하는 분주기(100), 마이콤(미도시)로부터의 배속모드신호에 따라 이에 대응되는 분주값 N을 출력하는 분주롬(101), 분주기(100)로부터 분주된 신호를 입력받아 상승(rising) 또는 하강(falling) 모서리(edge)를 검출하고, 모서리 검출시 좁은 펄스폭의 펄스를 갖는 래치신호(latch)를 발생하고, 이 latch신호의 펄스를 일정시간 지연시킨 프리셋 인에이블(preset enable: PE)신호를 발생하는 모서리 검출부(102), 카운터(106)의 초기값을 설정하기 위한 기준중심주파수 설정롬(ROM)(104), 상기 PE신호에 응답하여 기준중심주파수설정롬(ROM)(104)로부터 초기값을 입력받아 설정하고, 카운팅 동작을 수행하는 카운터(106), 상기 latch신호에 응답하여 카운터(106)로부터 카운트된 값을 래치하는 래치부(108), 래치부(103)로부터 래치된 값을 아날로그 신호로 변환하는 디지탈/아날로그 변환기(110)로 구성되어 있다.Looking at the configuration with reference to Figure 1, the frequency divider 100 to divide the capstan frequency signal (CFG) generated in the capston frequency generator (Capston Frequency Generator) (not shown) N according to the division value (N), the microcomputer ( In response to a double speed mode signal from a distributing mode signal, a dispensing ROM 101 for outputting a corresponding dispensing value N and a signal dispensing from the divider 100 are input, and a rising or falling edge is received. Edge detection unit 102 generates a latch signal having a pulse of narrow pulse width at edge detection, and generates a preset enable (PE) signal that delays the latch signal pulse for a predetermined time. ), A reference center frequency setting ROM (ROM) 104 for setting an initial value of the counter 106, and receives and sets an initial value from the reference center frequency setting ROM (ROM) 104 in response to the PE signal. A counter 106 performing a counting operation, the latch signal In response it consists of the value of the latch from the latch unit 108, a latch portion 103 for latching the count from the counter 106 to the digital / analog converter 110 for conversion to an analog signal.

제2도를 참조하여 상기 구성에 따른 동작을 살펴보면, 마이컴(미도시)의 배속모드신호에 따라 분주값 N이 결정되어 분주기(100)에서 CFG신호가 N 분주된다. 이어서, 모서리 검출부(102)는 N분주된 신호(CFGD)를 입력받아 PE신호 및 latch신호를 발생한다. 이때, latch신호는 CFGD 신호의 상승모서리(1)에서 좁은 펄스폭(Tw)를 갖는 펄스(2)를 갖으며, PE신호는 펄스(2)보다 Td-Tw 만큼 지연된 펄스(3)을 갖는다. 이어서, 카운터(106)는 상기 PE신호의 펄스 발생시 초기값이 설정되어 클릭(CLK)에 따라 업 카운팅을 시작하며, 상기 latch신호의 펄스가 발생되면, 카운터(106)의 카운트된 값은 래치부(108)로 래치된다. 이때, CFGD신호의 주기 T_CFGD는 다음 식(1)과 같다.Referring to FIG. 2, the operation according to the configuration described above may be performed by dividing the value N according to the double speed mode signal of the microcomputer (not shown) so that the CFG signal is divided by N in the divider 100. Subsequently, the edge detector 102 receives the N-divided signal CFGD and generates a PE signal and a latch signal. At this time, the latch signal has a pulse 2 having a narrow pulse width Tw at the rising edge 1 of the CFGD signal, and the PE signal has a pulse 3 delayed by Td-Tw than the pulse 2. Subsequently, the counter 106 sets an initial value when a pulse of the PE signal is generated and starts up counting according to the click CLK. When the pulse of the latch signal is generated, the counted value of the counter 106 is latched. Latched to 108. At this time, the period T _CFGD of the CFGD signal is represented by the following equation (1).

이때, T_CNT는 초기값이 설정된 후 카운터(106)의 카운팅 시간을 의미하며, 달리 표현하면 다음 식(2)와 같다.At this time, T _CNT means the counting time of the counter 106 after the initial value is set, otherwise expressed as the following equation (2).

이때, N_latch는 초기값이 설정된 후 latch신호의 펄스가 발생전까지의 카운터(106)의 카운트값을 말하며, N_PE는 카운터(106)의 초기값을 말하며, T_CLK는 클럭 주기를 말한다. 이어서, N_latch값은 디지탈/아날로그 변환기(110)를 통해 아날로그 신호로 변환되어 출력된다. 모터의 회전수는 N_latch값에 의해 결정되므로, 결국 상기 식(1)과 (2)로부터 알 수 있듯이 마이컴(미도시)의 배속모드신호에 모터의 회전수가 결정된다. 그런데, 배속모드를 N 배속에서 N+1 배속으로 변화시킬 때, N_latch값의 변화폭이 커서 캡스턴 모터의 회전수도 급격하게 변하게 된다. 그러므로, 종래의 캡스턴 서보회로는 고속의 감기 혹은 되감기를 수행하기 위하여 배속모드를 급격히 변화시키게 되면, 토우크(모터가 발생시키는 힘 즉, 모터 회전수의 시간에 대한 미분값(Torque=k dw/dt)가 크게 발생하여 테이프가 늘어지거나 혹은 끊어지는 등 테이프에 손상을 입힐 수 있다는 문제점이 있었다.In this case, N _latch refers to the count value of the counter 106 until the latch signal pulse is generated after the initial value is set, N _PE refers to the initial value of the counter 106, and T _CLK refers to the clock period. Subsequently, the N _latch value is converted into an analog signal through the digital / analog converter 110 and output. Since the rotational speed of the motor is determined by the N _latch value, the rotational speed of the motor is determined by the double speed mode signal of the microcomputer (not shown) as can be seen from the equations (1) and (2). However, when the double speed mode is changed from N times to N + 1 times, the rotational speed of the capstan motor also changes rapidly due to the large change in the N _latch value. Therefore, in the conventional capstan servo circuit, when the double speed mode is rapidly changed in order to perform fast forwarding or rewinding, the torque (differential value of the torque generated by the motor, that is, the motor revolution time (Torque = k dw / There was a problem that dt) may occur large and damage the tape such as the tape is stretched or broken.

따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위하여 테이프에 손상을 가하지 않으면서도 고속의 감기 또는 되감기 기능을 수행하도록 하는 캡스턴 서보회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a capstan servo circuit which performs a fast forward or rewind function without damaging the tape in order to solve the above problems.

상술한 목적을 달성하기 위한 본 발명에 따른 장치는 테이프 감기 또는 되감기 동작을 수행하기 위한 캡스턴 서보회로에 있어서, 업 혹은 다운 클럭신호에 응답하여 업 카운팅 혹은 다운 카운팅을 수행하는 상위 m비트와 하위 p비트를 갖는 제1카운터과, 최종 기준중심주파수값과 상기 제1카운터의 카운트값을 비교하여 일치하면 상기 제1검출신호를 발생하는 일치 검출수단과, 스피드-업 신호에 응답하여 상기 업 클럭신호를 발생하고, 스피드-다운 신호에 응답하여 상기 다운 클럭신호를 발생하며, 상기 제1검출신호에 응답하여 상기 업 클럭 혹은 다운 클럭신호의 발생을 중지하는 제어수단과, 상기 제1카운터의 상위 m비트의 값 M에 따라 캡스턴주파수신호(CFG)를 2^M분주시키는 2^M분주수단과, 상기 2^M분주수단의 분주된 신호의 상승 혹은 하강 모서리를 검출하며, 모서리 검출시 펄스를 갖는 래치(latch)신호를 발생하며, 상기 래치(latch)신호의 펄스보다 일정 시간 지연된 펄스를 갖는 프리셋인에이블(PE)신호를 발생하는 모서리 검출수단과,상기 프리셋 인에이블(PE)신호의 펄스 발생시 외부로부터 q비트와 상기 제1카운터로부터 p비트를 입력받아 초기값을 설정하며, 업 카운팅를 수행하는 제2카운터와, 상기 래치(latch)신호의 펄스 발생시 상기 제2카운터의 카운트된 값을 래치하는 래치수단, 및 상기 래치수단의 래치된 값을 아날로그 신호로 변화하는 디지탈/아날로그 변환수단을 구비한 것을 특징으로 한다.The apparatus according to the present invention for achieving the above object is an upper m bit and a lower p in the capstan servo circuit for performing a tape winding or rewinding operation to perform up counting or down counting in response to an up or down clock signal. A first counter having a bit, a coincidence detecting means for generating the first detection signal when the final reference center frequency value and the count value of the first counter are matched, and the up-clock signal in response to a speed-up signal; Control means for generating the down clock signal in response to the speed-down signal, and stopping the generation of the up clock or down clock signal in response to the first detection signal, and upper m bits of the first counter. depending on the value of M capstan frequency signal (CFG) of 2 ^M 2 ^M frequency divider for frequency division means and a rising or falling edge of the frequency division signal of the division means 2 ^M Corner detection means for detecting a corner signal and generating a latch signal having a pulse at edge detection and generating a preset enable signal having a pulse delayed by a predetermined time from the pulse of the latch signal; When the enable (PE) pulse is generated, a second counter is input to receive q bits from the outside and p bits from the first counter to set an initial value, and a second counter to perform up counting, and the first counter when a pulse of the latch signal is generated. And latch means for latching a counted value of two counters, and digital / analog converting means for converting the latched value of the latch means into an analog signal.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.

제3도는 본 발명에 따른 캡스턴 서보회로를 설명하기 위한 구성 블럭도를 도시한 것이다.3 is a block diagram illustrating a capstan servo circuit according to the present invention.

제3도를 참조하여 구성을 살펴보면, 본 발명에 따른 캡스턴 서보회로는 외부로부터 입력되는 최종 기준중심주파수값(FV)을 기억시키는 최종 기준중심주파수레지스터(FVR)(200), 업 클럭(up-clk)혹은 다운 클럭(down-clk)신호에 응답하여 업 카운팅 혹은 다운 카운팅을 수행하는 중심주파수 카운터(이하, CF카운터라 칭함)(206), CF카운터(206)와 FVR(200)의 데이타들을 비교하여 일치 여부를 검출하여 검출신호(DETO)를 발생하는 일치 검출부(202), 스피드-업(speed-up)신호에 응답하여 상기up-clk신호를 발생하고, 스피드-다운(speed-down)신호에 응답하여 상기 down-clk신호를 발생하며, 상기 DETO신호에 응답하여 상기 up-clk 및 down-clk신호의 발생을 중지하는 제어부(204), CFG 신호를 2^M분주시키는 2^M분주기 (204)(분주값은 1, 2, 4, 8, ..., 2^M), 분주된 CFGD신호의 상승 모서리 혹은 하강 모서리를 검출하며, 모서리 검출시 좁은 펄스폭의 펄스를 갖는 latch신호를 발생하며, 상기 latch신호의 펄스보다 일정시간 지연된 펄스를 갖는 PE신호를 발생하는 모서리 검출부(214), q비트 ROM(208), 상기 PE신호의 펄스 발생시 초기값을 설정하고 업 카운팅을 수행하는 카운터 (이하, FV 카운터라 칭함)(210), 상기 latch신호에 응답하여 FV카운터(210)의 카운트된 값을 래치하는 래치부(216), 및 래치부(216)의 래치된 값을 아날로그 신호로 변환하는 디지탈/아날로그 변환기(D/A변환기)(218)로 구성되어 있다.Looking at the configuration with reference to Figure 3, the capstan servo circuit according to the present invention is the final reference center frequency register (FVR) 200, which stores the final reference center frequency value (FV) input from the outside, the up-clock (up- clk) or data of the center frequency counter (hereinafter referred to as CF counter) 206, the CF counter 206, and the FVR 200 that perform up or down counting in response to a down-clk signal. The match detection unit 202 which detects a match and generates a detection signal DETO by comparison, generates the up-clk signal in response to a speed-up signal, and speed-downs the speed-down signal. 2 ^M frequency divider in response to a signal for the down-clk, and generates a signal, 2 ^M frequency divider a control unit (204), CFG signal in response to the DETO signal to stop the generation of the up-clk, and down-clk signal ( 204) (frequency division value of 1, 2, 4, 8, ..., 2 M), the rising edge of the frequency division signal or descent mode CFGD The edge detection unit 214 and the q-bit ROM 208 for detecting the edge, generating a latch signal having a pulse having a narrow pulse width when detecting the edge, and generating a PE signal having a pulse delayed for a predetermined time from the pulse of the latch signal. A counter (hereinafter, referred to as an FV counter) 210 for setting an initial value and performing up counting when the PE signal is generated, and a latch unit for latching a counted value of the FV counter 210 in response to the latch signal. 216 and a digital-to-analog converter (D / A converter) 218 for converting the latched value of the latch section 216 into an analog signal.

상기 구성에 따른 동작을 살펴보면 다음과 같다.Looking at the operation according to the configuration as follows.

제4a도 및 제4b도는 제어부(204)에 인가되는 speed-up 및 speed-down신호를 각각 나타내며, 제4c도 및 제4d도는 제어부(204)로부터 CF 카운터(206)에 인가되는 up-clk 및 down-clk신호를 각각 나타내며, 제4e도는 데이터 일치 검출시 일치 검출부(202)에서 발생되는 DETO신호를 나타내며, 제4f도는 CFG신호의 주파수 F_CFG를 나타낸다.4A and 4B show speed-up and speed-down signals applied to the control unit 204, and FIGS. 4C and 4D show up-clk applied to the CF counter 206 from the control unit 204, and Each of the down-clk signals is shown, and FIG. 4E shows the DETO signal generated by the coincidence detection unit 202 at the time of data coincidence detection, and FIG. 4F shows the frequency F _CFG of the CFG signal.

먼저, speed-up신호가 인가되면 제어부(204)는 up-clk신호를 발생시키며, CF카운터(206)는 업 카운팅을 시작한다. 이때, CF카운터(206)는 상위 m비트 및 하위 p비트로 구성되며, 카운팅 속도는 제어부(204)에 인가되는 클럭 (CLK2)신호로 조절이 가능하며, 카운트된 값은 천천히 변하게 되며, 최대 설정값(이하, F_H라 칭함)에 도달하면 최소 설정값(F_L)로 떨어지며, 2^M분주기(212)에 연결된 상위 m비트의 값(M: 0≤M≤2^m-1)은 1증가하게 된다. 따라서, 2^M분주기(212)는 M값이 1증가하게 되므로 분주값은 2배로 증가하게 된다. 모서리 검출부(214)는 CFG신호를 2^M분주시킨 CFGD신호를 입력받아 상승 혹은 하강모서리를 검출하여, PE 및 latch신호를 발생한다. 이때, FV카운터 (210)는 PE신호의 펄스가 인가시 CF카운터(206)로부터 하위 p비트와 q비트 ROM(208)로부터 상위 q비트를 입력받아 초기값을 설정하고, 업 카운팅을 시작한다. 이어서, 래치부(216)는 상기 latch신호의 펄스가 인가시 카운터(210)로부터 (q+p)비트 카운트된 값을 래치하며, D/A변환기(218)를 통해 래치된 값에 대응되는 전압 V_FV가 출력된다. 이어서, CF 카운터(206)와 FVR(200)의 데이터값이 일치하면 즉, FV에 도달하면 일치 검출부(202)에서 이를 검출하여 제어부(204)로 DETO신호를 출력한다. 이때, 제어부(204)는 up-clk신호의 발생을 멈추게 되며, CF카운터 (206)는 카운트를 중지한다. 따라서, V_FV는 고정된 값을 유지하게 된다.First, when the speed-up signal is applied, the control unit 204 generates an up-clk signal, and the CF counter 206 starts up counting. At this time, the CF counter 206 is composed of the upper m bit and the lower p bit, the counting speed is adjustable by the clock (CLK2) signal applied to the control unit 204, the counted value is changed slowly, the maximum set value (Hereinafter referred to as F _H ) falls to the minimum set value (F _L ), and the value of the upper m bits (M: 0 ≦ M ≦ 2 ^m −1) connected to the 2 ^M divider 212 increases by one. Done. Therefore, since the M value is increased by 1, the 2 ^M frequency divider 212 is doubled. The edge detector 214 receives a CFGD signal obtained by dividing the CFG signal by ^2M , detects rising or falling edges, and generates PE and latch signals. At this time, when the pulse of the PE signal is applied, the FV counter 210 receives the lower p bits and the upper q bits from the q-bit ROM 208 from the CF counter 206 to set an initial value and starts up counting. Subsequently, the latch unit 216 latches the (q + p) bit-counted value from the counter 210 when the pulse of the latch signal is applied, and the voltage corresponding to the latched value through the D / A converter 218. V _FV is output. Subsequently, when the data values of the CF counter 206 and the FVR 200 coincide with each other, that is, when the FV reaches the FV, the coincidence detector 202 detects this and outputs a DETO signal to the controller 204. At this time, the control unit 204 stops the generation of the up-clk signal, the CF counter 206 stops counting. Thus, V _FV is kept at a fixed value.

한편, speed-down신호가 인가되면 제어부(204)는 down-clk신호를 발생시키며, CF 카운터(206)는 다운 카운팅을 시작한다. 이때, CF카운터(206)는 카운트값이 FV이 될 때까지 f_H부터 f_L까지 반복하고 상위 m비트의 값 M은 1씩 감소하게 된다. M값이 1씩 감소함에 따라 2^M분주기(212)의 분주값은 작아지므로 결국, 전압 V_FV은 작아져서 모터의 회전수는 줄어든다.On the other hand, when the speed-down signal is applied, the control unit 204 generates a down-clk signal, and the CF counter 206 starts down counting. At this time, the CF counter 206 repeats from f _H to f _L until the count value becomes FV, and the value M of the upper m bit decreases by one. As the value of M decreases by 1, the division value of the 2 ^M frequency divider 212 becomes small, and as a result, the voltage V _FV becomes small and the rotation speed of the motor decreases.

이때, 제어부(204)의 제어 동작을 종합해보면 다음 표와 같다.At this time, the control operation of the control unit 204 is summarized as follows.

이어서, 래치부(216)에 래치되는 값이 단조증가 또는 단조감소됨을 설명하면 다음과 같다.Next, the value latched in the latch unit 216 is monotonically increased or monotonically reduced as follows.

여기서, 0≤M≤2^m-1, 0≤P≤2^p-1Where 0 ≦ ^M ≦ 2 ^m −1 and 0 ≦ ^P ≦ 2 ^p −1

여기서, 0≤Q≤2^q-1, 0≤P≤2^p-1Where 0 ≦ ^Q ≦ 2 ^q −1 and 0 ≦ ^P ≦ 2 ^p −1

상기 식(3)과 (4)는 각각 CF 카운터(206)의 카운트값(N_cf)과, 카운터(210)의 초기값(N_fv)를 각각 식으로 표현한 것이다.Equations (3) and (4) express the count value N _cf of the CF counter 206 and the initial value N _fv of the counter 210, respectively.

상기 식 (5)에서 2^M분주기(212)에서 출력되는 CFGD신호의 주기(T_CFDG)는 분주값 2^M과 CFG신호의 주기(T_CFG)를 승산된 값과 같으며, 달리 표현하면 모서리 검출부(214)는 종래 제1도의 모서리 검출부(102)와 동일한 동작을 수행하므로 식(2)와 같다. 상기 식 (6)에서 T_CNT는 초기값이 설정된 후 카운터(106)의 카운팅 시간을 의미하며, T_CLK1는 카운터(210)의 클럭(CLK1)의 주기를 말한다. 상기 식 (5)와 (6)으로부터 CFG신호의 주파수(F_CFG)는 다음 식 (7)로 표현이 가능하다.In the equation (5), the period T _CFDG of the CFGD signal output from the 2 ^M frequency divider 212 is equal to the multiplied value of the division value 2 ^M and the period T _CFG of the CFG signal. Since the detector 214 performs the same operation as that of the edge detector 102 of FIG. 1, Equation 2 is obtained. In Equation (6), T _CNT refers to the counting time of the counter 106 after the initial value is set, and T _CLK1 refers to the period of the clock _CLK1 of the counter 210. From equations (5) and (6), the frequency (F _CFG ) of the CFG signal can be expressed by the following equation (7).

이때, CF 카운터(206)가 F_L, F_H, F_H ⁺일 때, 다음 식 (8), (9) 및 (10)이 된다.At this time, when the CF counter 206 is F _L , F _H , F _H ⁺ , the following equations (8), (9) and (10) are obtained.

P가 0에서 2P-1까지 혹은 그 반대로 1씩 증가 또는 감소하는 경우에는 상기 식 (7)을 통해 F_CFG는 단조증가 또는 감소함을 알 수 있다. 그런데, P가 0에서 2P-1로 혹은 그 반대로 변하는 경우에는 M값은 1증가 또는 1감소하게 되며 이때, F_CFG가 단조 증가 또는 단조 감소하여야 하므로, 이를 설명하면 다음과 같다.When P increases or decreases by 1 from 0 to 2P-1 or vice versa, F _CFG increases or decreases monotonously through Equation (7). However, when P is changed from 0 to 2P-1 or vice versa, M value is increased or decreased by 1, and in this case, F _CFG should be monotonically increased or monotonically decreased.

먼저, CF 카운터(206)의 카운트값이 N_CF= 2^PM + 2^P-1일 때, F_CFG= 2^MF_H이며, N_CF= 2^P(M+1)일 때, 단조증가하기 위해 F_CFG는 F_CFG= 2^MF_H ⁺이어야 한다. 이때, CF 카운터(206)의 카운트값 N_CF이 2^PM + 2^P-1에서 2^P(M+1)로 1증가할 때, 분주기(212)의 분주값은 2배로 증가하므로 F_H ⁺= 2F_L이 성립한다. 따라서, F_CFG는 단조증가 또는 단조감소함을 알 수 있다.First, when the count value of the CF counter 206 is N _CF = 2 ^P M + 2 ^P -1, when F _CFG = 2 ^M F _H , and when N _CF = 2 ^P (M + 1), monotonically increasing F _CFG should be F _CFG = 2 ^M F _H ⁺ . At this time, when the count value N _CF of the CF counter 206 increases by 1 from 2 ^P M + 2 ^P −1 to 2 ^P (M + 1), the divider value of the frequency divider 212 is doubled and thus F _H. ⁺ = 2F _L holds. Therefore, it can be seen that F _CFG increases or decreases monotone.

이상에서 살펴본 바와 같이 본 발명은 테이프의 감김 혹은 되감김 속도를 단조증가 또는 단조감소시켜 큰 토크가 발생하지 않도록 함으로써 테이프의 손상을 방지하면서 고속으로 테이프의 감김 되감김 기능을 수행할 수 있다는 잇점이 있다.As described above, the present invention has the advantage that the tape rewinding or rewinding speed of the tape is monotonically increased or monotonically reduced so that a large torque is not generated, thereby preventing the tape from being damaged and performing the tape rewinding function at high speed. have.

Claims (2)

테이프 감기 또는 되감기 동작을 수행하기 위한 캡스턴 서보회로에 있어서, 업 혹은 다운 클럭신호에 응답하여 업 카운팅 혹은 다운 카운팅을 수행하는 상위 m비트와 하위 p비트를 갖는 제1카운터: 최종 기준중심주파수값과 상기 제1카운터의 카운트값을 비교하여 일치하면 상기 제1검출신호를 발생하는 일치 검출수단; 스피드-업 신호에 응답하여 상기 업 클럭신호를 발생하고, 스피드-다운 신호에 응답하여 상기 다운 클럭신호를 발생하며, 상기 제1검출신호에 응답하여 상기 업 클럭 혹은 다운 클럭신호의 발생을 중지하는 제어수단; 상기 제1카운터의 상위 m비트의 값 M에 따라 캡스턴주파수신호(CFG)를 2^M분주시키는 2^M분주수단; 상기 2M 분주수단의 분주된 신호의 상승 혹은 하강 모서리를 검출하며, 모서리 검출시 펄스를 갖는 래치(latch)신호를 발생하며, 상기 래치(latch)신호의 펄스보다 일정 시간 지연된 펄스를 갖는 프리셋 인에이블(PE)신호를 발생하는 모서리 검출수단; 상기 프리셋 인에이블(PE)신호의 펄스 발생시 외부로부터 q비트와 상기 제1카운터로부터 p비트를 입력받아 초기값을 설정하며, 업 카운팅을 수행하는 제2카운터; 상기 래치(latch)신호의 펄스 발생시 상기 제2카운터의 카운트된 값을 래치하는 래치수단; 및 상기 래치수단의 래치된 값을 아날로그 신호로 변환하는 디지탈/아날로그 변환수단을 구비한 것을 특징으로 하는 캡스턴 서보회로.In a capstan servo circuit for performing a tape winding or rewinding operation, a first counter having an upper m bit and a lower p bit performing up counting or down counting in response to an up or down clock signal: a final reference center frequency value and Match detection means for comparing the count values of the first counter and generating the first detection signal if they match; Generating the up clock signal in response to a speed-up signal, generating the down clock signal in response to a speed-down signal, and stopping generation of the up clock or down clock signal in response to the first detection signal. Control means; 2 ^M frequency divider means for dividing the capstan frequency signal (CFG) 2 ^M, according to the value M of the upper m bits of the first counter; Detects rising or falling edges of the divided signal of the 2M dispensing means, generates a latch signal having a pulse upon edge detection, and has a preset enable having a pulse delayed for a predetermined time from the pulse of the latch signal. (PE) edge detection means for generating a signal; A second counter configured to set an initial value by receiving q bits from the outside and p bits from the first counter when a pulse of the preset enable signal is generated, and performing up counting; Latch means for latching a counted value of the second counter when a pulse of the latch signal is generated; And digital / analog conversion means for converting the latched value of the latch means into an analog signal. 제1항에 있어서, 상기 최종 기준중심주파수값을 저장하는 레지스터와 상기 q비트를 저장하는 ROM을 더 구비한 것을 특징으로하는 캡스턴 서보회로.2. The capstan servo circuit of claim 1, further comprising a register for storing the final reference center frequency value and a ROM for storing the q bit.