KR0154486B1 - 고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로 - Google Patents

고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로

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Abstract

본 정합회로는 소용량 전전자 교환기에 있어서 고속 병렬동기버스구조를 갖는 하위프로세서와 바이트(8비트) 또는 워드(16비트)구조를 갖는 외부장치간을 정합하기 위한 것으로서, 본 회로는 하위프로세서에서 제공되는 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 워드단위로 하위프로세서의 상위바이트에 해당되는 신호를 송수신하는 제1입출력버퍼; 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 하위프로세서의 하위바이트에 해당되는 신호를 송수신하는 제2입출력버퍼; 하위프로세서로부터 전송되는 데이터 인에이블신호에 의해 제어되어 제1입출력버퍼와 외부장치간에 데이터를 전송하는 데이터 전송용버퍼; 하위프로세서로부터 전송되는 어드레스 인에이블신호에 의해 제어되어 제2입출력버퍼 및 제1입출력버퍼의 최하위 2비트 전송라인과 외부장치간에 어드레스를 전송하는 어드레스 전송용 버퍼를 포함하도록 구성된다.

Description

고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로
제1도는 고속 병렬동기버스구조를 이용하는 하위프로세서에서 외부장치로의 쓰기모드시 동작타이밍도.
제2도는 고속 병렬동기버스구조를 이용하는 하위프로세서에서 외부장치로의 읽기모드시 동작타이밍도.
제3도는 바이트단위로 데이터를 처리하는 외부장치에 대한 본 발명에 따른 정합회로의 블럭도와 하위프로세서의 개략도.
제4도는 워드단위로 데이터를 처리하는 외부장치에 대한 본 발명에 따른 정합회로의 블럭도와 하위프로세서의 개략도.
* 도면의 주요부분에 대한 부호의 설명
100 : 하위프로세서 101 : 메인 콘트롤러
102, 103 : 어드레스/데이터 다중화버퍼 300, 400 : 정합회로
301, 401 : 제1입출력버퍼 302, 402 : 제2입출력버퍼
303, 402, 403 : 데이터 전송용 버퍼
304, 405, 406 : 어드레스 전송용 버퍼
본 발명은 소용량 전전자 교환기에 있어서 하위프로세서와 외부장치간의 정합회로에 관한 것으로, 특히 고속 병렬동기 버스구조를 갖는 하위프로세서와 외부장치간을 정합하는 회로에 관한 것이다.
하위프로세서는 소용량 전전자 교환기에 구성되어 있는 하드웨어를 제어하기 위한 것으로, 외부장치제어시 하드웨어 프로세서에서 사용되는 버스구조가 교환기 성능에 미치는 영향이 크므로 최소의 신호선을 가진 고속 병렬동기 버스(일명 L-BUS라함)구조를 사용한 하위프로세서가 제안된 바 있다. 고속 병렬동기 버스는 16비트의 어드레스와 데이터를 다중화하여 전송하는 방식이다. 이러한 고속 병렬동기 버스방식을 이용한 하위프로세서와 외부장치는 하위프로세서에서 발생되는 어드레스 인에이블신호(AE*)에 의해서 한 클럭동안에 외부장치가 16비트의 어드레스를 받아 들이고, 다음 한 클럭동안에 외부장치의 응답을 확인하기 위하여 클럭의 하강에지에서 데이터 대기신호인 WAIT*신호를 확인한다. 이때 WAIT*신호가 하이가 되어 정상데이터의 응답이 있으면 세번째 클럭에서 클럭의 상승시 데이터 읽기모드인 경우에는 데이터 읽기신호인 RD*를 로우로 구동하여 읽기사이클을 수행하고, 데이터 쓰기모드인 경우에는 데이터 쓰기신호인 WR*를 로우로 구동하여 쓰기사이클을 수행한다.
제1도와 제2도를 참조하여 고속 병렬동기 버스구조를 이용한 하위프로세서와 외부장치간의 관계를 좀더 상세하게 설명하면 다음과 같다.
제1도는 고속 병렬동기 버스구조를 이용하여 하위프로세서에서 외부장치로의 쓰기모드시 동작타이밍도로서, 하위프로세서와 외부장치 정합시 동기를 맞추기 위하여 새롭게 생성된 신호클럭(SCLK)의 T1한 주기동안 어드레스신호를 전송하면서 TI의 상승에지에서 하위프로세서는 해당되는 외부장치측으로 선택제어신호 SEL17~0*신호와 어드레스 인에이블신호 AE*를 액티브 로우상태로 전송한다. 이에 따라 외부장치는 하위프로세서로부터 공급될 어드레스를 받아들일 준비를 하게 되고 T1주기의 하강에지에서 하위프로세서로부터 공급된 어드레스를 래치한다.
그 다음 T2의 상승에지지점에서 하위프로세서는 데이터신호를 전송하면서 데이터 인에이블신호(DE*)와 신호쓰기모드제어신호(SWR*)를 액티브로우상태로 전송하고 T2의 하강에지에서 외부장치로부터 데이터 대기신호(WAIT*)가 전송되는지를 체크한다. 체크결과, 제1도에 도시된 바와 같이 WAIT*신호가 하이상태이면, 정상적인 데이터 전송이 가능한 것으로 판단한다. 하위프로세서는 이와 같은 판단이 종료될 때까지 데이터의 전송상태를 유지하고 외부장치는 다음 T3주기의 상승에지에서 전송된 데이터를 래치한다. 하위프로세서는 T3의 하강에지에서 모든 버스신호를 디스에이블하고 버스동작을 종료한다.
한편 제2도는 고속 병렬동기 버스구조를 이용하는 하위프로세서에서 외부장치로의 읽기모드시 동작타이밍도로서, 다른 동작은 제1도에서 설명한 것과 동일하나 외부장치측의 신호처리문제로 데이터 대기신호인 WAIT*가 발생한 경우이다. 이와 같이 데이터 대기신호가 액티브로우상태로 인가되면, 하위프로세서는 데이터 대기신호가 종료될 때까지 외부장치로부터의 데이터읽기작업을 지연시키고, 데이터 대기신호가 하이상태가 되면, 도시된 바와 같이 외부장치로부터 데이터를 읽어온다.
이와 같이 고속 병렬동기 버스구조는 제1도 및 제2도에서 도시된 바와 같이 어드레스와 데이터를 다중화하여 하나의 전송라인을 통해 송수신하도록 한다. 그러나 기존의 외부장치로는 상술한 고속 병렬동기 버스구조를 이용하는 하위프로세서와 데이터를 송수신할 수 없으므로 서로 데이터 송수신이 가능하도록 하는 정합회로가 요구되었다.
따라서 본 발명의 목적은 소용량 전전자 교환기에 있어서 고속 병렬동기 버스구조를 갖는 하위프로세서와 바이트(8비트) 또는 워드(16비트)구조를 갖는 외부장치간을 정합하기 위한 정합회로를 제공하는데 있다.
본 발명에 따른 바이트단위의 외부장치에 대한 정합회로는, 하위프로세서에서 제공되는 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 워드단위로 하위프로세서의 상위바이트에 해당되는 신호를 송수신하는 제1입출력버퍼 ; 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 하위프로세서의 하위바이트에 해당되는 신호를 송수신하는 제2입출력버퍼; 하위프로세서로부터 전송되는 데이터 인에이블신호에 의해 제어되어 제1입출력버퍼 와 외부장치간에 데이터를 전송하는 데이터 전송용버퍼; 하위프로세서로부터 전송되는 어드레스 인에이블신호에 의해 제어되어 제2입출력버퍼 및 제1입출력버퍼 의 최하위 2비트 전송라인과 외부장치간에 어드레스를 전송하는 어드레스 전송용 버퍼를 포함함을 특징으로 한다.
본 발명에 따른 워드단위의 외부장치에 대한 정합회로는, 하위프로세서에서 제공되는 외부장치 선택신호(SEL*)에 의하여 인에이블되어 하위프로세서의 상위바이트에 해당되는 신호를 송수신하는 제1입출력버퍼; 외부장치 선택신호(SEL*)에 의하여 인에이블되어 하위프로세서의 하위바이트에 해당되는 신호를 송수신하는 제2입출력버퍼; 하위프로세서에서 제공되는 데이터 인에이블신호에 의하여 제어되어 제1입출력버퍼 및 제2입출력버퍼와 외부장치간에 데이터를 전송하는 데이터전송용버퍼; 하위프로세서에서 제공되는 어드레스 인에이블신호에 의하여 제어되어 제1입출력버퍼 및 제2입출력버퍼와 외부장치간에 어드레스를 전송하는 어드레스 전송용 버퍼를 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
제3도는 바이트단위로 신호처리를 하는 외부장치에 대한 본 발명에 따른 정합회로와 하위프로세서간의 블럭도로서, 하위프로세서(100)는 고속 병렬동기 버스구조로 어드레스 및 데이터가 전송되도록 제어하는 메인 콘트롤러(101), 외부장치와의 정합을 위한 제1, 2어드레스/데이타 다중화버퍼(102, 103)를 포함하도록 구성되고, 정합회로(300)는 하위프로세서(100)와의 정합을 위한 제1입출력버퍼(301, 302), 데이터전송용 버퍼(303), 어드레스 전송용 버퍼(304)로 구성된다. 여기서 정합회로(110)는 미도시된 외부장치와 별도로 구비될 수 있으나 외부장치내에 기존의 회로와 함께 설계될 수도 있다.
이와 같은 정합회로(300)를 이용하여 외부장치와의 데이터를 쓰고자 할 경우에 하위프로세서(100)는 어드레스/데이타 다중화버퍼(102, 103)를 구동하고, 외부장치 선택신호인 SEL*신호를 출력한다. 출력되는 SEL*신호에 의하여 해당되는 외부장치의 대응되는 정합회로(300)내의 제1, 2입출력버퍼(301, 302)가 인에이블되어 하위프로세서(100)의 어드레스/데이타 다중화버퍼(102, 103)에서 다중화되어 전송되는 어드레스와 데이터를 래치한다. 이때 어드레스/데이타 다중화버퍼(102, 103)에서 제1도에 도시된 바와 같이 A9~0의 어드레스를 먼저 전송하므로 어드레스만 외부장치로 전달되도록 하위프로세서(100)내의 메인 콘트롤러(101)는 어드레스버퍼 인에이블신호인 AE*를 로우로 구동한다. 이에 따라 정합회로(300)내의 어드레스 전송용 버퍼(304)는 인에이블되어 제1입출력버퍼(301)에서 제공된 최하위 2비트와 제2입출력버퍼(302)에서 제공된 8비트를 어드레스 A9~0로 외부장치로 전송한다.
어드레스전달 바로 다음에 데이터를 전달하기 위하여 하위프로세서(100)의 메인 콘트롤러(101)는 데이터 인에이블신호인 DE*를 로우로 구동하여 제공하고, 이에 따라 정합회로(300)내의 데이터전송용 버퍼(303)는 인에이블상태가 되어 제1입출력버퍼(301)에서 전송된 8비트를 데이터 D7~0으로 하여 외부장치측으로 전송한다.
또한 외부장치측으로부터 데이터를 읽어오고자 할 경우에 하위프로세서(100)의 메인 콘트롤러(101)는 상술한 바와 동일한 시점에서 SEL*, DE* 및 AE*신호등을 액티브 로우상태로 제공하고, 이에 따라 우선 어드레스를 전송하기 위하여 상술한 과정과 역으로 외부장치측에서 전송된 어드레스 A9~0을 어드레스 전송용 버퍼(304), 제1입출력버퍼(301) 및 제2입출력버퍼(302)를 통해 하위프로세서(100)내의 어드레스/데이타 다중화버퍼(102, 103)로 전송한다. 어드레스가 전송되면, 메인 콘트롤러(101)는 데이터전송용 버퍼(303)로부터 데이터 대기신호인 WAIT*신호 발생여부를 확인하고, 제2도에서와 같이 발생될 경우에는 데이터 인에이블신호인 DE*의 액티브 로우상태를 계속 유지시키고 데이터 대기신호인 WAIT*신호가 하이논리상태인 것이 확인되면 데이터전송용 버퍼(303)로부터 데이터를 읽어 제1입출력버퍼(301)를 통해 수신한다.
제4도는 워드단위로 신호처리를 하는 외부장치에 대한 정합회로와 하위프로세서의 블럭도로서, 하위프로세서(100)는 제3도와 동일하게 구성되고, 정합회로(400)는 제3도에서와 같은 제1, 2입출력버퍼(401, 404)와 데이터전송용 버퍼(402, 403), 어드레스 전송용 버퍼(405, 406)로 이루어진다. 여기서 데이터전송용 버퍼(402, 403)와 어드레스 전송용 버퍼(405, 406)는 제3도에서와 같이 제1, 2입출력버퍼(401, 404)와 양방향으로 접속되어 하위프로세서(100)가 외부장치로 쓰기모드일 때와 읽기모드일 때 데이터 전송이 가능하도록 구성되어 있다.
이와 같이 구성된 정합회로(400)를 이용하여 하위프로세서(100)가 미도시된 외부장치로 쓰기모드를 수행하고자 할 때, 하위프로세서(100)는 상술한 바와 같이 어드레스/데이타 다중화버퍼(102, 103)를 구동한다. 외부장치의 선택신호인 SEL*에 의하여 선택된 외부장치에 대응되는 정합회로(400)내의 제1, 2입출력버퍼(401, 404)가 열리면, 하위프로세서(100)는 제1도와 같이 어드레스 및 데이터를 다중화하여 출력한다. 이때 16비트의 어드레스 A15~0가 먼저 출력되므로 메인 콘트롤러(101)는 어드레스버퍼 인에이블신호인 AE*를 액티브 로우로 구동한다. 이에 따라 어드레스 전송용 버퍼(405, 406)는 인에이블되어 제1입출력버퍼(401)와 제2입출력버퍼(404)로부터 제공된 신호를 어드레스로 하여 외부장치측으로 전송한다.
메인 콘트롤러(101)는 어드레스 전달 바로 다음에 데이터를 전달하기 위하여 데이터 인에이블신호인 DE*를 로우로 구동하고, 이에 따라 데이터전송용 버퍼(402, 403)는 인에이블되어 제1입출력버퍼(401) 및 제2입출력버퍼(404)를 통해 전송된 데이터를 각각 외부장치측으로 전송한다.
외부장치측으로부터 데이터를 읽어오고자 할 경우에는 메인 콘트롤러(101)는 상술한 바와 동일하게 제어신호를 출력하거나 제3도에서 서술한 바와 같이 8비트단위로 구분되어 있는 데이터전송용 버퍼(402, 403) 각각에서 출력되는 데이터 대기신호의 상태를 체크하여 데이터 대기신호가 액티브상태가 아니면 정상적으로 데이터를 읽어오도록 제어한다.
이상, 본 발명에 따른 정합회로는 단순화된 구성으로 바이트 및 워드단위로 신호처리하는 외부장치가 고속 병렬동기 버스구조의 하위프로세서와 정합할 수 있도록 함으로써, 시스템가격을 다운시키는 효과가 있다.

Claims (4)

  1. 고속 병렬동기 버스구조를 이용하는 하위프로세서(100)와 사용되는 외부장치간을 정합하기 위한 정합회로에 있어서, 상기 하위프로세서(100)에서 제공되는 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 워드단위로 상기 하위프로세서(100)의 상위바이트에 해당되는 신호를 송수신하는 제1입출력버퍼(301); 상기 외부장치 선택신호(SEL*)에 의하여 인에이블상태가 제어되어 상기 하위프로세서(100)의 하위바이트에 해당되는 신호를 송수신하는 제2입출력버퍼(302); 상기 하위프로세서(100)로부터 전송되는 데이터 인에이블신호에 의해 제어되어 상기 제1입출력버퍼(301)와 상기 외부장치간에 데이터를 전송하는 데이터전송용 버퍼(303); 상기 하위프로세서(100)로부터 전송되는 어드레스 인에이블신호에 의해 제어되어 제2입출력버퍼(302) 및 제1입출력버퍼(301)의 최하위 2비트 전송라인과 상기 외부장치간에 어드레스를 전송하는 어드레스 전송용 버퍼(304)를 포함함을 특징으로 하는 하위프로세서와 외부장치간의 정합회로.
  2. 고속 병렬동기 버스구조를 이용하는 하위프로세서(100)와 사용되는 외부장치간을 정합하기 위한 정합회로에 있어서, 상기 하위프로세서(100)에서 제공되는 외부장치 선택신호(SEL*)에 의하여 인에이블되어 상기 하위프로세서(100)의 상위바이트에 해당되는 신호를 송수신하는 제1입출력버퍼(401); 상기 외부장치 선택신호(SEL*)에 의하여 인에이블되어 상기 하위프로세서(100)의 하위바이트에 해당되는 신호를 송수신하는 제2입출력버퍼(404); 상기 하위프로세서(100)에서 제공되는 데이터 인에이블신호에 의하여 제어되어 상기 제1입출력버퍼(401) 및 제2입출력버퍼(404)와 상기 외부장치간에 데이터를 전송하는 데이터전송용 버퍼(402, 403); 상기 하위프로세서(100)에서 제공되는 어드레스 인에이블신호에 의하여 제어되어 상기 제1입출력버퍼(401) 및 제2입출력버퍼(404)와 상기 외부장치간에 어드레스를 전송하는 어드레스 전송용 버퍼(405, 406)를 포함함을 특징으로 하는 하위프로세서와 외부장치간의 정합회로.
  3. 제2항에 있어서, 상기 데이터전송용 버퍼는 상기 제1입출력버퍼(401)와 상기 제2입출력버퍼(404)에 각각 대응되는 버퍼(402, 403)를 별도로 구비함을 특징으로 하는 하위프로세서와 외부장치간의 정합회로.
  4. 제2항 또는 제3항에 있어서, 상기 어드레스 전송용 버퍼는 상기 제1입출력버퍼(401)와 상기 제2입출력버퍼(404)에 각각 대응되는 버퍼(405, 406)를 별도로 구비함을 특징으로 하는 하위프로세서와 외부장치간의 정합회로.
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