KR0154347B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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마코토 사사키
히로후미 후쿠이
마사노리 미야자키
히토시 세키
야스히코 카사마
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아베 아키라
가부시키 가이샤 후론텍크
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Abstract

본 발명은 게이트단자의 고밀도화에 대응가능한 박막트랜지스터기판과 그 제조방법을 제공하는 것을 목적으로 한다.
기판상에 게이트전극, 게이트절연막, 반도체능동막, 또 소스전극 및 드레인전극이 상기 기판상에 순차형성된 역스태거구조의 박막 트랜지스터와 주사신호를 상기 게이트전극으로 보내기 위한 게이트단자 및 게이트배선과, 데이터신호를 상기 소스전극으로 보내기 위한 소스단자 및 소스배선들이 형성된 박막 트랜지스터 기판에 있어서, 상기 게이트단자는 상기 게이트절연막의 상측으로 형성되며 상기 게이트절연막에 형성된 콘택트홀을 통해서 상기 게이트 배선과 전기적으로 접속되어 있는 것을 특징으로 한다. 또, 상기 박막 트랜지스터 기판의 제조방법에서, 상기 게이트단자를 구성하는 도전체는 상기 게이트 절연막 성막 후에 형성되는 것을 특징으로 한다.

Description

발막 트랜지스터 기판 및 그 제조방법
제 1(a) 도는 본 발명의 막막 트랜지스터의 일예를 나타내는 개략평면도. 제 1(b) 도∼ 제 1(d) 도는 각각 제1(a)도의 A-A단면도. B-B단면도, C-C단면도.
제 2 도는 전지효과에 의한 오믹콘텍트층의 사이드에칭을 설명하는 개념도.
제 3 도는 채널형성공정의 전지효과를 설명하기 위한 개념도.
제 4(a) 도는 본 발명의 제조방법의 하나의 공정을 나타내는 개략평면도. 제 4(b) 도는 제4(a)도의 A-A단면도. 제 4(c) 도는 제조공정을 설명하기 위한 개략도.
제 5(a)도는 본 발명의 제조방법의 하나의 공정을 나타내는 개략평면도. 제 5(b) 도는 제5(a)도의 A-A단면도.
제 6(a) 도는 본 발명의 제조방법의 하나의 공정을 나타내는 개략평면도. 제 6(b) 도는 제6(a)도의 A-A단면도.
제 7 도는 TFT기판의 일예를 나타내는 개념도.
제 8 도는 TFT기판의 일예를 나타내는 개념도.
제 9(a) 도는 종래의 TFT의 개략평면도. 제 9(b) 도 ∼ 제 9(d) 도는 각각 9(a)도의 A-A단면도, B-B단면도, C-C단면도.
제 10(a) 도는 실시예 2의 TFT의 동작특성을 나타내는 도면. 제 10(b) 도는 비교예의 TFT의 동작 특성을 나타내는 도면.
제 11 도는 아모르퍼스실리콘 반도체 능동막의 막두께와 광조사시의 오프전류와의 관계를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : TFT 2 : TFT기판
11 : 기판 12 : 게이트전극
13 : 게이트절연막 14 : 반도체능동막
15 : 오믹콘팩트충 16 : 소스전극
17 : 드레인전극 18 : 게이트단자
19 : 소스단자 20 : 화소전극
21 : 게이트배선 22 : 소스배선
23 : 콘팩트홀 24 : 레지스트막
25 : 에칭액 26 : 채널부
27 : 보호막 28 : 가드링
본 발명은 예를들면 엑티브 매트릭스 액정표시소자에 이용되는 박막 트랜지스터(이하 TFT로 기재)가 기판상에 다수 형성되어 있는 TFT기판 및 그 제조방법에 관한 것으로, 더 상세하게는 역스태거 구조의 TFT의 게이트전극에 주사회로에서 주사신호를 공급하기 위한 게이트 단자를 가지는 TFT기판의 구조 및 그 제조방법에 관한 것이다.
엑티브 매트릭스 액정표시소자에 이용되는 TFT기판의 일예를 제 8도에 나타냈다. TFT기판(2)은 도면에 나타난 바와 같이, 역스태거 구조의 TFT(1)가 기판상에 종횡으로 다수 형성되어 있고, 주사회로에서 주사신호를 게이트배선을 통해서 TFT(1)이 게이트전극(12)에 공급하기 위한 게이트 단자(18) 및 데이터회로에서 데이터신호를 소스배선을 통해서 TFT(1)의 소스전극에 공급하기 위한 소스단자가 복수 설치되며, 각각의 TFT(1)의 게이트전극은 게이트 배선을 통해서 게이트단자에, 또 소스전극은 소스배선을 통해서 소스단자에 전기적으로 접속되어 있다.
종래의 TFT기판(2)의 TFT(1), 게이트배선(21), 소스배선(22), 게이트단자(18) 및 소스단자(19)는 제 9(a)도에 나타난 바와 같이 배치되어 있고, TFT(1), 게이트단자(18) 및 소스단자(19)의 단면구조는 각각 제9(b)도∼제9(d)도의 단면도와 같이 형성된다. 또한 제9(b)도∼제9(d)는 각각 제9(a)도의 A-A선, B-B선, C-C선에 의한 단면도이다. 또, 게이트단자(18)를 구성하는 도전체는 게이트전극(12) 및 게이트배선(21)을 구성하는 도전제와 동시에 성막되어 있다.
소스단자(19)는 제9(d)도에 나타난 바와 같이, 기판(11)상에 형성된 게이트절연막(13)상에 형성되며, 이 소스단자를 구성하는 도전체상에는 보호막(27)만이 형성되며, 데이터회로에서의 단자를 전기적으로 접속하기 위해 도전체 상의 보호막(27)이 가공제거된다.
이것에 비해서, 게이트단자(18)를 구성하는 제9(c)도에 나타난 바와 같이, 게이트전극(12)과 동시에 성막되어 있기 때문에 기판(11)상에 직접 형성된다. 이 게이트단자(18)를 구성하는 도전체의 위에는 게이트절연막(13), 또 그 위에 보호막(27)이 형성되어 있다. 이들 게이트단자(18)상의 2종류의 절연막은 주사회로에서의 단자를 전기적으로 접속하기 위해서, 각각 별도의 공정으로 가공 제거된다. 여기에서, 소스단자의 유효접속폭(S0) 및 게이트단자(18)의 유효접속폭(G0)으로서는, 구동회로에서의 단자를 확실하게 접속할 수 있는 폭이 필요하고, 소스단자의 유효접속폭(S0)과 게이트단자(18)의 유효접속폭(G0)은 통상 동일하다.(G0=S0).
소스단자를 구성하는 도전체의 폭(S1)은 소스단자의 유효접속폭(S0)보다 크게 할 필요가 있고, 그 차(S1-S0)는 적어도 가공정밀도와 마스크 맞춤 정밀도와의 합(이하 가공정밀도라고 기재)(C1)의 2배로 할 필요가 있다.(즉, S1=S0+C1+C1),
마찬가지로 게이트단자(18)를 구성하는 도전체의 폭(G11)은 게이트단자(18)의 유효접속폭(G0)보다 크게 할 필요가 있고, 그 차(G11-G0)는 적어도 각각의 막(게이트 절연막 13 및 보호막 27)의 가공정밀도(C3 및 C2)의 2배가 필요하다.(즉, G11=G0+C3+C2+C2+C3). 여기에서 각 가공정밀도는 동일하기 때문에(C1=C2=C3). 소스단자(19)를 구성하는 도전체의 폭(S1=S0+(2×C1))과 게이트단자(18)를 구성하는 도전체의 폭(G11=G0+(4×C1))과는 다르게 되고, G0=S0로 하면, 소스단자를 구성하는 도전체 폭보다, 게이트단자(18)를 구성하는 도전체의 폭의 쪽을 가공정밀도의 2배분(2×C1) 크게하지 않으면 안된다.
이 차(2×C1)는 다수배열된 게이트단자(18)끼리의 간격이 넓게 얻어지는 경우에는 영향이 없으나, 예를들면, 표시의 고밀도화가 한층 더 요구되고 있는 액티브 매트릭스 액정표시 소자용의 TFT기판의 경우, 다수 배열된 게이트단자(18)끼리의 간격을 좁게할 필요가 있고, 상기 차(2×C1)가 큰 문제로 되어 있다. 즉, 한정된 면적 내에서 필요한 게이트단자(18)를 나열해 놓지 않으면 안되며 또 표시밀도의 고밀화가 저해된다고 하는 심각한 문제가 있다.
이러한 현상을 감안하여, 본 발명은 고밀도화에 대응가능한 박막 트랜지스터 기판과 그 제조방법을 제공하는 것을 목적으로 한다.
상기 문제를 해결하기 위하여, 본 발명의 박막트랜지스터의 기판은 기판상에 게이트 전극, 게이트절연막, 반도체 능동막과 소스전극 및 드레인전극이 상기 기판상에 순차 형성된 역스태거 구조의 박막트랜지스터와, 주사신호를 상기 게이트전극에 보내기 위한 게이트 단자 및 게이트배선과, 데이터 신호를 상기 소스전극으로 보내기 위한 소스단자 및 소스배선이 형성된 박막 트랜지스터 기판에 있어서, 상기 게이트단자는 상기 게이트절연막의 상측에 형성되며 상기 게이트 절연막에 형성된 콘택트홀을 통해서 상기 게이트배선과 전기적으로 접속되어 있는 것을 특징으로 한다(청구항 1).
상기 게이트단자는 상기 소스배선과 같은 도전체로 형성되어 있는 것이 바람직하다(청구항 2).
또 상기 반도체 능동막은 막두께가 20nm∼60nm의 범위내인 아모르퍼스실리콘으로 형성된 것이 바람직하다(청구항 3).
본 발명의 박막 트랜지스터 기판의 제조방법은 기판상에 게이트전극, 게이트절연막, 반도체 능동막 및 소스전극과 트래인전극이 상기 기판상에 순차 형성된 역스태거 구조의 박막 트랜지스터와 주사신호를 상기 게이트전극에 보내기 위한 게이트 단자 및 게이트 배선과, 데이터 신호를 상기 소스전극으로 보내기 위한 소스단자 및 소스배선이 형성된 박막 트랜지스터 기판의 제조방법에서, 상기 게이트단자를 구성하는 도전체는 상기 게이트 절연막 성막 후에 형성된 것을 특징으로 한다.(청구항 4).
특히, 상기 게이트단자는 상기 소스배선과 같은 도전체로 형성된 것이 바람직하다(청구항 5).
또, 본 발명의 박막 트랜지스터 기판의 제조방법은 기판상에, 게이트전극, 게이트절연막, 반도체 능동막 및 소스전극과 드레인전극이 상기 기판상에 순차 형성된 역스태거 구조의 박막 트랜지스터와 주사신호를 상기 게이트전극으로 보내기 위한 게이트 단자 및 게이트배선과, 테이터신호를 상기 소스전극에 보내기 위한 소스단자 및 소스배선과, 상기 소스배선과 상기 게이트배선을 상기 기판의 주위로 접속된 가드링이 형성된 박막 트랜지스터 기판의 제조방법에서, 상기 기판상에, 상기 게이트전극 및 게이트배선을 형성하는 공정과, 상기게이트전극 및 게이트배선을 피복하는 상기 게이트절연막을 성막하는 공정과, 상기 게이트절연막상에 상기 반도체 능동막을 성막하는 공정과, 상기 반도체 능동막 상에 오믹 콘택트층을 성막하는 공정과, 상기 반도체 능동막과 상기 오믹 콘택트층을 소정의 형상으로 형성 가공하는 공정과, 상기 게이트배선 상의 게이트절연막에 콘택트홀을 형성하는 공정과, 상기 오믹 콘택트층 상에 도전체를 성막하는 공정과, 상기 도전체를 소정의 형상으로 가공하기 위한 레지스트막을 형성하는 공정과, 상기 레지스트막을 이용해서 상기 도전체를 애칭 가공해서 상기 소스전극, 상기 드레인 전극, 상기 소스배선, 상기 콘택트홀을 통해서 상기 게이트배선과 전기적으로 접속하는 상기 게이트단자 및 상기 가드링을 형성하는 공정과, 상기 레지스트막을 마스크로해서 상기 오믹 콘택트층에 에칭액을 작용시켜서 박막 트랜지스터의 채널부를 형성하는 공정으로 되는 것을 특징으로 한다(청구항 6).
또, 상기 반도체 능동막은 막두께가 20nm∼60nm의 범위 내에 있는 아모르퍼스실리콘으로 형성되는 것이 바람직하다(청구항 7).
본 발명의 작용을 제1도를 참조해서 설명한다.
제1(a)도는 본 발명의 TFT기판의 일예를 나타내는 개략 평면도이고, 제1(b)도, 제1(c)도 및 제(d)도는 각각 제1(a)도에 나타난 TFT기판의 A-A선, B-B선, C-C선에 의한 단면도이다.
제1(d)도의 소스단자(19)는 제9(d)도와 마찬가지로, 소스단자를 구성하는 도전체는 기판(11)의 위에 형성된 게이트절연막(13)상에 형성되며, 이 소스단자(19)를 구성하는 도전체 위에는 보호막(27)만이 형성되며, 데이터회로로부터의 단자를 전기적으로 접속하기 위해서 도전체 위의 보호막(27)이 가공제거되어 있다.
또, 게이트단자(18)도 제1(c)도에 나타난 바와 같이, 게이트 단자(18)를 구성하는 도전체는 게이트절연막(13)위에 형성되며, 이 게이트단자(18)를 구성하는 도전체 위에는 보호막(27)만이 형성되어 있다. 이 때문에, 게이트단자(18)를 구성하는 도전체의 폭(G1)은 게이트단자(18)의 유효접속폭(G0)보다 크게 할 필요가 있으나, 그 차(G1-G0)는 보호막(27)의 가공정도(C2)의 2배로 좋고, 소스단자를 구성하는 도전체의 폭(S1=S0+C1+C1)과 게이트단자(18)를 구성하는 도전체의 폭(G1=G0+C2+C2)과는 먼저 나타낸 바와 같이 S0=G0, C1=C2에서 G1=S1=G0+(2×C1)과 동일로 된다. 따라서 종래예의 게이트단자(18)를 구성하는 도전체의 폭(G11=G0+(4×C1))보다 좁게하는 것이 가능하게 되며, 보다 고밀도화가 가능하게 된다.
또, 상기 게이트단자(18)를 구성하는 도전체를 TFT의 소스배선(22)을 구성하는 도전체로 형성하면 게이트단자(18)를 구성하는 도전체와 소스배선(22)을 구성하는 도전체를 동시에 성막 가공하는 것이 가능하게 되며, 고밀도화를 달성하기 위한 공정을 추가할 필요가 없게 된다.
또한, 상기 반도체 능동막을 막두께가 20nm∼60nm의 범위 내인 아모르퍼스실리콘을 형성하면, TFT오프시의 전류(이하 Ioff라고 기재)가 희미한 광에 의해 증가하는 것이 없게 된다. 종래의 TFT에서는 반도체 능동막이 막두께가 100nm∼200nm인 아모르퍼스실리콘으로 형성되어 있기 때문에 예를들면 액정소자에 이용되는 백라이트의 광이 반도체 능동막으로 조사되면 Ioff가 약 4자리수 상승하여 만족할만한 TFT특성이 얻어지기 어려웠다.
본 발명의 제조방법에서는 게이트단자(18)는 게이트절연막(13)성막후에 형성되기 때문에, 게이트단자(18)를 구성하는 도전체는 게이트절연막(13)상에 형성되며, 이 게이트단자(18)를 구성하는 도전체의 위에는 보호막(27)만으로 할 수 있다. 따라서, TFT기판을 확실하고 효율좋게 실현할 수 있다.
또, 게이트단자(18)를 구성하는 도전체는 TFT의 소스배선(22)을 구성하는 도전체로 형성하면 여분의 공정을 추가할 필요는 없게 된다.
종래구조에서 가드링을 구비한 구조의 TFT기판의 경우, TFT의 오믹콘택트층(15)를 에칭해서 채널부를 형성할 때 제 2(b)도에 나타낸 바와 같이, 오믹 콘택트층(15)이 보통과는 다르게 사이드 에칭되는 것이 있다.
오믹 콘택트층(15)은 바로위의 소스전극(16)에서 소스배선, 가드링, 게이트단자(게이트 전극 및 게이트배선과 같은 도전체), 게이트배선 및 게이트전극과 전기적으로 연결되어 있다. 소스전극(16), 소스배선, 가드링, 게이트배선 및 게이트전극의 표면은 절연체인 게이트 절연막(13) 또는 절연체인 레지스트막(24)에 의해 전부 덮혀져 있으나, 게이트단자 표면은 게이트절연막이 제거되어 있고 노출되어 있다. 이것을 에칭액에 침지하면 제3(b)도의 도식도에 나타난 바와 같이 오믹 콘택트층(15)과 전기적으로 연결되어 있는 게이트 단자(18)가 노출되고, 오믹 콘택트층(15)과 이 게이트단자(18)를 구성하는 도전체로 전지를 형성하는 것으로 되며, 제2(b)도에 나타난 바와 같이, 오믹 콘택트층(15)이 전지효과에 의해 보통과는 다르게 사이드 에칭되게 된다.
한편, 청구항 6 기재의 발명에서는 제4도에 나타난 바와 같이 소스배선(22)을 구성하는 도전체를 가공하기 위한 레스트막(24)을 마스크로해서 오믹 콘택트층(15)에 에칭액을 작용시켜서 TFT의 채널부(26)를 형성할 때에, 오믹 콘택트층(15)은 바로위의 소스전극(16)에서 소스배선(22), 가드링(28), 게이트단자(18), 게이트배선(21) 및 게이트전극(12)과 전기적으로 열결되고 있으나, 게이트단자(18), 게이트배선(21) 및 게이트전극(12)의 표면은 게이트절연막(13) 또는 소스배선(22), 가드링(28)을 구성하는 도전체로 전부 덮혀져 있고, 이들 소스배선(22)이나 가드링(28)을 구성하는 도전체는 절연체인 레지스트막(24)에 의해 전부 덮혀져 있다. 결국 TFT의 채널부(26)를 형성할 때에는 오믹 콘택트층(15)과 전기적으로 연결되어 있는 부재는 전부, 절연체로 덮혀져 있게 된다. 이 때문에, 제3(a)도에 도시적으로 나타낸 바와 같이 오믹콘택트층(15)에 전해질인 에칭액(25)을 작용시킬 때에 오믹 콘택트층(15)이 다른 도전체와 전지를 형성하는 일이 없게 되며, 제2(a)도와 같이 오믹콘택트층(15)이 전지효과에 의해 보통과는 다르게 사이드에칭되는 것을 방지할 수 있다.
또한, 가드링(28)은 공정중에 발생하는 정전기에 의해, TFT기판의 요부가 파괴되는 것을 방지하기 위한 것이고, 소스단자(19)와 게이트단자(18)를 직접 단락하는 경우와 제7도에 나타낸 바와 같이 다이오드와 TFT와 같은 비선형소자를 통하는 경우 등이 있다. 소스단자와 게이트단자(18)를 직접 단락하는 경우에는 최종 공정으로 가드링(28)을 제거해 TFT기판을 완성시킨다.
종래는 사이드 에칭을 방지하기 위하여, 오믹 콘택트층의 가공은 드라이에칭공정으로 이루어져 있다. 이것에 비해서, 본 발명의 제조방법에 의하면 웨트에칭공정에서도 제2(a)도와 같이 오믹 콘택트층(15)이 보통과는 다르게 사이드에칭되는 것을 방지할 수 있다. 웨트에칭공정을 이용하면, 드라이에칭공정에서는 얻어지지 않는 작용이 얻어진다. 즉, 드라이에칭공정에서는 반도체 능동막과 이 반도체 능동막에 인이 미량 첨가된 오믹콘택트층과의 에칭 선택성이 얻어지지 않기 때문에, 반도체 능동막의 막두께를 100nm 이상으로 할 필요가 있었으나, 웨트에칭 공정이면 충분한 에칭선택성이 얻어지기 때문에 막형성된 반도체 능동막이 줄어드는 것을 고려할 필요가 없고, 성막시부터 반도체 능동막의 막두께를 20nm∼60nm로 할 수 있다.
본 발명에서, 게이트배선, 게이트전극 등을 구성하는 도전층은 기판에 대해서 밀착성이 높고 저항이 낮은 재료가 바람직하고, 예를 들면 Cr, Al, Cu 등이 이용된다. 막두께는 50∼100nm가 바람직하다. 또, 소스전극, 소스배선, 게이트단자 등을 구성하는 도전층으로서는 저저항, 오믹콘택트층과의 관계에서 선택되나, Cr, Al 등이 적합하게 이용된다. 이들의 도전층은 1층에 한정되는 것이 아니고 다층 구조의 것이어도 좋다.
게이트 절연막은 질화규소, 산화규소가 바람직하게 이용되나, 이것에 한정되지 않고 다른 재료를 이용해도 좋다. 막두께로서는 50∼500nm가 적합하다.
또한, 본 발명의 반도체 능동막 및 오믹콘택트층으로서는 다결정 또는 비결정 실리콘이 열거될 수 있으나, 특히 비정질 실리콘이 적합하게 사용될 수 있다.
또, 기판으로서는 여러 가지 재질의 것이 이용되고 있으나, 예들 들면 코닝 7059(상품명)등의 유리기판을 이용할 수 있다.
[실시예]
이하에 실시예를 열거해서 본 발명을 보다 상세하게 설명한다.
[실시예 1]
제1도는 본 발명의 실시예를 나타내는 계략도이고, (a)도는 평면도, (b), (c) 및 (d)는 각각 제1(a)도의 A-A선, B-B선 및 C-C선에 의한 단면도이다.
우선, TFT기판의 구조를 설명한다. TFT는 역스태거 구조이고, 유리기판(코닝사제 7059) (11)상에 폭 10μm, 막두께 100nm의 Cr게이트전극(12)과 게이트전극(12)에 주사신호를 공급하기 위한 Cr게이트배선(21)들이 형성되어 있고, 이 게이트전극(12) 및 게이트배선(21)상에는 막두께 200nm의 질화규소박막으로 된 게이트절연막(13)이 형성되어 있고, 게이트절연막(13)상에 막두께 50nm의 마모르퍼스실리콘으로 된 반도체 능동막(14), 또 막두께 100nm, 폭 10μm의 Al소스전극(16) 및 드레인전극(17)이 형성되어 있다. 반도체능동막(14)과 소스전극(16) 및 드레인전극(17)과의 막사이에는 막두께가 20nm으로 인이 첨가된 아모르퍼스실리 콘 오믹콘택트층(15)이 형성되어 있다.
이와 같은 TET가 제8도에 나타낸 바와 같이 기판 상에 100μm의 핏치로 종·횡으로 다수 형성되어 있다. 이 TFT(1)가 형성된 기판(11)의 주연부에는 외부부착의 영상회로에서 영상신호를 소스배선(22)을 통해서 소스전극(16)에 공급하기 위한 소스단자(19) 및 외부부착 주사회로에서의 주사신호를 게이트배선(21)을 통해서 게이트전극(12)에 공급하기 위한 게이트단자(18)가 형성되어 있다.
소스단자(19)에는 소스전극(16) 및 소스배선(22)과 같은 도전체인 A1을 이용했다. 또 게이트단자(18)는 게이트배선(21) 위의 게이트절연막(13)에 형성된 콘택트홀(23)을 통해서, 게이트절연막(13)상측에 소스배선(22)과 같은 도전체인 A1로 형성되어 있다.
이들 TFT(1), 게이트배선(21), 소스배선(22), 소스단자(19) 및 게이트단자(18) 위에는 두께 300nm의 질화규소박막으로 된 보호막(27)이 형성되어 있으나, 소스단자(19) 및 게이트 단자(18) 표면은 영상회로 및 주사회로와 전기적으로 접속할 수 있도록 일부 노출되어 있다. 여기에서 소스단자 및 게이트단자(18)를 구성하는 도전체의 폭인 S1 및 G1은 모두 50μm이고, 소스단자 및 게이트단자(18)상의 보호막(27)이 제거되어 있는 유효접속폭(SO 및 GO)은 모두 42μm이다. 결국 상기 가공정밀도는 4μm이다.
종래구조에서 같은 모양으로 게이트 단자(18)의 유효접속폭으로서 42μm를 달성하려고 하면, 게이트단자(18)를 구성하는 도전체의 폭은 58μm(42μm+4×4μm)로 할 필요가 있고, 이것에 대해서 본 실시예에서는 일정면적에 나열할 수 있는 게이트단자(18)의 밀도가 약 8% 증가하여 보다 고밀도로 TFT를 탑재한 TFT기판(2)을 실현할 수 있다.
이 효과는 게이트단자(18) 핏치가 좁게 될 수록 현저하게 된다. 예를들면 게이트단자(18) 유효접속폭을 30μm, 게이트단자간을 마찬가지로 30μm로 하고자하면, 종래구성에서는 게이트단자핏치는 76μm이나 본 발명에 의하면 68μm로 되며, 약 12% 게이트단자의 배치밀도가 향상한다.
다음에 본 실시예의 TFT기판의 제조방법을 설명한다.
우선, 투명도전막에서 이루어진 화소(畵素) 전극(20)이 형성되어 있는 유리기판(11) 표면에 두께 100nm의 Cr박막을 스퍼터 증착법에 의해 형성한다. 이 표면에 레지스트 형성, 마스크노광, 현상, 에칭 및 레지스트 박리 처리를 시행하여, 소망의 형상의 겡트전극(12) 및 게이트배선(21)을 형성했다. 이 모양을 제5도에 나타냈다. 제5(a)도는 개량평면도, 제5(b)도는 제5(a)도의 A-A단면도이다.
다음에 이 게이트전극(12) 및 게이트배선(21)이 형성된 기판(11)의 표면에, 플라즈마 CVD법을 이용해서 막두께 200nm의 질화규소박막으로 이루어진 게이트절연막(13), 막두께 50nm의 아모르퍼스실리콘 반도체 능동막(14) 및 막두께가 20nm이고 인이 첨가된 아모르퍼스 실리콘 오믹콘택트층(15)을 형성한다.
이 반도체 능동막(14)과 상기 오믹콘택트층(15)에 포토리소그래피 공정을 시행하는 것에 의해 소정형상의 반도체 아일랜드(island)를 형성한다. 또, 화소전극(20)상과 게이트배선(21)상의 게이트절연막(13)에는 콘택트홀(23)을 형성한다. 이 모양을 제6도에 나타냈다. 제6(a)도는 개략평면도, 제6(b)도는 제6(a)도의 A-A단면도이다.
계속해서, 상기 오믹콘택트층(15)을 포함하는 기판(11)상에 막두께가 100nm인 A1박막을 스퍼터증착법에 의해 형성한다. 이 A1박막의 표면에 레지스트막(24)을 형성하여 소정의 마스크를 이용해서 노광, 현상 및 에칭처리를 시행하고 제4도에 나타낸 바와 같이 소스전극(16), 소스배선(22), 소스단자(19), 드레인전극(17) 및 소스단자(19)와 게이트단자(18)를 전기적으로 접속하는 가드링(28), 그리고 게이트단자(18)를 형성한다. 이때, 상기 콘택트홀(23) 아래의 게이트배선(21)이 완전하게 A1 배선에 의해 덮혀지도록, 도전체를 가공해서 게이트단자(18)를 형성한다. 제4(a)도는 이 개략평면도, 제4(b)도는 제4(a)도의 A-A단면도이다.
이어서, 상기 레지스트막(24)을 마스크로해서 상기 오믹콘택트층(15)에 에칭액(25)을 작용시켜서 TFT(1)의 채널부(26)를 형성한다(제4(c)도). 이때, 오믹콘택트층(15)과 전기적으로 연결되어 있는 도전성의 부재가 제3(b)도에 나타난 바와 같이, 오믹콘택트층(15)과 동시에 에칭액(25)에 침지되면 제2(b)도에 나타난 바와 같이 오믹콘택트층(15)이 보통과 다르게 사이드에칭되어 있으나, 본 실시예에서는 제2(a)도에 나타난 바와 같이 오믹콘택트층(15)이 보통과 다르게 사이드에칭되는 것은 없다.
이것은, 제4도에 나타낸 바와 같이, 오믹콘택트층(15)과 바로 위의 소스전극(16)에서 소스배선(22), 소스단자, 가드링(28), 게이트단자(18), 게이트배선(21) 및 게이트전극(12)과 전기적으로 연결되어 있으나, 게이트단자(18), 게이트배선(21) 및 게이트전극(12)의 표면은 절연체인 게이트절연막(13) 또는 소스배선(22)을 구성하는 도전체로 전부 덮혀져 있고, 이 소스배선(22), 소스단자, 가드링(28)을 구성하는 도전체는 절연체인 레지스트막(24)에 의해 전부 덮혀져 있기 때문이다. 결국 제3(a)도에 모식적으로 나타낸 바와 같이 오믹콘택트층(15)과 전기적으로 연결되어 있는 도전성의 부재는 전부 절연체로 덮혀져 있기 때문에, 오믹콘택트층(15)에 전해질인 에칭액(25)을 작용시키는 때에, 오믹콘택트층(15)이 다른 도전체와 전지를 형성하지 않게 되어 오믹콘택트층(15)이 전지효과에 의해 보통과 다르게 사이드 에칭되는 것이 없게 되기 때문이이라고 생각된다.
다음에 질화규소박막으로 구성되는 보호막(27)을 성막하여 이 표면에 레지스트막 형성, 마스크노광, 현상, 에칭 및 레지스트 박리처리를 시행하고, 소스단자 및 게이트단자(18)를 노출한다. 여기에서 게이트단자(18)는 게이트절연막(13)의 위에 형성되어 있기 때문에, 소스단자와 비슷하게 보호막(27)을 제거하는 것 만으로 형성할 수 있다. 또한 게이트배선(21)과 소스배선(22)을 접속하고 있는 가드링(28)을 제거해서 제1도에 나타나는 TFT기판을 형성한다.
이와 같이 TFT가 기판(11)위에 100μm의 핏치로 종횡으로 다수 형성되어 있고, 기판(11)이 가장 자리에는 외부부착의 영상회로에서 영상신호를 소스배선(22)를 통해서 소스전극(16)으로 공급하기 위한 소스단자, 및 외부부착 주사회로로부터의 주사신호를 게이트배선(21)을 통해서 게이트전극(12)에 공급하기 위한 게이트단자(18)가 형성되어 있는 TFT기판을 형성한다.
본 실시예에서는 소스단자(19)와 게이트단자(18)가 직접 단락되어 있는 예를 나타내고 있으나, 제7도에 등가회로를 나타낸 바와 같이, TFT를 통해서 소스단자(19)와 게이트단자(18)를 접속하는 것도 가능하다. 이 경우에는 최종공정에서 TFT를 포함하는 가드링(28)을 제거할 필요가 없다.
[실시예 2]
본 실시예가 상기 실시예 1과 다른 점은 게이트전극 및 게이트배선으로서 Cu를 이용한 것이다. 본 구성에 의하면, 단지 게이트전극 및 게이트배선의 재질을 바꾼 것 뿐이고, 실시예 1과 같은 TFT기판특성, 제조상의 효과가 얻어진다. 그 위에, Cu의 우수한 특성인 저저항성을 충분히 이용할 수 있다.
종래부터 TFT기판의 게이트전극 및 게이트배선으로 저저항재료인 Cu를 이용하는 시도가 특히 배선길이가 길게 되는 액티브 매트릭스 액정소자의 스위칭 기판에서 행하여져 왔다. 그러나, 액티브 매트릭스 액정소자에서는 백 라이트가 많이 이용되는 점 및 반도체 능동막으로서 광도전성을 가지는 아모르퍼스실리콘이 적당한 점, 또한 Cu가 충분한 차광성을 가지지 않는 점 때문에, Cu의 채용에는 이르지 않았다.
이것에 대해서 본 실시예에 의하면, 반도체 능동막의 막두께가 얇기 때문에, 광이 조사되어도 반도체 능동막의 광도전성이 생기지 않는다. 반도체 능동막으로 막두께 50nm의 아모르퍼스실리콘을 이용하고, 게이트전극 및 게이트배선으로 폭 10μm, 막두께 100nm의 Cu를 이용한 TFT에 기판을 통해서 뒷면에서 7000cd의 광을 조사한 경우와 광을 조사하지 않는 경우와의 TFT의 동작특성을 제10(a)도에 나타냈다. 비교예로서 막두께가 100nm인 반도체 능동막을 이용하여 마찬가지로 제조된 TFT와 같은 특성을 제10(b)도에 나타냈다. 또한 제 10(a), (b)도에서 광을 조사한 경우를 파선으로 광을 조사하지 않았던 경우를 실선으로 나타냈다.
제10(b)도에서, 비교예에서는 광조사에 의해 4자리수 이상의 오프전류가 상승하여, 충분한 온전류와 오프전류와의 비가 얻어지지 않었다. 이것에 비해서, 반도체 능동막으로서 막두께 50nm의 마모르퍼스실리콘을 이용한 본 실시예에서는 제10(a)도에 나타낸 바와 같이, 광조사시라도 6자리수 이상으로 충분한 온전류와 오프전류와의 비가 얻어져 있다. 이 때문에, Cu와 같이 차광성이 낮으나 도전율이 높은 재료라도 충분한 TFT특성이 얻어진다.
또, 제 11도에 아모르퍼스실리콘 반도체 능동막의 막두께와 광조사시의 오프전류와의 관계를 나타냈다. 도면에서 아모르퍼스실리콘 반도체능동막의 막두께가 60nm 이하이면, 광조사시에도 6자리수 이상으로 충분한 온전류와 오프전류와의 비가 얻어지는 것을 알 수 있다. 또한, 막두께가 20nm에 이르지 않으면, 광조사의 유무에 관계없이 TFT의 특성이 불안정하게 된다. 이 때문에 아모르퍼스실리콘 반도체 능동막의 막두께는 60nm에서 20nm가 적합하다.
본 실시예에서는 게이트전극으로해서 Cu를 이용했으나, 마찬가지로 게이트전극으로 ITO와 같은 투명도전막을 이용해도 같은 효과가 얻어진다.
이상 설명해 온 바와 같이, 본 발명에 의해, 다수 배열된 게이트단자를 구성하는 도전체의 폭을 좁게하는 것이 가능하게 되며, 그 결과 한정된 면적 중에 필요한 게이트단자를 열거하는 것이 가능하게 되며, 예를들면 액티브매트릭스 액정표시소자에 이용되는 TFT기판의 표시밀도의 고밀도화를 한층 더 높이는 것이 가능하게 된다.
또, 게이트단자를 구성하는 도전체가 TFT의 소스배선을 구성하는 도전체로 형성되어 있는 청구항 2 기재의 발명에 의하면, 상기 효과를 싼가격으로 확실하게 얻는 것이 가능하게 된다.
또한, 반도체 능동막을 막두께가 20nm∼60nm의 범위내에 있는 아모르퍼스실리콘으로 형성하면, 광조사시의 전류치의 온오프비가 향상한다. 이 때문에 본 발명이 박막트랜지스터 기판을 백라이트를 이용하는 액정표시소자로 이용할 때에, 게이트전극으로 ITO와 같은 투명 도전막이나, 차광성이 낮으나 도전율이 높은 Cu를 이용하는 것이 가능하게 된다.
본 발명의 제조방법에 의하면, 상기 효과를 확실하게 얻을 수 있다. 또한, 청구범위 6 기재의 제조방법에 의하면, 오믹 콘택트층의 보통과 다른 사이드에칭을 방지할 수 있끼 때문에, 채널부에 에칭스톱퍼를 설치하지 않고, 재현성 좋게 채널부의 구조가 얻어지며, 안정된 특성의 TFT를 재현성 좋게 엊는 것이 가능하게 된다. 또, 웨트에칭공정에서 채널부를 형성하는 것이 가능하기 때문에 반도체 능동막의 막두께를 20nm∼60nm로 할 수 있꼬, 그 결과 아모르퍼스 실리콘의 반도체 능동막이어도 광도전성을 신경 쓰지 않고 게이트 전극재료를 선정할 수 있다는 탁월한 효과를 얻을 수 있다.

Claims (8)

  1. 기판상에 게이트전극(12), 게이트절연막(13), 반도체능동막(14), 또 소스전극(16) 및 드레인전극(17)이 상기 기판상에 순차 형성된 역스태거 구조의 박막 트랜지스터와 주사신호를 상기 게이트전극으로 보내기 위한 게이트단자(18) 및 게이트배선(21)과 데이터신호를 상기 소스전극으로 보내기 위한 소스단자(19) 및 소스배선(22)이 형성된 박막 트랜지스터 기판에 있어서, 상기 게이트단자와, 상기 게이트절연막의 상측에 형성되며, 상기 게이트절연막에 형성된 콘택트홀(23)을 통해서 상기 게이트배선과 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 게이트단자는 상기 소스배선과 같은 도전체로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터기판.
  3. 제1항 또는 제2항에 있어서, 상기 반도체능동막은 막두께가 20nm∼60nm의 범위 내인 아모르퍼스실리콘으로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 기판상에, 게이트전극, 게이트절연막, 반도체 능동막, 또 소스전극 및 드레인 전극이 상기 기판상에 순차 형성된 역스태거 구조의 박막 트랜지스터와, 주사신호를 상기 게이트전극으로 보내기 위한 게이트 단자 및 게이트 배선과 데이터신호를 상기 소스전극으로 보내기 위한 소스단자 및 소스배선 이 형성된 박막트랜지스터 기판의 제조방법에서, 상기 게이트단자를 구성하는 도전체는 상기 게이트 절연막 성막후에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  5. 제4항에 있어서, 상기 게이트단자는 상기 소스배선과 같은 도전체로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  6. 기판상에, 게이트전극, 게이트절연막, 반도체능동막, 또 소스전극 및 드레인전극이 상기 기판상에 순차 형성된 역스태거 구조의 박막 트랜지스터와 주사신호를 상기 게이트전극으로 보내기 위한 게이트단자 및 게이트배선과 데이터신호를 상기 소스전극으로 보내기 위한 소스단자 및 소스배선과 상기 소스배선과 상기 게이트배선을 상기 기판의 주위에서 접속한 가드링이 형성딘 박막 트랜지스터 기판의 제조방법에 있어서, 상기 기판상에 상기 게이트전극 및 게이트배선을 형성하는 공정과, 상기 게이트전극 및 게이트배선을 피복하는 상기 게이트 절연막을 성막하는 공정과, 상기 게이트절연막 위에 상기 반도체 능동막을 성막하는 공정과, 상기 반도체능동막의 위에 오믹콘택트층을 성막하는 공정과, 상기 반도체능동막과 상기 오믹콘택트층을 소정의 형상으로 형성 가공하는 공정과, 상기 게이트 배선상의 게이트 절연막에 콘택트홀을 형성하는 공정과, 상기 오믹콘택트층상에 도전체를 성막하는 공정과, 상기 도전체를 소정의 형상으로 가공하기 위한 레지스트막을 형성하는 공정과, 상기 레지스트막을 이용하여 상기 도전체를 에칭가공하고, 상기 소스전극, 상기 드레인전극, 상기 소스배선, 상기 콘택트홀을 통해서 상기 게이트배선과 전기적으로 접속하는 상기 게이트단자 및 상기 가드링을 형성하는 공정과, 상기 레지스트막을 마스크로 해서 상기 오믹콘택트층에 에칭액을 작용시켜서 박막 트랜지스터의 채널부를 형성하는 공정으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  7. 제6항에 있어서, 상기 반도체 능동막은 막두께가 20nm∼60nm의 범위 내인 아모르퍼스실리콘으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제4항 또는 제5항에 있어서, 상기 반도체 능동막은 막두께가 20nm∼60nm의 범위 내인 아모르퍼스실리콘으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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