KR0153602B1 - 반도체 메모리 장치의 데이타 고속 전송회로 - Google Patents

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KR0153602B1 KR1019950033822A KR19950033822A KR0153602B1 KR 0153602 B1 KR0153602 B1 KR 0153602B1 KR 1019950033822 A KR1019950033822 A KR 1019950033822A KR 19950033822 A KR19950033822 A KR 19950033822A KR 0153602 B1 KR0153602 B1 KR 0153602B1
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Abstract

본 발명은 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치에서 데이타 전송전압을 사용하지 않고 데이타전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송회로에 관한 것이다. 상기의 데이타 전송회로는 제1 및 제2감지노드와, 상기 데이타전송라인쌍을 제1전원전압으로 프리차아지하고 상기 데이타라인쌍의 신호가 상보적일때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들의 전압변화를 감지증폭하는 데이타 검출수단을 포함하여 구성된다.

Description

반도체 메모리 장치의 데이타 고속 전송회로
제1도는 종래의 반도체 메모리 장치에 이용된 데이타 전송 회로도.
제2도는 본 발명에 따른 반도체 메모리 장치의 데이타 전송 회로도.
제3도는 본 발명에 따른 데이타 전송의 동작을 설명하기 위한 동작 타이밍도.
제4도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 데이타 전송 회로도.
본 발명은 반도체 메모리 장치의 데이타 전송 회로에 관한 것으로, 특히 데이타 전송전압을 사용하지 않고 데이타전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송회로에 관한 것이다.
반도체 소자들이 점차 고집적화·대용화되어감에 따라서 반도체 소자의 동작 전류의 증가를 감소시키는 여러 방법들이 강구되고 있다. 반도체 소자의 동작 전류 소모를 최소화하는 한예로서는 데이타 전송선로에 의한 전류 소비를 최소화하는 것이다. 데이타 전송선로에 의한 전류 소모를 최소화하는 것의 대표적인 것이 일본인 Hisakazu Kotani외 다수인에 의해 개발되어 A 256Mb DRAM with 100MHz Serial I/O Ports for Storage of Moving Pictures[ISSCC 1994, pp 142∼143을 보라](이하 선행기술 이라함)명칭으로 발표된 기술을 들 수 있다. 상기의 선행 기술은 SHT 회로(Suppressed High Diffrential Transfer Circuit)를 사용한 것으로서, 이를 간략히 설명하면 하기와 같다.
제1도는 종래의 반도체 메모리 장치에 이용된 데이타 전송 회로도이다. 상기 1도는 상기의 선행기술에 제시한 데이터 전송회로의 요체만을 추출하여 도시한 것으로, 이와 같은 구성에 의한 데이타 전송의 동작을 살피면 하기와 같다.
지금, 제1도의 데이타 드라이버단 10의 한쌍의 데이타 단자 또는 데이타라인쌍 RD/RDB, 예를들면, 반도체 메모리 장치의 센스앰프의 센싱 비트라인쌍이 모두 하이로 프리차아지되어 있는 상태에서는 등화신호(equalizing signal) EQ가 하이로 입력된다. 따라서, 초기 데이타전송라인쌍 DB/DBB은 엔모오스 트랜지스터 M7은 턴온에 의해 등화되어 있는 상태로 있게 된다. 상기와 같은 등화 상태에서 데이타라인쌍 RD/RDB중 하나의 데이타 라인 RD 혹은 RDB의 전위 레벨과 등화신호 EQ가 로우의 레벨로 변화되고 전송펄스 PS1의 논리가 로우에서 하이로 변화되면, 상기 데이타전송라인쌍 DB/DBB의 각각에 드레인이 접속된 엔모오스 트랜지스터 M1, M2의 공통 소오스 접속노드 N1의 전위는 엔모오스 트랜지스터 M5의 드레인-소오스간의 채널을 통하여 제1전원전압, 예를들면, 접지전압 Vss의 레벨로 변화된다. 이때, 데이타전송라인쌍 DB/DBB의 각각에 드레인이 접속된 엔모오스 트랜지스터 M3, M4의 공통 소오스의 접속노드 N2의 전위는 엔모오스 트랜지스터 M6의 채널을 통하여 공급되는 내부전원전압 VINTL의 레벨로 상승된다.
상기와 같은 상태에서, 데이타라인쌍 RD/RDB중 데이타 라인 RDB이 로우로 변화된 것이라 가정(데이타 라인 RD는 상보 데이타 신호가 실리며 하이 레벨로 유지함)하면, 데이타 라인 RD에 게이트가 접속된 엔모오스 트랜지스터 M1, M4들은 턴온되고 데이타 라인 RDB에 게이트가 접속된 엔모오스 트랜지스터 M2, M3들은 턴오프된다. 따라서, 데이타전송라인 DB의 레벨은 상기 엔모오스 트랜지스터 M1, M3의 턴온 및 턴오프에 의해 접지전압 Vss의 레베로 천이되고, 데이타 라인 DBB의 레벨은 상기 엔모오스 트랜지스터 M2, M4의 턴오프 및 턴온에 의해 내부전원전압 VINTL의 레벨로 상승된다.
상기와 같은 상태에서, 데이타전송라인쌍 DB/DBB로 전송되어온 데이타를 수신하기 위한 제어펄스 PS2B를 하이에서 로우의 상태로 변화시켜 데이타 수신단 12를 동작시키면, 소오스가 제2전원전압, 예를들면, 전원전압 Vcc에 접속된 피모오스 트랜지스터 M8이 턴온되어 진다. 상기 피모오스 트랜지스터 M8의 턴온에 의해 데이타전송라인 DB과 데이타 전송라인 DBB에 각각의 게이트가 접속된 피모오스 트랜지스터 M9, M10의 소오스에는 전원전압 Vcc가 공급된다. 이때, 상기 피모오스 트랜지스터 M9, M10의 게이트에 인가되는 전위 레벨이 상이하기 때문에 상기 피모오스 트랜지스터 M9, M10의 채널 전도도(channel Conductance)가 다르게 된다. 현재의 상태에서 데이타 전송라인 DB의 전위 레벨이 데이타 전송라인 DBB의 레벨보다 더 낮기 때문에 피모오스 트랜지스터 M9의 채널 전도도가 피모오스 트랜지스터 M10의 것보다 더 큰 상태이다. 따라서 상기 피모오스 트랜지스터 M9, M10의 드레인의 노드 N3 및 N4의 전압들은 각각의 내부전원전압 VINTL 및 접지전압 Vss의 레벨로 디벨로프(Develop)된다. 상기 출력노드 N3이 하이로 풀업되면 엔모오스 트랜지스터 M15가 턴온되어 노드 N4의 레벨을 접지전압 Vss의 레벨로 풀다운한다. 따라서, 데이타를 수신하기 위한 전송펄스 PS1이 하이에서 로우로 천이되면, 인버터 INV1 및 INV2의 출력의 상태는 데이타전송라인쌍 DB/DBB의 레벨에 따라 논리 하이와 로우로 각각 풀업 및 풀다운 되거나, 이와 상반된 결과를 출력하게 됨을 알 수 있다. 상기 제1도의 구성중, 엔모오스 트랜지스터 M11, M12 및 M13은 데이타를 수신하기 위한 제어펄스 PS2가 하이의 상태로 있을때 각각 턴온되어 노드 N3, N4를 접지전압 Vss의 레벨로 프리차아지 하고, 등화하는 동작을 실행한다.
그러나, 상기 제1도와 같은 구성을 갖는 종래의 데이타 전송 회로는 데이타 전송라인쌍 DB/DBB의 전압 진폭을 작게하기 위하여 데이타전송라인 전용의 내부 전원전압 VINTL을 발생시켜 사용함으로써 적은 칩의 면적에 구현하기가 곤란할뿐만 아니라, 상기 내부전원전압 VINTL의 전원라인이 칩내에서 배선되어야 하는 문제점이 발생된다.
따라서 본 발명의 목적은 별도의 데이타 전송 전압 없이 데이타전송라인의 전압 진폭을 작게하여 데이타 전송 회로의 전력 소비를 억제하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 데이타를 저전압의 레벨로서 고속으로 전송할 수 있는 데이타 전송 회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치의 데이타 전송회로에 있어서, 제1 및 제2감지노드와, 상기 데이타전송라인쌍을 제1전원전압으로 프리차아지하고 상기 데이타라인쌍의 신호가 상보적일때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 제어펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들의 전압변화를 감지증폭하는 데이타 검출수단으로 구성함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 반도체 메모리 장치의 데이타 전송 회로도로서, 이는 데이타를 전송하기 위한 별도의 전송 전압이 없이 하나의 제어펄스의 입력에 응답하여 한쌍의 데이타 단자 RD/RDB 또는 데이타라인쌍 RD/RDB로부터의 데이타를 전송토록 구성되어 있다.
제3도는 본 발명에 따른 데이타 전송의 동작을 설명하기 위한 동작 타이밍도이다.
지금, 데이타 드라이버의 데이타라인쌍 RD/RDB이 모두 제1논리, 예를들면, 제3도에 도시된 바와 같이 논리 하이 상태의 대기 모드로 입력되면, 상기 데이타라인쌍 RD/RDB들의 논리 하이 신호들은 엔모오스 트랜지스터 M21, M22의 게이트들에 공급된다. 이때, 상기 엔모오스 트랜지스터 M21, M22의 드레인은 데이타전송라인쌍 DB/DBB의 각 데이타 라인 DB 및 DBB에 접속되어 있으며, 소오스들은 제1전원전압, 예를들면, 접지전압 Vss에 공통으로 접속되어있다. 따라서, 상기 데이타라인쌍 RD/RDB들로 모두 논리 하이 신호가 입력되면 상기 엔모오스 트랜지스터 M21, M22의 턴온에 의해 데이타전송라인쌍 DB/DBB의 레벨은 제3도에 도시된 바와 같이 모두 접지전압 Vss의 레벨로 프리차아지된다. 상기와 같은 대기 상태에서 전송펄스 PS1은 제2논리, 예를들면, 제3도와 같이 논리 로우의 상태로 입력되게된다. 상기 전송펄스 PS1이 논리 로우로 입력되면, 데이타전송라인쌍 DB/DBB의 타측에 각각 접속된 엔모오스 트랜지스터 M23, M24들은 모두 턴오프된다. 이때, 상기 엔모오스 트랜지스터 M23, M24들의 드레인노드들, 즉, 제1 및 제2감지노드 N1, N2의 레벨은 전원전압 Vcc·½의 레벨로 프리차아지된다. 이를 보다 구체적으로 살펴보면, 제2도와 같은 회로에 제2전원전압, 예를들면, 전원전압 Vcc가 공급되면, 상기 전원전압 Vcc과 출력노드 N3, N4의 사이에 각각 다이오드의 형태로 접속된 피모오스 트랜지스터 M27, M28들이 턴온된다. 따라서, 상기 출력노드 N3, N4들의 레벨은 제3도에 도시된 바와 같이 Vcc-Vtp(여기서 Vtp는 피모오스 트랜지스터 M27, M28들의 문턱전압임)로 프리차아지되며, 상기 출력노드 N3, N4들에 각각의 게이트가 접속된 엔모오스 트랜지스터 M25, M26도 턴온되어 제1, 제2감지노드 N1, N2들은 각각 Vcc-Vtp-Vtn의 레벨로 프리차이지된 상태를 유지한다.
상기의 대기 상태에서 데이타 라인 RD/RDB중 하나의 데이타 라인 RD 혹은 RDB이 논리 로우의 레벨로 천이되면, 예를들어, 제3도와 같이 데이타 라인 RDB가 로우의 레벨로 변화되면 상기 엔모오스 트랜지스터 M21은 턴온 상태를 유지하고, 엔모오스 트랜지스터 M22는 턴오프 된다. 이와 같은 상태에서 전송펄스 PS1이 제3도와 같이 로우상태에서 하이상태로 천이되면 엔모오스 트랜지스터 M23, M24들은 상기 전송펄스 PS1의 하이에 응답하여 턴온된다. 상기 엔모오스 트랜지스터 M23, M24들이 턴온되면, 제1 및 제2감지노드 N1, N2들이 상기 데이타전송라인쌍 DB/DBB의 제1 및 제2데이타전송라인 DB 및 DBB들과 접속된다. 따라서, 전송펄스 PS1이 로우에서 하이로 변화되면 데이타전송라인 DB 및 DBB들 각각에는 제1 및 제2피모오스 트랜지스터 M23, M24의 소오스-드레인의 채널을 통하여 전원전압 Vcc의 전류가 유입된다.
이때, 데이타전송라인쌍 DB/DBB에 접속된 제1엔모오스 트랜지스터 M21는 턴온되어있고, 제2엔모오스 트랜지스터 M22는 턴오프되어 있으므로 상기 엔모오스 트랜지스터 M23, M24들에 의해 전류가 유입된후 소정의 시간후에는 상기 데이타전송라인쌍 DB/DBB의 데이타전송라인 DB 및 DBB들의 전위가 달라지게 된다. 즉, 데이타전송라인쌍 DB/DBB간에는 일정 전위차가 발생된다. 예를들면, 데이타전송라인 DB의 전위는 턴온된 엔모오스 트랜지스터 M21의 드레인-소오스간의 채널을 통하여 접지전압 Vcc의 레벨로 방전됨으로써 제3도와 같이 접지전압 Vss의 레벨로 풀다운되고, 데이타전송라인 DBB의 전위는 제2엔모오스 트랜지스터 M22를 통하여 유입된 전하량 및 데이타전송라인 DBB의 캐패시턴스 C22, C24 및 라인저한 R2에 의해 결정되는 일정 전위 레벨을 제3도와 같이 가지게 된다.
상기와 같이 전송펄스 PS1의 활성화(논리 하이)에 의해 데이타전송라인 DB 및 DBB의 전위가 제3도와 같이 달라지면, 엔모오스 트랜지스터 M23, M24의 채널전도도의 차이가 발생하여 결국은 제1 및 제2감지노드 N1, N2의 전위가 변화하게 된다. 즉, 상기 엔모오스 트랜지스터 M23의 드레인의 레벨은 접지전압 Vss의 레벨로 프리차아지된 상태에 의해 로우의 풀다운되며, 상기 엔모오스 트랜지스터 M24의 드레인의 레벨은 엔모오스 트랜지스터 M22의 턴오프에 의해 소정의 레벨을 갖는 데이타전송라인 DBB에 의해 Vcc-Vtp-Vtn의 레벨로 유지된다. 상기와 같이 제1감지노드 N1의 레벨이 풀다운되면 엔모오스 트랜지스터 M25의 드레인이 접속된 제1출력노드 N3의 전위는 로우의 레벨로 다운되며, 상기 제1출력노드 N3에 제어전극이 접속된 엔모오스 트랜지스터 M26는 턴오프된다. 따라서, 제2출력노드 N4는 전원전압 Vcc와 상기 제2출력노드 N4의 사이에 다이오드 접속된 피모오스 트랜지스터 M28에 의해 하이의 상태를 유지되므로써 데이타라인쌍 RD/RDB의 신호 입력 상태에 연동하여 출력 상태를 제3도와 같이 변화시켜 신호를 전송함을 알 수 있다.
따라서, 상기 제2도와 같이 구성된 본 발명의 데이타 전송회로는 별도의 데이타 전송 전압 없이 데이타를 전송할 수 있게 됨을 알 수 있다. 또한, 상기의 설명의 예에서는 데이타라인쌍 RD/RDB중 데이타 라인 RDB이 하이에서 로우로 변화시의 동작을 설명하였으나, 상보 데이타가 입력시에도 동일한 과정에 의해 출력노드 N22, N23의 결과가 전원전압 Vcc와 접지전압 Vss의 상태로 수신됨을 알 수 있다.
제3도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 데이타 전송 회로도로서, 제2도에 도시된 실시예의 데이타전송라인쌍 DB/DBB을 접지전압 Vss로 프리차아지하는 회로가 더 부가되어 구성된 것이다. 이는 제2도의 실시예의 경우, 제1데이타전송라인 DB 및 제2데이타전송라인 DBB을 접지전압 Vss로 프리차아지하기 위해서는 외부로부터 데이타를 수신하는 데이타라인쌍 RD/RDB으로 입력되는 데이타 및 상보데이타가 모두 하이의 상태로 입력되어 엔모오스 트랜지스터 M21, M22을 턴온시켜야 한다는 제약조건을 가지고 있는 것을 해소하기 위함이다.
상기 데이타전송라인쌍 DB/DBB간에 부가접속된 프리차아지회로의 구성은, 각각의 소오스가 접지전압 Vss에 접속되고 드레인이 데이타전송라인쌍 DB/DBB의 제1데이타전송라인 DB 및 제2데이타전송라인 DBB에 각각 접속되며 게이트로 프리차아지제어펄스 PWB PWB PWB을 입력하는 두개의 엔모오스 트랜지스터 30, 32로 구성되어 있다.
상기와 같이 프리차이지회로가 더 부가된 데이타 전송회로의 기본적인 동작은 제2도에 도시된 회로의 동작과 동일하며, 단지 프리차아지 제어펄스 PWB PWB PWB의 입력이 하이의 상태로 입력될때 데이타전송라인쌍 DB/DBB를 접지전압 Vss의 레벨로 프리차아지 하도록 동작된다. 이러한 프리차아지 제어펄스 PWB PWB PWB는 제3도의 타이밍도에 도시된 바와 같이 전술한 전송펄스 PS1의 위상과 상반된 위상을 갖는다.
상술한 바와 같이 본 발명은 데이타를 전송하기 위한 별도의 전원전압원을 사용하지 않고도 데이타 라인의 전압 변동폭을 최소화하여 전송함으로써 데이타 전송선에 의한 동작 전력의 감소를 꾀할 수 있고, 데이타 전송 회로의 구성을 최소화함으로써 고집적화를 보다 효율적으로 할 수 있다.

Claims (12)

  1. 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치의 데이타 전송회로에 있어서, 제1 및 제2감지노드와, 상기 데이타전송라인쌍을 제1전원전압으로 프리차아지하고 상기 데이타라인쌍의 신호가 상보적일때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들의 전압변화를 감지증폭하는 데이타 검출수단으로 구성함을 특징으로 반도체 메모리 장치의 데이타 전송 회로.
  2. 제1항에 있어서, 상기 임피던스 가변수단은 소오스가 제1전원전압에 공통으로 접속되며, 드레인이 상기 제1 및 제2데이타전송라인에 각각 접속되고, 각각의 제어전극이 상기 데이타라인쌍의 제1데이타라인 및 제2데이타라인에 각각 접속된 두개의 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  3. 제1항에 있어서, 상기 레벨검출전압 공급수단은 상기 제1데이타전송라인과 제2데이타전송라인의 타측들과 상기 제1감지노드 및 제2감지노드들의 사이에 소오스-드레인간의 채널이 각각 접속되며 제어전극으로 입력되는 전송펄스의 활성화에 응답하여 상기 두 감지노드의 전압을 상기 데이타전송라인쌍으로 각각 공급하는 엔모오스 트랜지스터들로 구성함을 특징으로 하는 반도체 메로리 장치의 데이타 전송회로.
  4. 제3항에 있어서, 상기 풀업수단은 제2전원전압과 상기 제1출력노드 및 제2출력노드들의 사이에 다이오드 접속된 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  5. 제1항 내지 제4항중 어느 하나의 항에 있어서, 상기 제1전원전압은 접지전압이며, 상기 제2전원전압은 동작전원전압임을 특징으로하는 반도체 메모리 장치의 데이타 전송회로.
  6. 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메로리 장치의 데이타 전송회로에 있어서, 제1 및 제2감지노드와, 제어펄스의 입력에 응답하여 상기 데이타전송라인쌍의 제1데이타전송라인과 제2데이타전송라인을 제1전원전압으로 프리차아지하는 프리차아지수단과, 상기 데이타라인쌍의 신호가 상보적일때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들의 전압변화를 감지증폭하는 데이타 검출수단으로 구성함을 특징으로 반도체 메모리 장치의 데이타 전송 회로.
  7. 제6항에 있어서, 상기 임피던스 가변수단은 소오스가 제1전원전압에 공통으로 접속되며, 드레인이 상기 제1 및 제2데이타전송라인에 각각 접속되고, 각각의 제어전극이 상기 데이타라인쌍의 제1데이타라인 및 제2데이타라인에 각각 접속된 두개의 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  8. 제6항 또는 제7항에 있어서, 상기 전송펄스는 상기 제어펄스가 비활성화 상태로 천이될때 활성화의 상태로 천이되는 펄스임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  9. 제8항에 있어서, 상기 프리차아지수단은, 소오스가 제1전원전압에 공통으로 접속되며, 각각의 드레인이 상기 제1 및 제2데이타전송라인의 타측에 접속되고 각각의 제어전극이 상기 제어펄스에 접속된 두개의 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  10. 제8항에 있어서, 상기 레벨검출전압 공급수단은 상기 제1데이타전송라인과 제2데이타전송라인의 타측들과 상기 제1감지노드 및 제2감지노드들의 사이에 소오스-드레인간의 채널이 각각 접속되며 제어전극으로 입력되는 전송펄스의 활성화에 응답하여 상기 두 감지노드의 전압을 상기 데이타전송라인쌍으로 각각 공급하는 엔모오스 트랜지스터들로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  11. 제8항에 있어서, 상기 풀업수단은 제2전원전압과 상기 제1출력노드 및 제2출력노드들의 사이에 다이오드 접속된 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  12. 제6항 내지 제8항중 어느 하나의 항에 있어서, 상기 제1전원전압은 접지전압이며, 상기 제2전원전압은 동작전원전압임을 특징으로하는 반도체 메모리 장치의 데이타 전송회로.
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