KR0151071B1 - 실리콘-온-인슐레이터 구조를 갖는 반도체 메모리장치의 제조방법 - Google Patents
실리콘-온-인슐레이터 구조를 갖는 반도체 메모리장치의 제조방법Info
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Abstract
실리콘-온-인슐레이터(SOI) 구조를 이용한 반도체 메모리장치의 제조방법이 개시되어 있다. 제1 반도체기판 상에 제1 절연막을 형성한 후, 사진식각 공정으로 제1 절연막 및 반도체기판을 식각하여 트렌치를 형성한다. 트렌치의 내부에 유전체막 및 스토리지 노드를 차례로 형성하여 트렌치 커패시터를 형성한 후, 그 결과물 상에 제2 절연막을 형성한다. 제1 반도체기판의 제2 절연막 상에 SOI층을 형성한 후, 그 위에 트랜지스터의 게이트를 형성한다. 제2 절연막을 식가하여 트렌치 커패시터의 스토리지 노드를 노출시키는 콘택홀을 형성한 후, 스토리지 노드와 SOI층을 연결하는 스토리지 노드 콘택을 형성한다. 스토리지 노드 콘택의 형성이 매우 간단하고 용이할 뿐만 아니라, 트렌치와 트렌치 간의 토킹 문제가 발생하지 않는다.
Description
제1a도 내지 제1f도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1 반도체기판 12 : 제1 절연막
14 : 트렌치 16 : 스토리지 노드
18 : 제2 절연막 20 : SOI층
22 : 활성영역 24 : 게이트
26 : 스토리지 노드 콘택 28 : 제3 절연막
30 : 비트라인
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 실리콘-온-인슐레이터(Silicon On Insulator; 이하 SOI라 한다) 구조를 갖는 다이나믹 램(Dynamic Random Access Memory; 이하 DRAM)의 제조방법에 관한 것이다.
반도체 메모리장치, 특히 DRAM 정치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호전달 수단이 스위칭 트랜지스터와 더불어 하나의 메모리셀을 구성한다. 이러한 DRAM 장치에 있어서, 메모리셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 만든다. 따라서, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 유전상수가 큰 물질을 사용하는 방법, 및 ③ 커패시터의 유효면적을 증가시키는 방법이 그것이다.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두번째 방법으로는, 기존의 질화막/산화막의 복합막질로 구성된 유전체막 대신 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta2O5) 막질에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 Ta2O5은 박막상태에서 누설전류가 크고 파괴전압이 작기 때문에, 현재로서는 양산제품에 적용하기가 어려운 실정이다.
따라서, 세번째 방법이 현재 가장 많은 개발이 이루어지고 있는데, 기존의 질화막/산화막의 복합막질로 이루어진 유전체막을 그대로 사용하면서 커패시터의 높이나 깊이를 증가시켜서 유효 커패시터 면적을 증대시키는 방법이 그 주류를 이루고 있다. 그러나, 이러한 방법은 반도체 장치가 스케일-다운(scale-down)됨에 따라 커패시터와 트랜지스터의 소오스/드레인을 연결하는 콘택 자체 및 다른 배선과의 마진이 더욱 작아지게 되는 문제를 갖고 있다.
이에 따라 최근에는 트렌치 스토리지 노드와 어레이 소자의 접합(junction)이 자기정렬(self-align)되는 트렌치형 DRAM이 개발되었다(참조문헌: '93 IDEM, pp.627-630, A 0.6㎛2256Mb Trench DRAM Cell With Self-Aligned Buried strap). 그러나, 상기한 구조는 트렌치와 트렌치 간의 토킹(talking) 문제와 같은 트렌치 고유의 문제가 여전히 해결되지 않기 때문에 1기가(Giga)급 이상으로 고집적화되는 DRAM에 적용하기가 어렵다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하면서 커패시턴스를 용이하게 증가시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1 반도체기판 상에 제1 절연막을 형성하는 단계; 사진식각 공정으로 상기 제1 절연막 및 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부에 유전체막 및 스토리지 노드를 차례로 형성하여 트렌치 커패시터를 형성하는 단계; 상기 트렌치 커패시터가 형성된 결과물 상에 제2 절연막을 형성하는 단계; 상기 제1 반도체기판의 제2 절연막 상에 실리콘-온-인슐레이터(SOI) 층을 형성하는 단계; 상기 SOI층 상에 트랜지스터의 게이트를 형성하는 단계; 상기 제2 절연막을 식각하여 상기 트렌치 커패시터의 스토리지 노드를 노출시키는 콘택홀을 형성하는 단계; 및 상기 스토리지 노드와 SOI층을 연결하는 스토리지 노드 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
본 발명의 일 태양에 의하면, 상기 트렌치 커패시터를 형성하는 단계는, 상기 트렌치의 내벽 상에 유전체막을 형성하는 단계; 상기 유전체막이 형성된 결과물 상에 도전층을 형성하는 단계; 및 화학기계폴리싱(Chemical Mechanical Polishing; 이하 CMP라 한다) 방법으로 상기 도전층을 식각함으로써, 상기 트렌치의 내부에만 상기 도전층으로 이루어진 스토리지 노드를 형성하는 단계로 이루어진다.
본 발명의 다른 태양에 의하면, 상기 SOI층을 형성하는 단계는, 상기 제2 절연막의 표면을 평탄화시키는 단계; 상기 평탄화된 제2 절연막 상에 제2 반도체기판을 접착하는 단계; 및 상기 제2 반도체기판을 그라인딩 및 폴리싱하여 SOI층을 형성하는 단계로 이루어진다.
본 발명의 또다른 태양에 의하면, 상기 스토리지 노드 콘택을 형성하는 단계는, 상기 콘택홀이 형성된 결과물 상에 도전층을 침적하는 단계; 및 상기 도전층을 에치백(etch-back)하는 단계로 이루어진다.
본 발명의 또다른 태양에 의하면, 상기 게이트를 형성하는 단계전에, 사진식각 공정으로 상기 SOI층을 식각하여 SOI층의 활성영역을 형성하는 단계를 더 구비한다.
본 발명에 의하면, 종래의 트렌치형 DRAM의 제조방법에 비해 스토리지 노드 콘택의 형성이 매우 간단하고 용이할 뿐만 아니라, 제1 반도체기판이 커패시터의 플레이트 노드의 역할만을 하며 그 상부의 SOI층과 완벽하게 잘연되기 때문에 트렌치와 트렌치 간의 토킹 문제가 발생하지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제1a도 내지 제1f도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제1a도는 제1 절연막(12) 및 트렌치(14)를 형성하는 단계를 도시한다. N+형의 제1 반도체기판(10) 상에 절연물질, 예컨대 CVD 산화물을 침적하여 제1 절연막(12)을 형성한다. 이어서, 사진식각 공정으로 상기 제1 절연막(12)을 패터닝한 후, 상기 패터닝된 제1 절연막(12)을 식각마스크로 사용하여 제1 반도체기판(10)을 소정깊이로 식각함으로써 다수의 트렌치(14)들을 형성한다. 상기 트렌치(14)는 원하는 커패시턴스에 따라 그 폭과 깊이를 변경할 수 있다.
제1b도는 커패시터 및 제2 절연막(18)을 형성하는 단계를 도시한다. 상기 트렌치(14)의 내벽 상에 유전체막(도시되지 않음), 예컨대 질화막/산화막의 복합막질로 이루어진 유전체막을 형성한 후, 그 결과물 상에 상기 트렌치(14)의 내부를 완전히 매립할 수 있는 충분한 두께로써 도전층, 예컨대 불순물이 도우프된 폴리실리콘층을 침적한다. 이어서, 상기 도전층을 CMP 방법으로 식각함으로써 상기 트렌치(14)의 내부에만 불순물이 도우프된 폴리실리콘으로 이루어진 스토리지 노드(16)를 형성한다. 상기한 공정의 결과로써, 트렌치 커패시터가 완성된다. 이때, 상기 트렌치(14)를 둘러싸고 있는 제1 반도체기판(10)이 트렌치 커패시터의 플레이트 노드로 사용된다. 이어서, 상기 트렌치 커패시터가 형성된 결과물 상에 절연물질, 예컨대 CVD 산화물을 침적하여 제2 절연막(18)을 형성한다. 상기 제2 절연막(18)의 형성 후, 폴리싱 또는 에치백 등의 방법으로 상기 제2 절연막(18)의 표면을 평탄화시키는 단계를 더 구비할 수 있다.
제1c도는 SOI층(20)을 형성하는 단계를 도시한다. 통상적인 웨이퍼 본딩방법을 사용하여 상기 제1 반도체기판(10)의 제2 절연막(18) 상에 새로운 웨이퍼로 이루어진 제2 반도체기판을 접착시킨다. 이어서, 상기 제2 반도체기판을 그라인딩(grinding) 및 CMP 방법으로 식각함으로써, 상기 제2 절연막(18) 상에 소정두께의 제2 반도체기판으로 이루어진 SOI층(20)을 형성한다.
제1d도는 게이트(24)를 형성하는 단계를 도시한다. 통상적인 사진식각 공정으로 상기 SOI층(20)을 식각한 후, 식각된 부위를 절연체로 매몰시킴으로써 SOI층의 활성영역(22)을 형성한다. 이때, 상기 절연체로 매몰된 부위는 소자분리영역이 된다. 이어서, 상기 활성영역(22)이 형성된 결과물 상에 게이트절연막 및 게이트(24)를 차례로 형성한다. 계속해서, 통상적인 트랜지스터 제조공정으로 상기 활성영역(22)에 소오스 및 드레인(도시되지 않음) 영역들을 형성한다.
제1e도는 스토리지 노드 콘택(26)을 형성하는 단계를 도시한다. 사진식각 공정으로 상기 제2 절연막(18)을 식각하여 트렌치 커패시터의 스토리지 노드(16)를 노출시키는 콘택홀을 형성한 후, 그 결과물 상에 도전층, 예컨대 불순물이 도우프된 폴리실리콘층을 침적한다. 이어서, 상기 도전층을 에치백함으로써 상기 스토리지 노드(16)와 SOI층의 활성영역(22), 예컨대 소오스영역을 연결하는 스토리지 노드 콘택(26)을 형성한다.
제1f도는 비트라인(30)을 형성하는 단계를 도시한다. 상기 스토리지 노드 콘택(26)이 형성된 결과물 상에 절연물질을 침적하여 제3 절연막(28)을 형성한다. 상기 제3 절연막(28)의 형성 후, 그 위에 평탄화층을 형성하는 단계를 더 구비할 수도 있다. 이어서, 사진식각 공정으로 상기 제2 절연막(28)을 식각하여 SOI층의 활성영역(22), 예컨대 드레인영역을 노출시키는 비트라인 콘택홀을 형성한다. 다음에, 상기 비트라인 콘택홀이 형성된 결과물 상에 도전층을 침적하고 이를 사진식각 공정으로 패터닝함으로써 비트라인(30)을 형성한다. 이어서, 도시하지는 않았지만, 금속배선 공정을 실시함을써 DRAM 셀을 완성한다.
따라서, 상술한 바와 같이 본 발명에 의한 반도체 메모리장치의 제조방법에 의하면, 커패시터를 트렌치형으로 형성하기 때문에 커패시터 깊이의 제한이 없어 커패시턴스의 확보가 매우 용이하다. 또한, 종래의 트렌치형 DRAM의 제조방법에 비해 스토리지 노드 콘택의 형성이 매우 간단하고 용이할 뿐만 아니라, 제1 반도체기판이 커패시터의 플레이트 노드의 역할만을 하며 그 상부의 SOI층과 완벽하게 절연되기 때문에 트렌치와 트렌치 간의 토킹 문제가 발생하지 않는다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (5)
- 제1 반도체기판 상에 제1 절연막을 형성하는 단계; 사진식각 공정으로 상기 제1 절연막 및 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부에 유전체막 및 스토리지 노드를 차례로 형성하여 트렌치 커패시터를 형성하는 단계; 상기 트렌치 커패시터가 형성된 결과물 상에 제2 절연막을 형성하는 단계; 상기 제1 반도체기판의 제2 절연막 상에 실리콘-온-인슐레이터(SOI) 층을 형성하는 단계; 상기 SOI층 상에 트랜지스터의 게이트를 형성하는 단계; 상기 제2 절연막을 식각하여 상기 트렌치 커패시터의 스토리지 노드를 노출시키는 콘택홀을 형성하는 단계; 및 상기 스토리지 노드와 SOI층을 연결하는 스토리지 노드 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 트렌치 커패시터를 형성하는 단계는, 상기 트렌치의 내벽 상에 유전체막을 형성하는 단계; 상기 유전체막이 형성된 결과물 상에 도전층을 형성하는 단계; 및 화학기계폴리싱(CMP) 방법으로 상기 도전층을 식각함으로써, 상기 트렌치의 내부에만 상기 도전층으로 이루어진 스토리지 노드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 SOI층을 형성하는 단계는, 상기 제2 절연막의 표면을 평탄화시키는 단계; 상기 평탄화된 제2 절연막 상에 제2 반도체기판을 접착하는 단계; 및 상기 제2 반도체기판을 그라인딩 및 폴리싱하여 SOI층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 스토리지 노드 콘택을 형성하는 단계는, 상기 콘택홀이 형성된 결과물 상에 도전층을 침적하는 단계; 및 상기 도전층을 에치백하여, 스토리지 노드와 SOI층을 연결하는 스토리지 노드 콘택을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 게이트를 형성하는 단계 전에, 사진식각 공정으로 상기 SOI층을 식각하여 SOI층의 활성영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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|---|---|---|---|
| KR1019950019037A KR0151071B1 (ko) | 1995-06-30 | 1995-06-30 | 실리콘-온-인슐레이터 구조를 갖는 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950019037A KR0151071B1 (ko) | 1995-06-30 | 1995-06-30 | 실리콘-온-인슐레이터 구조를 갖는 반도체 메모리장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR970004002A KR970004002A (ko) | 1997-01-29 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019950019037A KR0151071B1 (ko) | 1995-06-30 | 1995-06-30 | 실리콘-온-인슐레이터 구조를 갖는 반도체 메모리장치의 제조방법 |
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|---|---|
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Also Published As
| Publication number | Publication date |
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| KR970004002A (ko) | 1997-01-29 |
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