KR0150965B1

KR0150965B1 - The signal process circuit of wide tv

Info

Publication number: KR0150965B1
Application number: KR1019920020469A
Authority: KR
Inventors: 김정훈
Original assignee: 윤종용; 삼성전자주식회시
Priority date: 1992-10-31
Filing date: 1992-10-31
Publication date: 1998-10-15
Also published as: KR940010782A

Abstract

이 발명은 16 : 9 화면사이즈의 와이드 텔레비전에 있어서, 4 : 3 화면비(Aspect Ratio)를 갖는 영상정보를 시간압축하여 또는 시간압축없이 16 : 9의 와이드 TV에 디스플레이할 수 있도록 한 와이드 텔레비전의 신호처리회로에 관한 것이다.According to the present invention, a wide television having a 16: 9 screen size is a signal of a wide television configured to display video information having a 4: 3 aspect ratio on a 16: 9 wide TV without time compression or without time compression. It relates to a processing circuit.

이 발명은 16 : 9의 와이드 스크린에 4 : 3화면비의 영상신호를 디스플레이시 라이트 클럭과 리드클럭을 달리하여 시간압축을 행함으로써 신호압축을 위한 회로가 별도로 필요치 않게 되며, 이에 따라 회로가 간단해질 뿐만아니라 제품의 가격면에서도 보다 유리하게 되며, 또한 색차신호처리시 멀티플렉싱하여 시간압축처리하고 후에 다시 디멀티플럭싱하는 방법을 사용함으로써 보다 효율적으로 색차신호를 처리할 수 있게 된 것이다.The present invention eliminates the need for a separate circuit for signal compression by performing time compression by changing the write clock and the read clock when displaying an image signal with a 4: 3 aspect ratio on a 16: 9 wide screen, thereby simplifying the circuit. In addition, it is more advantageous in terms of the price of the product, and also the color difference signal can be processed more efficiently by using the method of multiplexing in the color difference signal processing time compression processing and later demultiplexing again.

Description

와이드 텔레비전의 신호처리회로.Signal processing circuit of wide television.

제1도는 이 발명에 따른 와이드 텔레비전의 신호처리회로의 일실시예를 나타낸 회로도.1 is a circuit diagram showing an embodiment of a signal processing circuit of a wide television according to the present invention.

제2도는 제 1 도의 휘도신호 및 색차신호 화면사이즈 변환부의 상세회로도.FIG. 2 is a detailed circuit diagram of the luminance signal and chrominance signal screen size converter of FIG.

제3도는 (a)∼(d)는 각 모드에 따른 화면 디스플레이 상태도.3A to 3D are screen display state diagrams for each mode.

제4도는 각 모드별 메모리의 라이트 클럭 및 리드 클럭의 일예도.4 is an example of the write clock and read clock of the memory for each mode.

제5도는 제 1 도 제 1 컨트롤 클럭발생부의 상세회로도.5 is a detailed circuit diagram of the first control clock generator of FIG.

제6도는 (a)∼(e)는 제 1 도 각부의 출력파형도.6 (a) to 6 (e) are output waveform diagrams of respective parts of FIG.

제7도는 (a),(b)는 제 1 도 제 2 컨트롤 클럭발생부의 상세회로도.7 (a) and 7 (b) are detailed circuit diagrams of the first and second control clock generators.

제8도는 (a)∼(h)는 제 6 도의 결과파형도.8 is a waveform diagram showing the results of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 영상신호처리부 100 : 휘도신호처리수단1: image signal processing unit 100: luminance signal processing means

200 : 컬러신호처리수단 110,210 : 아날로그 디지털 변환부200: color signal processing means 110,210: analog to digital conversion unit

120,220 : 휘도신호 및 색차신호 화면사이즈 변환부120,220: luminance signal and color difference signal screen size conversion unit

130,230 : 디지털 아날로그 변환부130,230: digital-to-analog converter

300 : 컨트롤 클럭 발생수단 321a : 딜레이부300: control clock generating means 321a: delay unit

310,320 : 제1, 제2컨트롤 클럭 발생부310,320: first and second control clock generator

311 : 데이터 선택기 AND1 : 앤드 게이트311: data selector AND1: AND gate

321,322 : 라이트 및 리드 콘트롤 클럭 발생부321,322: write and read control clock generator

DFF1∼DFF8 : D플립플롭 NANA1,NAND2 : 낸드 게이트DFF1 to DFF8: D flip-flop NANA1, NAND2: NAND gate

MUX1 : 멀티플렉서MUX1: Multiplexer

이 발명은 16 : 9 화면사이즈의 와이드 텔레비전(이하, TV라함)에 관한 것으로서, 더욱 상세하게는 4 : 3 화면비(Aspect Ratio)를 갖는 영상정보를 시간압축하여 또는 시간압축없이 16 : 9의 와이드 TV에 디스플레이할 수 있도록 한 와이드 텔레비전의 신호처리회로에 관한 것이다.The present invention relates to a wide television (hereinafter referred to as TV) having a 16: 9 screen size, and more particularly, to 16: 9 wide video information having a 4: 3 aspect ratio or without time compression. A signal processing circuit of a wide television that can be displayed on a TV.

일반적으로 현행 TV의 화면의 가로 세로의 비는 4 : 3이나 사람이 임장감을 최고로 느낄 수 있는 화면비는 16 : 9로서 고선명 TV(High Definition TV : 이하, HDTV라 함)방송이전이라도 16 : 9의 TV수상기에 엔티에스시(National Television System Committee : 이하, NTSC라 함.) 방송 또는 비스타(VISTA) 사이즈의 VTR 소오스등을 디스플레이하기 위한 방법들이 최근 대두되고 있다.In general, the aspect ratio of the current TV screen is 4: 3, but the aspect ratio that a person can feel the best sense of presence is 16: 9, and even before the high definition TV (HDTV) broadcast is 16: 9. Recently, a method for displaying a National Television System Committee (NTSC) broadcast or a Vista-sized VTR source on a TV receiver has emerged.

기존의 NTSC방송신호를 16 : 9의 화면에 디스플레이 하는 방법으로는 신호를 아날로그 디지털 변환한 후 라인 메모리를 이용하여 시간압축후 디지털 아날로그 변환하는 방법이 있으며 시간압축을 위한 회로가 상당히 복잡하며 이에 따라 제품생산을 위한 코스트도 상당히 증가한다는 문제점이 있었다.The existing method of displaying NTSC broadcasting signal on the screen of 16: 9 is analog-to-digital conversion and then digital-to-analog conversion after time compression using line memory. The circuit for time compression is quite complicated. There was a problem that the cost for production also increased significantly.

이 발명은 이러한 문제점을 해결하기 위한 것으로, 이 발명의 목적은 16 : 9의 와이드 TV에 NTSC 방송을 디스플레이함에 있어 휘도신호와 컬러신호의 처리를 효율적으로 4 : 3화면비의 영상신호를 16 : 9의 와이드 스크린에 디스플레이할 수 있도록 한 와이드 텔레비전의 신호처리회로를 제공하고자 함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to efficiently process luminance signals and color signals when displaying NTSC broadcasts on a 16: 9 wide TV. It is an object of the present invention to provide a signal processing circuit of a wide television that can be displayed on a wide screen.

이러한 목적을 달성하기 위한 이 발명의 특징은 입력되는 복합영상신호를 처리하여 휘도신호와 컬러신호로 분리하는 영상신호처리부를 구비하여 16 : 9의 화면사이즈에 4 : 3 화면사이즈의 영상신호를 디스플레이 하는 텔레비전의 신호처리회로에 있어서, 상기 영상신호처리부에 연결되어 이 영상신호처리부로 부터의 휘도신호를 컨트롤 클럭에 따라 시간압축하여 16 : 9의 화면사이즈용의 휘도신호로 출력하는 휘도신호처리수단과, 상기 영상신호처리부에 연결되어 이 영상신호처리부로부터의 컬러신호를 컨트롤 클럭에 따라 시간압축하여 16 : 9 화면사이즈용의 컬러신호로 출력하는 컬러신호처리수단과, 상기 휘도신호 및 컬러신호처리수단에 연결되어 이 휘도신호 및 컬러신호처리수단에 각종 컨트롤 클럭을 공급하는 컨트롤 클럭 발생수단을 구비하는 와이드 텔레비전의 신호처리회로에 있다.A feature of the present invention for achieving the above object is to display an image signal of 4: 3 screen size in a 16: 9 screen size with a video signal processing unit for processing the input composite video signal to separate the luminance signal and the color signal A signal processing circuit of a television comprising: a luminance signal processing means connected to said video signal processing unit for time-compressing a luminance signal from said video signal processing unit according to a control clock and outputting it as a luminance signal for a screen size of 16: 9 And color signal processing means connected to the video signal processing unit for time-compressing the color signal from the video signal processing unit according to a control clock and outputting the color signal as a color signal for a 16: 9 screen size, and the luminance signal and color signal processing. Control clock generation means connected to the means for supplying various control clocks to the luminance signal and the color signal processing means; It is in the signal processing circuit of the wide television.

이하, 이 발명의 바람직한 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 이 발명에 따른 와이드 텔레비전의 신호처리회로를 나타낸 것으로, 입력되는 복합영상신호를 처리하여 휘도신호(Y)와 색차신호(R-Y),(B-Y)로 분리하는 영상신호처리부(1)에 이 영상신호처리부(1)로 부터의 휘도신호(Y) 및 색차신호(R-Y),(B-Y)를 컨트롤 클럭에 따라 시간압축하여 16 : 9의 화면사이즈용의 휘도신호 및 컬러신호로 출력하는 휘도신호 및 컬러신호처리수단(100),(200)을 연결시킨다.1 shows a signal processing circuit of a wide television according to the present invention, which processes an input composite video signal and separates it into a luminance signal Y, a color difference signal RY, and BY. The luminance signal Y and the color difference signals RY and BY from the video signal processor 1 are time-compressed according to the control clock and output as luminance signals and color signals for a screen size of 16: 9. The signal and the color signal processing means 100 and 200 are connected.

그리고 상기 휘도신호 및 컬러신호처리수단(100),(200)에는 컨트롤 클럭 발생수단(300)을 연결시켜 상기 휘도신호 및 컬러신호처리수단(100),(200)에 각종 컨트롤 클럭을 공급한다.The control signal generating means 300 is connected to the luminance signal and the color signal processing means 100 and 200 to supply various control clocks to the luminance signal and the color signal processing means 100 and 200.

상기 휘도신호처리수단(100)은 상기 영상신호처리부(1)에 연결되어 이 영상신호처리부(1)로부터의 휘도신호(Y)를 디지털 신호로 변환하는 아날로그 디지털 변환부(110)에 이 아날로그 디지털 변환부(110)로부터의 디지털 휘도신호를 시간압축하는 휘도신호 화면사이즈 변환부(120)를 연결시키며, 이 휘도신호 화면사이즈 변환부(120)에는 이 휘도신호 화면사이즈 변환부(120)로부터의 시간압축된 휘도신호를 아날로그 신호로 변환하는 디지털 아날로그 변환부(130)를 연결시켜 구성되며, 상기 휘도신호 화면사이즈 변환부(120)는 제2도와 같이 2개의 라인 메모리가 병렬연결 되어 구성된다.The luminance signal processing means 100 is connected to the image signal processing unit 1 and the analog digital conversion unit 110 converts the luminance signal Y from the image signal processing unit 1 into a digital signal. A luminance signal screen size converting unit 120 for time-compressing the digital luminance signal from the converting unit 110 is connected, and the luminance signal screen size converting unit 120 is connected to the luminance signal screen size converting unit 120 from the luminance signal screen size converting unit 120. The digital analog converter 130 converts the time-compressed luminance signal into an analog signal, and the luminance signal screen size converting unit 120 includes two line memories connected in parallel as shown in FIG.

또한, 상기 컬러신호처리수단(200)은 상기 영상신호처리부(1)에 연결되어 이 영상신호처리부(1)로부터의 색차신호(R-Y),(B-Y)를 멀티플렉싱하는 멀티플렉서(MUX1)에 이 멀티플렉서(MUX1) 부터의 멀티플렉싱된 색차신호를 디지털 신호로 변환하는 아날로그 디지털 변환부(210)를 연결시킨다.In addition, the color signal processing means 200 is connected to the video signal processing section 1 to the multiplexer MUX1 for multiplexing the color difference signals RY and BY from the video signal processing section 1. Analog-to-digital converter 210 for converting the multiplexed color difference signal from MUX1) to a digital signal is connected.

그리고 상기 아날로그 디지털 변환부(210)에는 이 아날로그 디지털 변환부(210)로부터의 멀티플렉싱된 디지털 색차신호를 시간압축하는 색차신호 화면사이즈 변환부(220)를 연결시키며, 이 색차신호 화면사이즈 변환부(220)에는 이 색차신호 화면사이즈 변환부(220)로 부터의 시간압축된 색차신호를 아날로그 신호로 변환하는 디지털 아날로그 변환부(230)를 연결시켜 구성되며, 상기 색차신호 화면사이즈 변환부(220)는 상기 휘도신호 화면사이즈 변환부(120)와 마찬가지로 2개의 라인 메모리가 병렬연결 되어 구성된다.The analog-to-digital converting unit 210 is connected to a color difference signal screen size converting unit 220 that time-compresses the multiplexed digital color difference signal from the analog-to-digital converting unit 210. 220 is configured by connecting a digital analog conversion unit 230 for converting the time-compressed color difference signal from the color difference signal screen size conversion unit 220 into an analog signal, and the color difference signal screen size conversion unit 220. As in the luminance signal screen size converter 120, two line memories are connected in parallel.

한편, 상기 컨트롤 클럭 발생수단(300)은 모드제어신호(M0),(M1) 및 클럭신호(CLK1),(CLK2)에 따라 라이트 및 리드 클럭(W_CLK),(R_CLK)를 발생시키는 제 1컨트롤 클럭 발생부(310)에 제 1 컨트롤 클럭 발생부(310)로 부터의 라이트 및 리드 클럭(W_CLK),(R_CLK)과 수평동기신호(Hsync)에 따라 각종 컨트롤 클럭(W_CLK), (R_CLK), (W_CLK/2), (W_CLK/4), (R_CLK/4), ()을 발생시키는 제2컨트롤 클럭 발생부(320)를 연결시켜 구성되며, 상기 제1컨트롤 클럭 발생부(310)는 제5도에 나타난 바와 같이 모드제어신호(M0),(M1)를 앤드 시키는 앤드게이트(AND1)와, 상기 앤드게이트(AND1)에 일측단이 연결되고 타측단에는 클럭(CLK1),(CLK2)이 입력되어 상기 앤드게이트(AND1)의 출력에 따라 입력되는 클럭(CLK1),(CLK2)를 선택하여 출력하는 데이터 선택기(311)로 구성된다.On the other hand, the control clock generating means 300 is the first to generate the write and read clock (W _CLK ), (R _CLK ) according to the mode control signal (M0), (M1) and clock signals (CLK1, CLK2) Various control clocks W _CLK according to the write and read clocks W _CLK , R _CLK and the horizontal synchronization signal Hsync from the first control clock generator 310 to the control clock generator 310. , (R _CLK ), (W _CLK / 2), (W _CLK / 4), (R _CLK / 4), ( Is connected to the second control clock generator 320 for generating the control signal generator 320. The first control clock generator 310 causes the mode control signals M0 and M1 to end as shown in FIG. One end is connected to an AND gate AND1 and the AND gate AND1, and the clock CLK1 and CLK2 are input to the other end, and are input according to the output of the AND gate AND1. And a data selector 311 that selects and outputs CLK2.

그리고 상기 제2컨트롤 클럭 발생부(320)은 상기 수평동기신호(Hsync) 및 라이트 클럭(W_CLK)을 이용하여 컨트롤 클럭(W_CLK/2), (W_CLK/4)을 발생시키는 라이트 컨트롤 클럭 발생부(321)와, 상기 수평동기신호(Hsync) 및 리드 클럭(R_CLK)을 이용하여 컨트롤 클럭(R_CLK/4), ()을 발생시키는 리드 컨트롤 클럭 발생부(322)로 구성된다.The second control clock generator 320 generates a control clock (W _CLK / 2) and a (W _CLK / 4) using the horizontal synchronization signal (Hsync) and the write clock (W _CLK ). By using the generator 321, the horizontal synchronization signal (Hsync) and the read clock (R _CLK ), the control clock (R _CLK / 4), ( And a read control clock generator 322 for generating < RTI ID = 0.0 >

상기 라이트 클럭 발생부(321)는 제7도 (가)에 나타낸 바와 같이 상기 수평동기신호(Hsync) 및 라이트 클럭(W_CLK)을 입력으로 하여 상기 수평동기신호(Hysnc)를 1 클럭 지연시키는 D플립플롭(DFF1)에 이 D플립플롭(DFF1)의 출력을 다시 1클릭 지연시키는 D플립플롭(DFF2)을 연결시키며, 상기 수평동기신호(Hsync))와 D플립플롭(DFF2)의 출력을 낸드시키는 낸드 게이트(NAND1)를 상기 D플립플롭(DFF2)의 일측입력단에 연결시킨다.As shown in FIG. 7A, the write clock generator 321 inputs the horizontal sync signal Hsync and the write clock W _CLK to delay the horizontal sync signal Hysnc by one clock. Connect the D flip flop DFF2 to delay the output of the D flip flop DFF1 by one click to the flip flop DFF1, and the output of the horizontal sync signal Hsync and the D flip flop DFF2. NAND gate NAND1 is connected to one input terminal of the D flip-flop DFF2.

그리고 상기 낸드 게이트(NAND1)에 리셋단()이 연결되고 클럭입력단에는 라이트 클럭(W_CLK)이 입력되는 D플립플롭(DFF3)에 이 D플립플롭(DFF3)의 출력을 딜레이시켜 라이트 컨트롤 클럭(W_CLK/2)을 발생시키는 딜레이부(321a)를 연결시키며, 상기 D플립플롭(DFF3)의 출력단(Q)에 클럭단이 연결되고 낸드 게이트(NAND1)에 리셋단(R)이 연결되어 이 낸드 게이트(NAND1)의 출력 및 상기 D플립플롭(DFF3)의 출력에 따라 라이트 컨트롤 클럭(W_CLK/2) 발생하는 D플립플롭(DFF4)으로 구성된다.In addition, a reset terminal ( ) Is connected to the clock input, and the delay unit for generating the light control clock (W _CLK / 2) by delaying the output of the D flip-flop (DFF3) to the D flip-flop (DFF3) to which the write clock (W _CLK ) is input. 321a is connected, a clock terminal is connected to the output terminal Q of the D flip-flop DFF3, and a reset terminal R is connected to the NAND gate NAND1, thereby outputting the NAND gate NAND1 and the D flip. It consists of a D flip flop (DFF4) which generates the light control clock (W _CLK / 2) according to the output of the flop (DFF3).

그리고 상기 리드 컨트롤 클럭 발생부(322)는 제7도(b)에 나타낸 바와 같이 상기 수평동기신호(Hsync) 및 리드 클럭(R_CLK)을 입력으로 하여 상기 수평동기신호(Hsync)를 1 클럭 지연시키는 D플립플롭(DFF5)의 출력을 다시 1클럭 지연시키는 D플립플롭(DFF6)을 연결시키며, 수평동기신호(Hsync)와 D플립플롭(DFF6)의 출력을 낸드시키는 낸드 게이트(NAND2)를 상기 D플립플롭(DFF6)에 연결시킨다.The read control clock generator 322 delays the horizontal sync signal Hsync by one clock by inputting the horizontal sync signal Hsync and the read clock R _CLK as shown in FIG. The D flip flop DFF6 is connected to delay the output of the D flip flop DFF5 by one clock, and the NAND gate NAND2 NAND outputs the horizontal sync signal Hsync and the D flip flop DFF6. Connect to D flip flop (DFF6).

또한, 상기 낸드 게이트(NAND2)에 리셋단()이 연결되고 클럭입력단에는 리드 클럭(R_CLK)이 입력되는 D플립플롭(DFF7) 및 상기 낸드 게이트(NAND2)에 이 낸드 게이트(NAND2)의 출력 및 상기 D플립플롭(DFF7)의 출력에 따라 리드 컨트롤 클럭(R_CLK/4), ()을 발생시키는 D플립플롭(DFF8)을 연결시켜 구성된다.The NAND gate NAND2 has a reset terminal ( ) According to the output of the D flip-flop (DFF7) and output, and the D flip-flop (DFF7) of the NAND gate (NAND2), in the NAND gate (NAND2) is connected, and a clock input, the input is read clock (R _CLK) Lead control clock (R _CLK / 4), ( It is configured by connecting the D flip-flop (DFF8) generating ().

상기와 같이 구성된 이 발명에서 입력되는 복합영상신호는 영상신호처리부(1)를 통해 휘도신호(Y)와 색차신호(R-Y),(B-Y)로 분리된다. 이 분리된 휘도신호(Y)는 아날로그 디지털 변환부(110)를 거쳐 디지털화 되고 휘도신호 화면사이즈 변환부(120)를 통해 시간압축되고 디지털 아날로그 변환부(130)를 거쳐 다시 시간압축된 아날로그 휘도신호(Y)가 된다.The composite video signal input in the present invention configured as described above is separated into the luminance signal (Y), the color difference signal (R-Y), and (B-Y) through the image signal processing unit (1). The separated luminance signal Y is digitized through the analog-to-digital converter 110 and time-compressed through the luminance signal screen size converter 120 and time-compressed again through the analog-to-digital converter 130. (Y).

또한, 상기 영상신호처리부(1)에서 분리된 색차신호(R-Y),(B-Y)는 멀티플렉서(MUX1)를 거쳐 색차신호(R-Y),(B-Y)가 멀티플렉싱되며, 상기 휘도신호처리경로와 동일한 경로를 거쳐 시간압축된 색차신호(R-Y),(B-Y)로 재 분리된다. 즉, 상기 멀티플렉서(MUX1)를 통한 색차신호(R-Y),(B-Y)는 아날로그 디지탈 변환부(210)를 통해 디지털화 되고 색차신호 화면사이즈 변환부(220)를 거쳐 시간압축되고 디지털 아날로그 변환부(130)를 통해 다시 아날로그의 색차신호(R-Y),(B-Y)로 디멀티플렉싱되며, 그 상세한 과정은 하기에 기술한다.In addition, the color difference signals RY and BY separated by the image signal processor 1 are multiplexed by the color difference signals RY and BY through a multiplexer MUX1, and the same path as the luminance signal processing path is obtained. After that, the color signal is separated into a time-compressed color difference signal RY and BY. That is, the color difference signals RY and BY through the multiplexer MUX1 are digitized by the analog digital conversion unit 210 and time-compressed through the color difference signal screen size conversion unit 220. ) Is demultiplexed into analog color difference signals RY and BY, and the detailed process is described below.

그리고 상기 휘도신호 및 색차신호 화면사이즈 변환부(220)는 제2도와 같이 2개의 라인 메모리를 이용하는데 이는 이 발명에서의 라이트 속도보다 리드 속도가 빠르므로 이전의 데이터가 읽혀 나오는 것을 방지하기 위해서이다.In addition, the luminance signal and the color difference signal screen size conversion unit 220 uses two line memories as shown in FIG. 2 to prevent the previous data from being read because the read speed is faster than the write speed in the present invention. .

한편, 컨트롤 클럭 발생수단(300)은 상기 휘도신호(Y) 및 색차신호(R-Y),(B-Y)의 시간압축을 위한 여러 가지의 컨트롤 클럭을 만들기 위한 부분이며, 제 3 도 (A)∼(D)와 같은 모드별 디스플레이의 종류에 따라 메모리의 라이트 클럭(W_CLK)과 리드 클럭(R_CLK)이 가변 되며, 그 값은 제4도의 테이블과 같다.On the other hand, the control clock generating means 300 is a part for making various control clocks for the time compression of the luminance signal Y and the color difference signal RY, BY. The write clock W _CLK and read clock R _CLK of the memory are varied according to the type of display for each mode such as D), and the values are shown in the table of FIG. 4.

즉, 모드 11인 경우에는 라이트 클럭(W_CLK)과 리드 클럭(R_CLK)을 같게 하여 시간압축처리를 하지 않고, 그 외에 모드 00, 모드 01, 모드 10의 경우와 같이 라이트 클럭(W_CLK)과 리드 클럭(R_CLK)을 달리함으로써R_CLK= W_CLK과 같이 하여 시간압축을 실행하게 된다. 즉, 모드 11에서는 입력 복합영상신호가 16 : 9의 와이드 방식에 해당되는 경우이므로, 이 경우에는 시간 압축의 필요성이 없기 때문에 리드 클럭과 라이트 클럭을 동일하게 설정한다.That is, in case of mode 11, the write clock (W _CLK ) and the read clock (R _CLK ) are the same and time compression processing is not performed. In addition, the write clock (W _CLK ) is the same as in the case of mode 00, mode 01, and mode 10. By differentiating the read clock R _CLK , time compression is performed in the same manner as R _CLK = W _CLK . In other words, in the mode 11, since the input composite video signal corresponds to the 16: 9 wide system, in this case, the read clock and the write clock are set to be the same because there is no need for time compression.

그리고 제5도는 제1컨트롤 클럭 발생부(310)를 나타낸 것으로, 모드신호는 모드제어신호(M0),(M1)에 따라 라이트 클럭(W_CLK) 및 리드 클럭(R_CLK)을 결정하며, 그 결과는 제4도의 테이블과 같다.5 illustrates the first control clock generator 310. The mode signal determines the write clock W _CLK and the read clock R _CLK according to the mode control signals M0 and M1. The results are shown in the table in FIG.

한편, 제6도는 상기 컬러신호처리수단(200)의 멀티플렉싱 및 디멀티플렉싱의 결과파형도로서, 영상신호처리부(1)로부터 입력된 색차신호(R-Y),(B-Y)는 멀티플렉서(MUX1)를 거쳐 (A)와 같은 결과가 되며, 이때, 멀티플렉서(MUX1)의 컨트롤 클럭은 W_CLK/4가 되며, 레벨에 따라 색차신호(R-Y),(B-Y)가 멀티플렉싱된다.6 is a waveform diagram of the result of multiplexing and demultiplexing of the color signal processing unit 200. The color difference signals RY and BY inputted from the image signal processing unit 1 pass through the multiplexer MUX1 ( The result is the same as that of A). At this time, the control clock of the multiplexer MUX1 is W _CLK / 4, and the color difference signals RY and BY are multiplexed according to the level.

그리고 상기 멀티플렉싱된 결과는 컨트롤 클럭(W_CLK/2)에 의해 아날로그 디지털 변환부(210)에서 아날로그 디지털 변환되며, 그 결과는 색차신호 화면사이즈 변환부(220) 즉, 라인 메모리의 입력으로 되며, 라이트 클럭(W_CLK) 및 리드 클럭(R_CLK)에 따라 시간압축되어 출력으로 된다.The multiplexed result is analog-digital-converted by the analog-to-digital converter 210 by the control clock W _CLK / 2, and the result is the input of the color difference signal screen size converter 220, that is, the line memory. The output signal is time-compressed according to the write clock W _CLK and the read clock R _CLK .

즉, 라인 메모리의 라이트 클럭(W_CLK)은 제 6 도 (C)와 같으며, 리드 클럭(R_CLK)은 디스플레이 모드에 관계없이 19Mhz로 일정하며, 색차신호 화면사이즈 변환부(220)의 출력은 모드 11인 경우에는 라이트 클럭(W_CLK)과 리드 클럭(R_CLK)이 동일하며, 그 외의 모드에서는 리드 클럭(R_CLK)이 라이트 클럭(W_CLK)보다 4/3배 가량 크므로 4/3배 압축되어 출력된다.That is, the write clock W _CLK of the line memory is shown in FIG. 6C, and the read clock R _CLK is constant at 19 MHz regardless of the display mode, and the output of the color difference signal screen size converter 220 is used. In case of mode 11, the write clock (W _CLK ) and the read clock (R _CLK ) are the _same.In other modes, the read clock (R _CLK ) is 4/3 times larger than the write clock (W _CLK ). 3 times compressed output.

이 라인 메모리의 리드 클럭(R_CLK)에 의한 결과는 디지털 아날로그 변환부(230)로 입력되며, 컨트롤 클럭(R_CLK/4),()을에 의해 파형(D),(E)처럼 출력되며, 이는 (A)의 결과를 확실하게 분리한 결과가 된다.The result of the read clock (R _CLK ) of the line memory is input to the digital-to-analog converter 230, and the control clock (R _CLK / 4), ( ) Are output like waveforms (D) and (E), which are the result of reliably separating the result of (A).

그리고 제 7 도 (a),(b)는 제 1 , 제 2 컨트롤 클럭 발생부(321),(322)를 나타낸 것으로, 휘도신호(Y) 및 색차신호(R-Y),(B-Y) 처리를 위한 컨트롤 클럭 발생부이다.7 (a) and 7 (b) show the first and second control clock generators 321 and 322 for processing the luminance signal Y and the color difference signal RY and BY. The control clock generator.

먼저, 입력된 라이트 클럭(W_CLK)은 D플립플롭(DFF1),(DFF2)을 거치면서 제 8 도 (나)와 같이 2클럭 딜레이 되며, 상기 D플립플롭(DFF1)에 의한 결과(S1)와 수평동기신호(Hsync)가 낸드게이트(NAND1)에서 낸드된 신호(WRST)에 의해 리셋 되는 D플립플롭(DFF3)의 출력을 딜레이부(321a)를 통하여 딜레이한 신호는 아날로그 디지털 변환부(210)를 위한 클럭이 되기 위해 W_CLK/2가 된다. D플립플롭(DFF3),(DFF4)를 거친 출력은 라이트 클럭(W_CLK)의 4분주가 된다.First, the input write clock W _CLK is delayed by two clocks as shown in FIG. 8B while passing through the D flip-flops DFF1 and DFF2, and the result of the D flip-flop DFF1 (S1). And the horizontal synchronization signal Hsync delay the output of the D flip-flop DFF3, which is reset by the NAND gate NAND1, by the delay unit 321a, to the analog-to-digital converter 210. W _CLK / 2 to be the clock for The output after D flip-flop DFF3 and DFF4 is divided into four divisions of the write clock W _CLK .

그리고 상기 D플립플롭(DFF1),(DFF2)의 출력(S1)과 수평동기신호(Hsync)를 낸드한 신호인 리셋신호(R_CLK)는 분주시 매 수평신호마다 초기값의 위상을 동일하게 하기 위한 것이다.In addition, the reset signal R _CLK , which is a signal obtained by outputting the output S1 of the D flip-flops DFF1 and DFF2 and the horizontal synchronization signal Hsync, has the same initial phase in every horizontal signal when divided. It is for.

또한, 디지털 아날로그 변환부(230)를 위한 컨트롤 클럭(R_CLK/4),()의 입력을 통해 D플립플롭(DFF7),(DFF8)을 거쳐 4분주되며, 상기 D플립플롭(DFF7),(DFF8)에 입력되는 리셋신호(R_CLK)는 D플립플롭(DFF5),(DFF6)을 이용하여 수평동기신호(Hsync)를 2클럭 딜레이시키고 이 신호(S2)와 수평동기신호(Hsync)를 낸드게이트(NAND2)에서 낸드시켜, 만들어지며, 상기의 경우와 마찬가지로 분주시 매 수평동기신호마다 초기값의 위상을 동일하게 하기 위한 것이다.In addition, the control clock (R _CLK / 4) for the digital-to-analog converter 230, ( 4 divided by D flip-flop (DFF7), (DFF8) through the input of the, and the reset signal (R _CLK ) input to the D flip-flop (DFF7), (DFF8) is D flip-flop (DFF5), ( DFF6) is used to delay the horizontal sync signal (Hsync) by 2 clocks, and this signal (S2) and the horizontal sync signal (Hsync) are made by NAND gate (NAND2). This is for equalizing the phase of the initial value for each synchronization signal.

상기에서와 같이 이 발명은 제 3 도와 같은 디스플레이 모드에 따라서 라이트 클럭(W_CLK)과 리드 클럭(R_CLK)을 달리하여 시간압축을 행함으로써 4 : 3 화면비의 영상신호를 16 : 9의 와이드 스크린에 디스플레이시보다 효율적으로 디스플레이를 할 수 있도록 한 것이다.As described above, the present invention performs time compression by differently writing the write clock (W _CLK ) and the read clock (R _CLK ) according to the display mode as shown in FIG. 3 to obtain a 4: 3 aspect ratio video signal with a 16: 9 wide screen. It is to make the display more efficient when displaying on the screen.

이상에서 살펴본 바와 같이 이 발명은 16 : 9의 와이드 스크린에 4 : 3 화면비의 영상신호를 디스플레이시 라이트 클럭과 리드 클럭을 달리하여 시간압축을 행하는 방법을 사용하여 색차신호처리는 멀티플렉싱하여 시간압축처리하고 후에 다시 디멀티플렉싱하는 방법을 사용함으로써 효율적으로 색차신호를 처리할 수 있게 된 효과가 있다.As described above, the present invention uses a method of performing time compression by differentiating a write clock and a read clock when displaying an image signal with a 4: 3 aspect ratio on a 16: 9 wide screen, and multiplexing the color difference signal processing by time multiplexing. By using a method of demultiplexing again later, the color difference signal can be efficiently processed.

Claims

입력되는 복합영상신호를 처리하여 휘도신호(Y)와 색차신호(R-Y),(B-Y)로 분리하는 영상신호처리부(1)를 구비하여 16 : 9의 화면사이즈에 4 : 3 화면사이즈의 영상신호를 디스플레이 하는 텔레비전의 신호처리회로에 있어서, 상기 영상신호처리부(1)에 연결되어 이 영상신호처리부(1)로 부터의 휘도신호(Y)를 디지털 신호로 변환하는 아날로그 디지털 변환부(110)와, 상기 아날로그 디지털 변환부(110)에 연결되어 이 아날로그 디지털 변환부(110)로 부터의 디지털 휘도신호를 시간압축하는 휘도신호 화면사이즈 변환부(120)와, 상기 휘도신호 화면사이즈 변환부(120)에 연결되어 이 휘도신호 화면사이즈 변환부(120)로부터의 시간압축된 휘도신호를 아날로그 신호로 변환하는 디지털 아날로그 변환부(130)와, 영상신호처리부(1)에 연결되어 이 영상신호처리부(1)로 부터의 색차신호(R-Y),(B-Y)를 멀티플렉싱하는 멀티플렉서(MUX1)와, 상기 멀티플렉서(MUX1)에 연결되어 이 멀티플렉서(MUX1)로 부터의 멀티플렉싱된 색차신호를 디지털 신호로 변환하는 아날로그 디지털 변환부(210)와, 상기 아날로그 디지털 변환부(210)에 연결되어 이 아날로그 디지털 변환부(210)로부터의 멀티플렉싱된 디지털 색차신호를 시간압축하는 색차신호 화면사이즈 변환부(220)와, 상기 색차신호 화면사이즈 변환부(220)에 연결되어 이 색차신호 화면사이즈 변환부(220)로 부터의 시간압축된 색차신호를 아날로그 신호로 변환하는 디지털 아날로그 변환부(230)와, 각 구성 수단들에 각종 컨트롤 클럭을 공급하는 컨트롤 클럭 발생수단(300)을 구비하는 와이드 텔레비전의 신호처리회로.A video signal processing unit 1 for processing the input composite video signal and separating the luminance signal Y and the color difference signal RY and BY to include a video signal of 4: 3 screen size with a 16: 9 screen size. A signal processing circuit of a television for displaying a video signal, comprising: an analog-digital converter (110) connected to the video signal processor (1) for converting a luminance signal (Y) from the video signal processor (1) into a digital signal; A luminance signal screen size converter 120 connected to the analog-digital converter 110 for time-compressing a digital luminance signal from the analog-digital converter 110, and the luminance signal screen size converter 120 A digital-to-analog converter 130 for converting the time-compressed luminance signal from the luminance signal screen size converter 120 into an analog signal and a video signal processor 1 From 1) A multiplexer MUX1 for multiplexing the color difference signals RY and BY, and an analog-digital converter 210 connected to the multiplexer MUX1 to convert the multiplexed color difference signal from the multiplexer MUX1 into a digital signal. And a color difference signal screen size converter 220 connected to the analog-digital converter 210 to time-compress the multiplexed digital color difference signal from the analog-digital converter 210, and converting the color difference signal screen size. A digital analog converting unit 230 connected to the unit 220 for converting the time-compressed color difference signal from the color difference signal screen size converting unit 220 into an analog signal and supplying various control clocks to the respective constituent means. A signal processing circuit of a wide television having a control clock generating means (300).

제1항에 있어서, 상기 휘도신호 및 색차신호 화면사이즈 변환부(120),(220)는 2개의 라인 메모리가 병렬로 연결되어 구성되는 와이드 텔레비전의 신호처리회로.The signal processing circuit of claim 1, wherein the luminance signal and the color difference signal screen size converter (120, 220) are configured by two line memories connected in parallel.

제1항에 있어서, 상기 컨트롤 클럭 발생수단(300)은 모드제어신호(M0),(M1) 및 클럭신호(CLK1),(CLK2)에 따라 라이트 및 리드 클럭(W_CLK),(R_CLK)를 발생시키는 제 1컨트롤 클럭 발생부(310)와, 상기 제 1 컨트롤 클럭 발생부(310)에 연결되어 이 제 1 컨트롤 클럭 발생부(310)로 부터의 라이트 및 리드 클럭(W_CLK),(R_CLK)과 수평동기신호(Hsync)에 따라 각종 컨트롤 클럭(W_CLK), (R_CLK), (W_CLK/2), (W_CLK/4), (R_CLK/4), ()을 발생시는 제 2 컨트롤 클럭 발생부(320)로 구성되는 와이드 텔레비전의 신호처리회로.According to claim 1, wherein the control clock generating means 300 is a write and read clock (W _CLK ), (R _CLK ) in accordance with the mode control signal (M0), (M1) and clock signals (CLK1), (CLK2) A first control clock generator 310 for generating a signal and a write and read clock (W _CLK ) from the first control clock generator 310 connected to the first control clock generator 310, ( R _CLK ) and various control clocks (W _CLK ), (R _CLK ), (W _CLK / 2), (W _CLK / 4), (R _CLK / 4), ( Signal processing circuit of a wide television comprising a second control clock generator (320).

제3항에 있어서, 상기 제1컨트롤 클럭 발생부(310)는 모드제어신호(M0),(M1)를 앤드시키는 앤드게이트(AND1)와, 상기 앤드게이트(AND1)에 일측단이 연결되고 타측단에는 클럭(CLK1),(CLK2)이 입력되어 상기 앤드게이트(AND1)의 출력에 따라 입력되는 클럭(CLK1),(CLK2)를 선택하여 출력하는 데이터 선택기(311)로 구성되는 와이드 텔레비전의 신호처리회로.4. The first control clock generator 310 has an AND gate AND1 for ANDing mode control signals M0 and M1, and one end of the AND gate AND1 is connected to the AND gate AND1. A signal of a wide television composed of a data selector 311 which is input to the clock signals CLK1 and CLK2 at a side end and selects and outputs the clocks CLK1 and CLK2 which are input according to the output of the AND gate AND1. Processing circuit.

제3항에 있어서, 상기 제 2 컨트롤 클럭 발생부(320)는 상기 수평동기신호(Hsync) 및 라이트 클럭(W_CLK)을 이용하여 컨트롤 클럭(W_CLK/2), (W_CLK/4)을 발생시키는 라이트 컨트롤 클럭 발생부(321)와, 상기 수평동기신호(Hsync) 및 리드 클럭(RCLK)을 이용하여 컨트롤 클럭(R_CLK/4), ()을 발생시키는 리드 컨트롤 클럭 발생부(322)로 구성되는 와이드 텔레비전의 신호처리회로.4. The control clock generator of claim 3, wherein the second control clock generator 320 controls the control clocks W _CLK / 2 and W _CLK / 4 using the horizontal synchronization signal Hsync and the write clock W _CLK . A control clock (R _CLK / 4), (using the write control clock generator 321 and the horizontal synchronization signal (Hsync) and the read clock (RCLK) to generate Signal processing circuit of a wide television comprising a read control clock generator 322 for generating < RTI ID = 0.0 >

제5항에 있어서, 상기 라이트 컨트롤 클럭 발생부(321)는 상기 수평동기신호(Hsync) 및 라이트 클럭(W_CLK)을 입력으로 하여 상기 수평동기신호(Hsync)를 1 클럭 지연시키는 D플립플롭(DFF1)과, 상기 D플립플롭(DFF1)에 연결되어 이 D플립플롭(DFF1)의 출력을 1클릭 지연시키는 D플립플롭(DFF2)과, 상기 D플립플롭(DFF2)에 일측 입력단이 연결되어 상기 수평동기신호(Hsync)와 D플립플롭(DFF2)의 출력을 낸드시키는 낸드게이트(NAND1)와, 상기 낸드 게이트(NAND1)에 리셋단()이 연결되고 클럭입력단에는 라이트 클럭(W_CLK)이 입력되는 D플립플롭(DFF3)과, 상기 D플립플롭(DFF3)의 출력단(Q)에 연결되어 이 D플립플롭(DFF3)을 출력을 딜레이시켜 라이트 컨트롤 클럭(W_CLK/2)을 발생시키는 딜레이부(321a)와, 상기 D플립플롭(DFF3)의 출력단(Q)에 클럭단이 연결되고 상기 낸드 게이트(NAND1)에 리셋단()이 연결되어 이 낸드 게이트(NAND1)의 출력 및 상기 D플립플롭(DFF3)의 출력에 따라 라이트 컨트롤 클럭(W_CLK/4)을 발생하는 D플립플롭(DFF4)으로 구성되는 와이드 텔레비전의 신호처리회로.The D flip-flop according to claim 5, wherein the write control clock generator 321 inputs the horizontal synchronization signal Hsync and the write clock W _CLK to delay the horizontal synchronization signal Hsync by one clock. DFF1), a D flip-flop (DFF2) connected to the D flip-flop (DFF1) to delay the output of the D flip-flop (DFF1) by one click, and one input terminal is connected to the D flip-flop (DFF2). A NAND gate NAND1 for NAND output of the horizontal synchronization signal Hsync and the D flip-flop DFF2, and a reset terminal (NAND1) at the NAND gate NAND1. ) Is connected to the clock input terminal, and the D flip-flop (DFF3) to which the write clock (W _CLK ) is input and the output terminal (Q) of the D flip-flop (DFF3) are connected to delay the output of the D flip-flop (DFF3). A delay stage 321a for generating the write control clock W _CLK / 2, and a clock stage is connected to an output terminal Q of the D flip-flop DFF3, and a reset stage is connected to the NAND gate NAND1. Signal processing of a wide television comprising a D flip-flop (DFF4) which is connected to generate a light control clock (W _CLK / 4) according to the output of the NAND gate (NAND1) and the output of the D flip-flop (DFF3). Circuit.

제7항에 있어서, 상기 리드 컨트롤 클럭 발생부(322)는 상기 수평동기신호(Hsync) 및 리드 클럭(R_CLK)을 입력으로 하여 상기 수평동기신호(Hsync)를 1 클럭 지연시키는 D플립플롭과, 상기 D플립플롭(DFF5)에 연결되어 D플립플롭(DFF5)의 출력을 1클릭 지연시키는 D플립플롭(DFF6)과, 상기 D플립플롭(DFF6)과 일측입력단이 연결되어 상기 수평동기신호(Hsync)의 출력을 낸드시키는 낸드 게이트(NAND2)와, 상기 낸드 게이트(NAND2)에 리셋단()이 연결되고 클럭입력단에는 리드 클럭(R_CLK)이 입력되는 D플립플롭(DFF7)과, 상기 D플립플롭(DFF7)의 출력단(Q)에 클럭단이 연결되고 상기 낸드 게이트(NAND2)에 리셋단()이 연결되어 이 낸드 게이트(NAND2)의 출력 및 상기 D플립플롭(DFF7)의 출력에 따라 리드 컨트롤 클럭(RCAK/4), ()을 출력하는 D플립플롭(DFF8)로 구성되는 와이드 텔레비전의 신호처리회로.The method of claim 7, wherein the read control clock generator 322 is a D flip-flop for delaying the horizontal synchronization signal (Hsync) by one clock by inputting the horizontal synchronization signal (Hsync) and the read clock (R _CLK ); The D flip flop DFF6 is connected to the D flip flop DFF5 to delay the output of the D flip flop DFF5 by one click, and the D flip flop DFF6 and one input terminal are connected to the horizontal synchronous signal ( A reset terminal (NAND2) for NAND output of Hsync and a NAND gate (NAND2) ) Is connected and a clock input terminal, the lead clock (R _CLK) input D flip-flop (DFF7) and the D clock only to the output terminal (Q) of the flip-flop (DFF7), the connection is reset to the NAND gate (NAND2) is only( ) Is connected to the read control clock (RCAK / 4), (according to the output of the NAND gate NAND2 and the output of the D flip-flop (DFF7) A signal processing circuit of a wide television composed of a D flip-flop (DFF8) for outputting "