KR0150958B1 - Variable delay circuit for initial pulse of brightness in the time division transfer system - Google Patents
Variable delay circuit for initial pulse of brightness in the time division transfer systemInfo
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Abstract
이 발명에 의한 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스가변 지연회로는, 색차신호의 읽기시작 휘도신호의 읽기시작 펄스보다 더 뒤로 지연시켜 고정시킨 다음 펄스를 휘도신호의 읽기시작 펄스에 대해 유저가 원하는 지연 값을 입력시키고 이 지연 값만큼 카운터를 동작시켜 휘도신호의 읽기시작 펄스를 유저가 입력한 지연값만큼 가변적으로 지연시켜줌으로써, 읽기시작 펄스의 지연범위가 줄어들어 시간축 신장시간을 단축시킨다.According to the present invention, in the time division transfer system, the read start pulse variable delay circuit of the luminance signal is delayed and fixed behind the read start pulse of the read start luminance signal of the color difference signal, and then fixed to the user with respect to the read start pulse of the luminance signal. Inputs a desired delay value and operates the counter by this delay value to variably delay the read start pulse of the luminance signal by the delay value input by the user, thereby reducing the delay range of the read start pulse and shortening the time base expansion time.
Description
제 1 도(a),(b)는 이 발명에 따른 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스가변 지연회로의 일실시예를 나타낸 회로도.1A and 1B are circuit diagrams showing one embodiment of a pulse start delay variable readout circuit of a luminance signal in a time division transmission system according to the present invention;
제 2 도는 상기 제 1도의 가변 지연된 읽기시작 펄스 출력부의 동작 상태를 상세하게 나타낸 타이밍도.FIG. 2 is a timing diagram showing in detail an operation state of the variable delayed read start pulse output unit of FIG.
제 3 도는 상기 제 1도의 펄스폭 조정부의 동작 상태를 상세하게 나타낸 타이밍도 이다.3 is a timing diagram showing in detail the operating state of the pulse width adjusting section of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 어드레스 디코더부 200 : 래치부100: address decoder portion 200: latch portion
300 : 프레임 동기 펄스 입력부 400 : 읽기시작 펄스 입력부300: frame synchronization pulse input unit 400: read start pulse input unit
500 : 가변 지연된 읽기시작 펄스 출력부 600 : 카운터 초기값 계산부500: variable delayed read start pulse output unit 600: counter initial value calculation unit
700 : 카운터부 800 : 펄스폭 조정부700: counter portion 800: pulse width adjusting portion
900 : 읽기시작 펄스 제어부900: read start pulse control unit
201,203,204,401,501,601-608,611,803,804,901,902 : 인버터201,203,204,401,501,601-608,611,803,804,901,902: Inverter
202, 402, 612 : 앤드 게이트 205,302,403,502,701 : 플립플롭202, 402, 612: AND gate 205, 302, 403, 502, 701: flip flop
301, 801 : 쉬프트 레지스터 503, 805 : 배타적 오아 게이트301 and 801: shift registers 503 and 805: exclusive ora gate
609, 610 : 전가산기 613 : 8비트 레지스터609, 610: Full adder 613: 8-bit register
702, 703 : 카운터 704: 낸드 게이트702, 703: Counter 704: NAND Gate
802 : 오아 게이트 903, 904 : 3상태 버퍼802: OR gate 903, 904: tri-state buffer
이 발명은 색차신호 및 휘도신호가 한 라인에 시분할 전송되는 방송시스템에 관한 것으로서 더욱 상세하게는 시분할 전송되는 색차신호와 휘도신호의 디코딩 방법 중에서 램에 써넣은 휘도신호의 읽기시작 펄스가 유저가 선택한 지연값에 의해 가변 조정이 가능하도록 한 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스 가변 지연회로에 관한 것이다.The present invention relates to a broadcasting system in which a color difference signal and a luminance signal are time-divided and transmitted on one line. The present invention relates to a pulse start delay variable read circuit of a luminance signal in a time division transmission system which enables variable adjustment by a delay value.
현재 유럽의 위성 방송 규격으로 확대되고 있는 D2-MAC 방송 방식은 색차신호와 휘도신호가 한 라인에 시분할 시간 압축되어 실려있으며, 각 샘플의 라인당 개수는 휘도신호 샘플이 697개이고 색차신호 샘플이 349개이다. 그리고, 한 라인의 시간축상에서는 색차신호가 휘도신호보다 먼저 보내어지고, 수신 측에서는 상기 D2-MAC 신호를 20.25MHz로 샘플링 하여 이를 색차 신호용 램(STATIC RAM : SRAM)과 휘도신호용 램(SRAM)에 각각 써넣는다.The D2-MAC broadcasting method, which is currently being expanded to the European satellite broadcasting standard, is loaded with time-division time compression of color difference signals and luminance signals on one line, and the number of each sample is 697 luminance signal samples and 349 color difference signal samples. Dog. On the time axis of one line, the chrominance signal is sent before the luminance signal. On the receiving side, the D2-MAC signal is sampled at 20.25 MHz and written to the chrominance signal RAM and the luminance signal RAM, respectively. Put it in.
그리고, 시간축 신장을 위하여 램에서 읽어낼 때는 각각 6.75MHz(색차신호)와 13.5MHz(휘도신호)로 읽어내면서 두 신호 샘플들간에 동기를 맞추어 놓아야 한다.When reading from RAM to increase the time base, it is necessary to synchronize the two signal samples while reading at 6.75 MHz (color difference signal) and 13.5 MHz (luminance signal), respectively.
그런데, 색차신호 샘플들이 먼저 램에 써넣어지므로 이 색차신호 샘플을 휘도신호의 읽어내기가 시작되는 시점과 동기를 맞추기 위해서는 이 색차신호 샘플의 읽기시작 펄스(reading start pulse)를 가변적(programmable)으로 지연이 될 수 있도록 할 필요가 있다.However, since the color difference signal samples are first written to the RAM, in order to synchronize the color difference signal samples with the point at which the luminance signal is read, the reading start pulse of the color difference signal samples is programmable. There needs to be a delay.
여기서, 지연되는 시간을 고정시키지 않는 이유는 램에서 읽어낸 색차신호와 휘도신호가 팬(PAN)을 위한 인터폴레인팅(Interpolating) 필터 등에 의해 지연되는데 이때, 이 필터의 탭(TAP)을 몇 탭을 쓰느냐에 따라서 지연되는 정도가 달라지기 때문이다.Here, the reason why the delay time is not fixed is that the color difference signal and the luminance signal read from the RAM are delayed by an interpolating filter for a pan, etc. This is because the degree of delay varies depending on whether you use.
이때, 색차신호와 휘도신호를 램에 써넣은 뒤 시간축 신장을 하면서 읽어내는 과정에서 색차신호 읽기시작 펄스를 휘도신호 읽기시작 펄스 근방까지 가변적으로 지연시키려면 가변 범위가 너무 커지는 문제점이 있었다.At this time, the variable range is too large to variably delay the color difference signal read start pulse to the vicinity of the luminance signal read start pulse in the process of writing the color difference signal and the luminance signal into the RAM and reading the image while extending the time axis.
이 발명은 이러한 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 색차신호의 읽기시작 펄스를 휘도신호의 읽기시작 펄스보다도 더 뒤까지 지연시켜 고정시킨 다음 펄스에 의해 유저가 원하는 지연 값을 입력시키고 이 지연값만큼 카운터를 동작시켜 휘도신호 읽기시작 펄스를 유저가 선택한 지연값 만큼 가변적으로 지연시켜줌으로서, 가변적으로 지연시킬 범위를 줄이도록 한 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스 가변 지연회로를 제공함에 있다.The present invention has been made to solve such a problem, and an object of the present invention is to delay and fix a read start pulse of a color difference signal later than a read start pulse of a luminance signal, and then input a desired delay value by a pulse. By delaying the luminance signal read start pulse by the user-selected delay value by operating the counter by the delay value, a variable delay circuit for reading the luminance signal read start pulse of the luminance signal in the time division transmission system is provided to reduce the range to be variably delayed. Is in.
이러한 목적을 달성하기 위한 이 발명의 특징은, 유저가 휘도신호 지연값을 입력하면 어드레스 디코딩을 수행한 후 어드레스 매치 펄스와 8비트의 휘도신호 지연값을 출력하는 어드레스 디코더부와 상기 어드레스 디코더부의 어드레스 매치 펄스 라인에 연결되어 상기 어드레스 매치 펄스의 라이징 에지 에서 하이 상태로 트리거된 후 이후의 클럭 입력에 상관없이 항상 하이상태를 유지하는 래치부와 상기 래치부의 출력측에 연결되어 상기 래치부의 출력을 8클럭 지연시킨 후 프레임 동기 펄스가 입력될 때까지 8클럭 지연된 신호를 래치하는 프레임 동기 펄스 입력부와 상기 프레임 동기 펄스 입력부의 출력을 클럭으로 제공받아 어드레스 매치 펄스 이후 처음 입력되는 프레임 동기 펄스 다음부터 읽기시작 펄스를 받아들이고 이 읽기시작 펄스에 의해 '하이', '로우' 상태로 트리거 되는 읽기시작 펄스 입력부와 상기 읽기시작 펄스 입력 부와 카운터 부의 출력 측에 연결되어 유저가 입력한 휘도신호의 지연 값만큼 휘도신호의 읽기시작 펄스를 지연시켜 출력하는 가변 지연된 읽기시작 펄스 출력부와, 상기 어드레스 디코더부의 지연신호 라인에 연결되어 유저가 입력한 휘도신호 지연값만큼 카운트될 수 있도록 카운트 초기값을 계산하는 카운터 초기값 계산부와 상기 카운터 초기값 계산부에 연결되어 휘도신호 읽기시작 펄스가 입력되면 상기 카운터 초기값 계산부의 출력이 초기값이 되어 유저가 입력한 휘도신호의 지연값만큼 카운트되는 카운터부와 상기 가변 지연된 읽기시작 펄스 출력부의 출력측에 연결되어 지연된 읽기시작 펄스의 펄스폭을 조정하는 펄스폭 조정부와, 상기 펄스폭 조정부와 읽기시작 펄스 라인에 연결되어 유저가 상기 어드레스 디코더부로 휘도신호의 지연값을 입력시키면 지연된 읽기시작 펄스를 출력하는 유저가 상기 어드레스 디코더부로 아무런 신호도 입력하지 않으면 지연되지 않은 휘도신호의 읽기시작 펄스를 출력하는 읽기시작 펄스 제어부로 이루어지는 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스 가변 지연회로에 있다.A feature of the present invention for achieving this object is an address decoder for outputting an address match pulse and an 8-bit luminance signal delay after address decoding when a user inputs a luminance signal delay value and an address of the address decoder unit. It is connected to the match pulse line and is connected to the latch part which is always held high regardless of a subsequent clock input after being triggered high on the rising edge of the address match pulse and the output side of the latch part, and outputs the output of the latch part by eight clocks. After the delay, a frame start pulse input unit for latching a signal delayed by 8 clocks until a frame sync pulse is input and an output of the frame sync pulse input unit as a clock are received. Is accepted and by this read start pulse Solution It is connected to the read start pulse input part triggered in 'high' and 'low' states, and the output of the read start pulse input part and the counter part to delay the read start pulse of the luminance signal by the delay value of the luminance signal input by the user. A variable delayed read start pulse output unit for outputting, a counter initial value calculator and a counter initial value connected to a delay signal line of the address decoder unit for calculating an initial count value to be counted by a luminance signal delay value input by a user; When the luminance signal read start pulse is connected to the calculator, the output of the counter initial value calculator becomes an initial value and is output to the counter side and the output side of the variable delayed read start pulse output unit that is counted by the delay value of the luminance signal input by the user. A pulse width adjusting unit which is connected to adjust a pulse width of the delayed read start pulse, and the pulse width adjusting unit Is connected to the read start pulse line and the user inputs the delay value of the luminance signal to the address decoder, and the user who outputs the delayed read start pulse does not input any signal to the address decoder to read the delayed start of the luminance signal. A read start pulse variable delay circuit of a luminance signal in a time division transmission system comprising a read start pulse control section for outputting a?
아하, 이 발명에 따른 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Aha, one embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
제 1도는 이 발명에 따른 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스가변 지연회로의 일실시예를 나타낸 회로도로서, 어드레스 디코더부(100), 래치부(200), 프레임 동기 펄스 입력부(300), 읽기시작 펄스 입력부(400), 가변 지연된 읽기시작 펄스 출력부(500), 카운터 초기값 계산부(600), 카운터부(700), 펄스폭 조정부(800) 읽기시작 펄스 제어부(900)로 구성된다.1 is a circuit diagram showing an embodiment of a read start pulse variable delay circuit of a luminance signal in a time division transmission system according to the present invention, wherein an address decoder unit 100, a latch unit 200, and a frame synchronization pulse input unit 300 are shown. , Read start pulse input unit 400, variable delayed read start pulse output unit 500, counter initial value calculating unit 600, counter unit 700, pulse width adjusting unit 800, and read start pulse control unit 900. do.
여기서, 상기 어드레스 디코더부(100)는, 입력단에는 데이터 신호(DATA) 라인과 입/출력신호(I/O) 라인 및 클럭(IM-CLK) 라인이 연결되고 출력단에는 휘도신호의 지연신호(LDEL〈7,0〉)라인과 어드레스 매치신호(addr-match)라인이 연결되어 구성되며, 유저가 입력한 휘도신호의 지연값(Luminance DELay : LDEL)에 대해 어드레스 디코딩을 수행한다. 어드레스 디코더부(100)는 유저가 휘도신호의 지연값(LDEL)을 보낼 IMBUS의 어드레스가 매칭 되었을 때만 어드레스 매치신호(addr-match 펄스)를 발생시킨다.Here, the address decoder 100 has a data signal DATA line, an input / output signal I / O line, and a clock IM-CLK line connected to an input terminal, and a delay signal LDEL of a luminance signal at an output terminal. <7,0>) line and the address match signal (addr-match) line are connected to each other, and address decoding is performed on a delay value (Luminance DELay: LDEL) of a luminance signal input by a user. The address decoder 100 generates an address match signal (addr-match pulse) only when the address of the IMBUS to which the user sends the delay value LDEL of the luminance signal is matched.
그리고, 상기 래치부(200)는, 한 입력단에 상기 어드레스 디코더부(100)의 어드레스 매치신호(addr-match) 라인(㉢)이 인버터(201)를 통해 연결되어 2입력 앤드 게이트(202)와 클럭단에는 상기 앤드 게이트(202)의 출력단이 연결되고 Q출력단이 D입력단으로 피드백 되어 연결되는 D플립플롭(205)과, 상기 D플립 플롭(205)의 Q출력을 버퍼링하여 상기 앤드 게이트(202)의 또다른 입력단으로 제공하는 직렬 접속된 인버터(203,204)로 구성되며, 상기 어드레스 디코더부(100)로부터 어드레스 매치신호(addr-match)가 입력되면 D플립플롭(205)의 Q출력단은 클럭의 입력에 관계없이 항상 하이신호를 출력한다. 이는 유저가 일단 LDEL값을 보내면 프로그래머블 지연모드(programmable delay mode) 상태로 결정됨을 뜻한다.In addition, the latch unit 200 has an address match signal (addr-match) line of the address decoder unit 100 connected to one input terminal through an inverter 201 and the two input and gate 202. The output terminal of the AND gate 202 is connected to a clock terminal, and the Q output terminal is fed back to the D input terminal and connected to the D flip-flop 205, and the Q output of the D flip-flop 205 is buffered to the AND gate 202. Inverter (203, 204) connected in series to provide another input terminal of (), when the address match signal (addr-match) is input from the address decoder unit 100, the Q output terminal of the D flip-flop (205) Always outputs a high signal regardless of input. This means that once a user sends an LDEL value, it is determined to be in programmable delay mode.
그리고, 상기 동기 프레임 펄스 입력부(300)는 클럭단에는 상기 어드레스 디코더부(100)의 클럭단에 연결되는 클럭(IM-CLK)라인(㉠)이 동시에 연결되고 A, B입력단에는 상기 래치부(200)의 D플립플롭(205)의 Q출력단이 연결되어 상기 래치부(200)의 D플립 플롭(205)의 Q출력을 8클럭 지연시켜 출력하는 쉬프트 레지스터(301)와 클럭단에는 프레임 동기 펄스(f-sync)라인(㉧이 인버터를 통해 연결되고 D입력단에는 상기 쉬프트 레지스터(301)의 8번째 출력비트인 Q7출력단이 연결되어 상기 쉬프트 레지스타(301)의 Q7 출력단의 신호를 래치하고 있다가 프레임 동기 펄스(f-sync)가 입력되면 상기 쉬프트 레지스터(301)의 Q7 출력단의 출력신호를 출력하는 D플립플롭(302)으로 구성된다.In addition, the sync frame pulse input unit 300 has a clock (IM-CLK) line (㉠) connected to a clock terminal of the address decoder unit 100 simultaneously connected to a clock terminal, and the latch unit (A) to a B input terminal. A frame synchronization pulse is applied to the shift register 301 and the clock terminal, which are connected to the Q output terminal of the D flip flop 205 of the 200 and delay the output of the Q of the D flip flop 205 of the latch unit 200 by eight clocks. The (f-sync) line (㉧ is connected through an inverter and the D input terminal is connected to the Q7 output terminal, which is the eighth output bit of the shift register 301, latches the signal of the Q7 output terminal of the shift register 301). Is configured as a D flip-flop 302 which outputs an output signal of the Q7 output terminal of the shift register 301 when a frame sync pulse f-sync is input.
그리고, 상기 읽기시작 펄스 입력부(400)는, 한 입력단에는 읽기시작 펄스(read-in) 라인이 인버터(401)를 통해 연결되고 또다른 입력단에는 상기 프레임 동기 펄스 입력부(300)의 D플립플롭(302)의 Q출력단(㉤)이 연결되는 2입력 앤드 게이트(402)와 클럭단에는 상기 앤드 게이트(402)의 출력단이 연결되고 D입력단에는 Q출력단이 피드백 되어 연결되는 D플립플롭(403)으로 구성되며, 어드레스 매치펄스 이후 처음 만나는 프레임 동기 펄스(f-sync) 다음부터 읽기시작 펄스(read-in)를 받아들이고 그 읽기시작 펄스에 의해 '하이', '로우'로 트리거 된다.In addition, the read start pulse input unit 400 has a read start pulse (read-in) line connected to one input terminal through an inverter 401 and a D flip-flop (of the frame sync pulse input unit 300) to another input terminal. 2 input AND gate 402 to which the Q output terminal of 302 is connected and the output terminal of the AND gate 402 are connected to the clock terminal, and the D flip-flop 403 to which the Q output terminal is fed back to the D input terminal. The read start pulse is received after the first frame sync pulse f-sync after the address match pulse, and is triggered 'high' and 'low' by the read start pulse.
그리고, 상기 가변 지연된 읽기시작 펄스 출력부(500)는, 한 입력단에는 상기 읽기시작 펄스 입력부(400)의 D플립플롭(403)의 Q출력단(㉥)이 연결되는 배타적 오아 게이트(503)와, D입력단에는 Q출력단(㉨)이 피드백 되어 연결되고 클럭단에는 상기 카운터부(700)의 출력단이 인버터(501)를 통해 연결되고 Q출력단은 상기 배타적 오아 게이트(503)의 또다른 입력단으로 연결되는 D플립플롭(502)으로 구성되며, 유저가 입력한 휘도신호의 지연값만큼 지연된 휘도신호의 읽기시작 펄스가 출력된다.In addition, the variable delayed read start pulse output unit 500 includes an exclusive OR gate 503 connected to a Q output terminal of the D flip-flop 403 of the read start pulse input unit 400 at one input terminal, The Q output terminal is fed back to the D input terminal, and the output terminal of the counter unit 700 is connected to the clock terminal through the inverter 501, and the Q output terminal is connected to another input terminal of the exclusive OR gate 503. A D flip-flop 502 is provided, and a read start pulse of the luminance signal delayed by the delay value of the luminance signal input by the user is output.
그리고, 상기 카운터 초기값 계산부(600)는, 상기 어드레스 디코더부(100)의 휘도신호의 지연신호(LDEL〈7,0〉)를 각각 반전시키는 8개의 인버터(601∼608)와 A입력단(A0∼A3)에는 상기 인버터(601∼604)의 출력단이 각각 연결되고 B입력단에는 전원전압단(VCC)이 연결되는 제1전가산기(609)와, A입력단(A0∼A3)에는 상기 인버터(605∼608)의 출력단이 각각 연결되고 B입력단에는 전원전압단(VCC)이 연결되는 제2전가산기(610)와, 한 입력단에는 프레임 동기 펄스(f-sync) 라인이 인버터(611)를 통해 연결되고 또다른 입력단에는 상기 프레임 동기 펄스 입력부(300)의 D플립플롭(302)의 Q출력단(㉤)이 연결되는 2입력 앤드 게이트(612)와 입력단(D0∼D7)에는 상기 제1, 제2 전가산기(609,610)의 출력단이 각각 연결되고 클럭단에는 상기 앤드 게이트(612)의 출력단이 연결되는 8비트 레지스터(613)로 구성되며, 카운터가 휘도신호의 지연값(LDEL)만큼 카운트하도록 카운터의 초기값을 계산하여 출력한다.The counter initial value calculator 600 includes eight inverters 601 to 608 and an A input terminal for inverting the delay signals LDEL < 7, 0 > of the luminance signal of the address decoder 100, respectively. Output terminals of the inverters 601 to 604 are respectively connected to A0 to A3, and a first full adder 609 to which a power supply voltage terminal VCC is connected to the B input terminal, and the inverter (A0 to A3). Output terminals 605 to 608 are connected to each other, and a second full adder 610 to which a power supply voltage terminal (VCC) is connected to the B input terminal, and a frame sync pulse (f-sync) line are connected to the input terminal through the inverter 611. A second input and gate 612 and an input terminal D0 to D7 connected to another input terminal, to which a Q output terminal of the D flip-flop 302 of the frame sync pulse input unit 300 is connected. 8-bit register 61 to which the output terminals of the two full adders 609 and 610 are connected, and the output terminals of the AND gate 612 are connected to the clock terminals. 3) and calculates and outputs the initial value of the counter so that the counter counts as much as the delay value LDEL of the luminance signal.
그리고, 상기 카운터부(700)는, 클럭단에는 메인 클럭(CLK20M)단이 연결되고 D입력단에는 읽기시작 펄스(read-in) 라인이 연결되는 D플립플롭(701)과 동기 리셋 입력단(_SR)에는 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력단(㉦)이 연결되고 병렬 인에이블 입력단(_PE)에는 상기 D플립플롭(701)의 Q출력단이 연결되며 병렬 입력단(P0∼P3)에는 상기 카운터 초기값 계산부(600)의 8비트 레지스터(613)의 제1∼제4 출력단(Q0∼Q3)이 연결되는 제 1카운터(702)와, 동기 리셋 입력단(_SR)에는 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력단(㉦)이 연결되고 병렬 인에이블 입력단(_PE)에는 상기 D플립플롭(701)의 Q출력단이 연결되며 병렬 입력단(P0∼P3)에는 상기 카운터 초기값 계산부(600)의 8비트 레지스터(613)의 제5∼제8 출력단(Q0∼Q3)이 연결되는 제 2카운터(703)와 입력단에는 상기 제1, 제2 카운터(702,703)의 출력단이 각각 연결되는 8입력 낸드 게이트(704)로 구성되며, 입력되는 읽기시작 펄스에 의해 휘도신호의 지연값(LDEL)만큼 카운트된다.In addition, the counter unit 700 includes a D flip-flop 701 and a synchronous reset input terminal _SR having a main clock CLK20M connected to a clock terminal and a read start pulse line connected to a D input terminal. The output terminal of the exclusive OR gate 503 of the variable delayed read start pulse output unit 500 is connected to the parallel enable input terminal _PE, and the Q output terminal of the D flip-flop 701 is connected to the parallel input terminal. P0 to P3 include a first counter 702 to which first to fourth output terminals Q0 to Q3 of the 8-bit register 613 of the counter initial value calculating unit 600 are connected, and a synchronous reset input terminal (_SR). ) Is connected to the output terminal of the exclusive OR gate 503 of the variable delayed read start pulse output unit 500, and to the parallel enable input terminal _PE to the Q output terminal of the D flip-flop 701. Input terminals P0 to P3 include fifth to eight bit registers 613 of the counter initial value calculating unit 600. The second counter 703 to which the eight output terminals Q0 to Q3 are connected and the eight input NAND gates 704 to which the output terminals of the first and second counters 702 and 703 are connected, respectively, are inputted. The pulse is counted by the delay value LDEL of the luminance signal.
그리고, 상기 펄스폭 조정부(800)는, 클럭단에는 메인클럭(CLK20MHz)단이 연결되고 A, B입력단에는 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력단이 연결되는 쉬프트 레지스터(801)와 한 입력단에는 상기 쉬프트 레지스터(801)의 4번째 출력 비트인 Q3출력단이 연결되고 또다른 입력단에는 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력단이 연결되는 2입력 오아 게이트(802)와 한 입력단에는 상기 오아 게이트(802)의 출력단이 연결되고 또다른 입력단에는 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력단이 직렬 접속된 인버터(803,804)를 통해 연결되는 배타적 오아 게이트(805)로 구성되며, 지연된 읽기시작 펄스의 펄스폭을 조정한다.In addition, the pulse width adjusting unit 800 includes a main clock (CLK20MHz) terminal connected to a clock terminal and an output terminal of the exclusive OR gate 503 of the variable delayed read start pulse output unit 500 connected to the A and B input terminals. The shift register 801 and one input terminal are connected to the Q3 output terminal, which is the fourth output bit of the shift register 801, and the other input terminal of the exclusive OR gate 503 of the variable delayed read start pulse output unit 500 is connected. An output terminal of an exclusive OR gate 503 of the variable delayed read start pulse output unit 500 is connected to an input terminal of an input terminal of the variable delayed read start pulse output unit 500. It consists of an exclusive OR gate 805 connected through these serially connected inverters 803 and 804, and adjusts the pulse width of the delayed read start pulse.
그리고, 상기 읽기시작 펄스 제어부(900)는, 입력단에는 상기 펄스폭 조정부(800)의 배타적 오아 게이트(805)의 출력단이 연결되는 인버터(901)와, 입력단에는 상기 읽기시작 펄스(read-in) 라인(㉡)이 연결되고 제어단에는 상기 플임 동기 펄스 입력부(300)의 플립플롭(302)의 Q출력단이 인버터(902)를 통해 연결되는 3상태 버퍼(903)와 입력단에는 상기 인버터(901)의 출력단이 연결되고 제어단에는 상기 프레임 동기 펄스 입력부(300)의 D플립플롭(302)의 Q출력단이 연결되며 출력단에는 상기 3상태 버퍼(903)의 출력단과 접속되어 휘도신호의 읽기시작 펄스(start)로 출력되는 3상태 버퍼(904)로 구성되며, 유저에 의해 휘도신호의 지연값이 입력되지 않으면 입력되는 읽기시작 펄스가 지연없이 그대로 출력된다.The read start pulse controller 900 includes an inverter 901 connected to an output terminal of an exclusive OR gate 805 of the pulse width adjusting unit 800 at an input terminal, and a read start pulse at an input terminal. A three-state buffer 903 to which a line is connected and a Q output terminal of the flip-flop 302 of the fly sync pulse input unit 300 is connected via an inverter 902 to the control terminal and the inverter 901 to an input terminal. Is connected to the output terminal and the control terminal is connected to the Q output terminal of the D flip-flop 302 of the frame synchronous pulse input unit 300, and the output terminal is connected to the output terminal of the three-state buffer (903) and the read start pulse of the luminance signal ( and a tri-state buffer 904 outputted at start), and if a delay value of the luminance signal is not input by the user, the input read start pulse is output as it is without delay.
제 2도는 상기 제 1도의 가변 지연된 읽기시작 펄스 출력부의 동작상태를 나타낸 상세한 타이밍도로서, (A)는 프레임 동기펄스(f-sync)이고 (B)는 휘도신호의 읽기시작 펄스(read-in)이고, (C)는 어드레스 디코더부(100)에서 출력되는 어드레스 매치펄스(addr-match)이고 (D)는 읽기시작 펄스 입력부(400)의 D플립플롭(403)의 Q출력단에서 출력되는 신호로서 어드레스 디코더부(100)의 어드레스 매치이후 처음 만나는 프레임 동기 펄스(f-sync) 다음부터 받아들이는 휘도신호의 읽기시작 펄스이다.FIG. 2 is a detailed timing diagram illustrating an operation state of the variable delayed read start pulse output unit of FIG. 1, wherein (A) is frame sync pulse (f-sync) and (B) is read start pulse of luminance signal. (C) is an address match pulse (addr-match) output from the address decoder unit 100 and (D) is a signal output from the Q output terminal of the D flip-flop 403 of the read start pulse input unit 400. This is a read start pulse of the luminance signal received after the frame sync pulse (f-sync) that first meets after the address match of the address decoder unit 100.
그리고, (E)는 카운터부(700)에서 출력되는 카운터 앤드 펄스이고, (F)는 상기 (E)의 펄스가 가변 지연된 읽기시작 펄스 출력부(500)의 D 플립플롭(502)에서 지연된 상태를 나타내고, (G)는 상기 (E)와 (F)를 배타적 오아 게이트에 의해 배타적 오아링한 펄스이다.And, (E) is a counter and pulse output from the counter unit 700, (F) is a delayed state in the D flip-flop 502 of the read start pulse output unit 500 in which the pulse of (E) is variable delayed (G) is the pulse which exclusively ringed the said (E) and (F) by the exclusive oar gate.
제3도는 상기 제1도의 펄스폭 조정부의 동작 상태를 상세하게 나타낸 타이밍도로서, (A)는 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아 게이트(503)의 출력 펄스이고, (B)는 상기 (A)의 배타적 오아 게이트의 출력을 쉬프트 레직스터(801)에 의해 4클럭 지연시킨 파형이고, (C)는 상기 (A)와 (B)의 펄스를 오아 게이트(802)에 의해 논리합한 펄스이고, (D)는 배타적 오아 게이트(802)에 의해 논리합한 펄스이고, (D)는 배타적 오아 게이트(503)의 출력을 직렬 접속한 인버터를 통해 상기(C)의 펄스와 배타적 오아 게이트(805)에 의해 배타적 오아링한 펄스이다.3 is a timing diagram showing in detail the operation state of the pulse width adjusting section of FIG. 1, (A) is an output pulse of the exclusive OR gate 503 of the variable delayed read start pulse output section 500, and (B) Is a waveform obtained by delaying the output of the exclusive OR gate of (A) by 4 clocks by the shift register 801, and (C) is the OR of the pulses of (A) and (B) by OR gate 802. One pulse, (D) is a pulse that is logically combined by an exclusive ora gate 802, (D) is an exclusive ora gate and the pulse of (C) through an inverter connected in series with the output of the exclusive ora gate 503 It is the pulse that exclusively ringed by 805.
이와같이 구성된 이 발명은 유저가 원하는 휘도신호의 지연값(LDEL)을 마이콤(도시되지 않음)을 통해 IMBUS(유럽에서 쓰이는 버스 규격)규격으로 어드레스 디코더부(100)로 입력하면, 어드레스 디코더부(100)에서는 휘도신호의 지연값(LDEL)에 대해 어드레스 디코딩을 행한 후 그 휘도신호 지연값(LDEL7, 0)을 카운터 초기값 계산부(600)의 인버터(601∼608)의 입력단으로 각각 출력하는 한편, IMBUS 어드레스가 매치되었을 때에만 생기는 어드레스 매치 펄스(adrr_match)를 래치부(200)의 인버터(201)를 통해 앤드게이트(202)의 한 입력으로 제공한다.According to the present invention configured as described above, the user inputs a delay value LDEL of a luminance signal desired by the user to the address decoder unit 100 according to the IMBUS (bus standard used in Europe) standard through a microcomputer (not shown). ) Performs address decoding on the delay value LDEL of the luminance signal, and outputs the luminance signal delay values LDEL7 and 0 to the input terminals of the inverters 601 to 608 of the counter initial value calculator 600, respectively. The address match pulse adrr_match, which occurs only when the IMBUS address is matched, is provided to the input of the AND gate 202 through the inverter 201 of the latch unit 200.
상기 앤드 게이트(201)는 또다른 입력단으로 래치부(200)의 D 플립플롭(205)의 Q출력을 직렬 접속된 인버터(203,204)를 통해 제공받아 두 입력을 논리곱하여 상기 D 플립플롭(205)의 클럭단으로 제공한다.The AND gate 201 receives the Q output of the D flip-flop 205 of the latch unit 200 through the inverters 203 and 204 connected in series to another input terminal, thereby logically multiplying the two inputs to the D flip-flop 205. Provided by the clock stage of.
따라서, 상기 D 플립플롭(205)은 상기 어드레스 디코더부(100)에서 출력한 어드레스 매치 펄스(adrr_match)의 라이징 에지에서 Q출력이 하이상태를 유지한다. 이것은 유저가 일단 휘도신호의 지연값(LDEL)을 보내면 가변 지연 모드 상태로 결정됨을 뜻한다.Accordingly, the D flip-flop 205 maintains the Q output at the rising edge of the address match pulse (adrr_match) output from the address decoder unit 100. This means that once the user sends the delay value LDEL of the luminance signal, it is determined to be in the variable delay mode.
한편, 상기 래치부(200)의 D 플립플롭(205)의 Q출력은 프레임 동기 펄스 입력부(300)의 쉬프트 레지스터(301)의 A,B 입력단으로 제공되고 메인 클럭(CLK20MHz)에 의해 1클럭씩 쉬프트된다. 이때, 상기 쉬프트 레지스터(301)의 출력중 8번째 출력비트인 Q7출력만 사용하므로 상기 래치부(200)의 D 플립플롭(205)의 Q출력은 상기 쉬프트 레지스터(301)를 통해 8클럭 지연되어 D 플립플롭(302)의 D입력단으로 출력되고, 상기 D 플립플롭(302)의 클럭단으로 프레임 동기 펄스(f-sync)가 입력될 때까지 D 플립플롭(302)에 래치되어 있다가 프레임 동기 펄스(f-sync)가 입력되면 Q출력단을 통해 출력된다.On the other hand, the Q output of the D flip-flop 205 of the latch unit 200 is provided to the A and B input terminals of the shift register 301 of the frame sync pulse input unit 300, and each clock is closed by one main clock (CLK20MHz). Shifted. In this case, since only the Q7 output, which is the eighth output bit of the output of the shift register 301, is used, the Q output of the D flip-flop 205 of the latch unit 200 is delayed 8 clocks through the shift register 301. It is output to the D input terminal of the D flip-flop 302, and latched to the D flip-flop 302 until a frame sync pulse (f-sync) is input to the clock terminal of the D flip-flop 302, and then the frame is synchronized. When a pulse (f-sync) is input, it is output through the Q output terminal.
그리고, 상기 프레임 동기 펄스 입력부(300)의 D 플립플롭(302)의 Q출력은 읽기시작 펄스 입력부(400)의 앤드 게이트(402)에서 인버터(401)를 통한 읽기시작 펄스(read-in)와 논리곱된 후 읽기시작 펄스 입력부(400)의 D 플립플롭(403)의 클럭으로 제공된다. 이것은 다시 말하면, 어레스 매치 펄스 발생이후 처음 만나는 프레임 동기 펄스(f-sync) 다음부터 휘도신호의 시작 펄스를 읽기시작 펄스 입력부(400)의 D 플립플롭(403)이 받아들이는 것이다.In addition, the Q output of the D flip-flop 302 of the frame sync pulse input unit 300 is a read start pulse (read-in) through the inverter 401 at the AND gate 402 of the read start pulse input unit 400. After the multiplication, the clock is provided as a clock of the D flip-flop 403 of the read start pulse input unit 400. In other words, the D flip-flop 403 of the read start pulse input unit 400 receives the start pulse of the luminance signal after the first frame sync pulse f-sync after the address match pulse is generated.
따라서, 읽기시작 펄스 입력부(400)의 D 플립플롭(403)의 Q출력은 읽기시작 펄스가 하이 상태에서 로우 상태로 되는 지점에서 제2도의 (D)와 같이 로직이 변하게 된다.Accordingly, the logic of the Q output of the D flip-flop 403 of the read start pulse input unit 400 changes as shown in FIG. 2D at the point where the read start pulse goes from the high state to the low state.
그리고, 카운터부(700)의 출력은 초기 설정한 지연값만큼 지연된 후에 제2도의 (E)와 같은 펄스가 된다. 이때, D 플립플롭(502)의 Q출력은 제2도의 (F)와 같은 파형이 된다.Then, the output of the counter 700 becomes a pulse as shown in (E) of FIG. 2 after being delayed by the initially set delay value. At this time, the Q output of the D flip-flop 502 becomes a waveform as shown in FIG.
상기 읽기시작 펄스 입력부(400)의 D 플립플롭(403)의 Q 출력과 상기 가변 지연된 읽기시작 펄스 출력부(500)의 D 플립플롭(502)의 Q 출력을 배타적 오아 게이트(503)에 의해 배타적 오아링하면 제2도의 (G)와 같이 원하는 휘도신호의 지연값(LDEL) 만큼만 하이 상태를 유지하는 파형이 발생된다.The Q output of the D flip-flop 403 of the read start pulse input unit 400 and the Q output of the D flip-flop 502 of the variable delayed read start pulse output unit 500 are exclusively provided by the ORA gate 503. When the ringing is performed, as shown in (G) of FIG. 2, a waveform in which the state of being kept high only by the delay value LDEL of the desired luminance signal is generated.
이때, 카운트 앤드 펄스는 유저에 의해 IMBUS의 데이터로서 상기 어드레스 디코더부(100)로 입력되는 휘도신호의 지연값(LDEL)에 의해 결정되어야 하므로 카운터 초기값 계산부(600)에서 카운터부(700)가 휘도신호의 지연값(LDEL)만큼만 카운트하도록 카운터 초기값(255-LDEL, 카운터 최대값을 255로 한다)을 계산한다.At this time, since the count and pulse should be determined by the delay value LDEL of the luminance signal input to the address decoder 100 as IMBUS data by the user, the counter unit 700 in the counter initial value calculator 600. The counter initial value (255-LDEL, the maximum counter value is set to 255) is calculated so that the signal counts only as much as the delay value LDEL of the luminance signal.
따라서, 카운터 초기값(255-LDEL)을 계산하기 위해 상기 어드레스 디코더부(100)에서 어드레스 디코딩된 8비트 휘도신호의 지연값(LDEL7,0)을 상기 카운터 초기값 계산부(600)의 인버터(601∼608)에 의해 각각 반전시켜 1'S 보수 행태를 취한 후 제1, 제2 전가산기(609,610)의 입력단으로 병렬로 제공한다. 이때, 상기 제1,제2 전가산기(609,610)의 캐리 인 (CARRY IN)을 전원전압(VCC)로 설정함으로써 255-LDEL을 만들 수 있고, B입력단을 모두 전원전압(VCC)단과 연결시킴으로써 255를 만들 수 있으므로 상기 제1, 제2 전가산기(609,610)의 출력(S0∼S3)은 255-LDEL의 값이 되어 상기 카운터 초기값 계산부(600)의 8비트 병렬 래치인 8비트 레지스터(613)의 D입력단(D0∼D7)에 대기하고 있다.Therefore, in order to calculate the counter initial value 255-LDEL, the delay value LDEL7, 0 of the 8-bit luminance signal address-decoded by the address decoder 100 is converted into an inverter of the counter initial value calculator 600. Inverted by 601 to 608, 1'S complementary behavior is taken and provided in parallel to the input terminals of the first and second full adders 609 and 610. At this time, the 255-LDEL can be made by setting the carry in of the first and second full adders 609 and 610 to the power supply voltage VCC, and the B input terminals are all connected to the power supply voltage VCC stage. Since the outputs S0 to S3 of the first and second full adders 609 and 610 become values of 255-LDEL, an 8-bit register 613 which is an 8-bit parallel latch of the counter initial value calculator 600. In the D input terminal D0 to D7.
이때, 카운터 초기값 계산부(600)의 앤드 게이트(612)의 출력이 하이가 되면 즉, 프레임 동기 펄스(f-sync)가 8비트 레지스터(613)의 클럭단으로 입력되어 라이징 에지가 발생하면 상기 8비트 레지스터(613)의 Q 출력은 255-LDEL 값이 되어 카운터부(700)의 제1, 제2 카운터(702,703)의 초기 로드값으로 대기하고 있게 된다.At this time, when the output of the AND gate 612 of the counter initial value calculator 600 becomes high, that is, when the frame sync pulse f-sync is input to the clock terminal of the 8-bit register 613 and a rising edge occurs, The Q output of the 8-bit register 613 becomes a 255-LDEL value, and waits for the initial load values of the first and second counters 702 and 703 of the counter unit 700.
이때, 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아게이트(503)에서 하이 출력이 제1, 제2 카운터(702,703)의 동기 리셋 입력단(_SR)으로 입력되어 카운터들을 리셋시킨다. 그리고 다시 읽기시작 펄스(read-in)가 카운터부(700)의 D 플립플롭(701)을 통해 병렬 인에이블 입력단(_PE)으로 입력되면, 제1, 제2 카운터(702,703)는 상기 카운터 초기값 계산부(600)의 8비트 레지스터(613)의 Q 출력(Q0∼Q7)이 그대로 제1, 제2 카운터(702,703)의 초기값으로 되어 유저가 입력한 휘도신호 지연값(LDEL)만큼 카운트를 한다.At this time, a high output is input from the exclusive or gate 503 of the variable delayed read start pulse output unit 500 to the synchronous reset input terminal _SR of the first and second counters 702 and 703 to reset the counters. When the read start pulse read-in is input to the parallel enable input terminal _PE through the D flip-flop 701 of the counter unit 700, the first and second counters 702 and 703 may be set to the counter initial value. The Q outputs Q0 to Q7 of the 8-bit register 613 of the calculation unit 600 become the initial values of the first and second counters 702 and 703 as they are, and count by the luminance signal delay value LDEL input by the user. do.
예를 들어, 유저가 휘도신호 지연값(LDEL)으로 30을 입력하면, 상기 카운터 초기값 계산부(600)의 8비트 레지스터(613)의 출력은 225가 되어 카운터부(700)의 제1, 제2 카운터(702,703)의 병렬 입력단(702,703)의 동기 리셋 입력단(_SR)으로 하이 신호가 입력되고 병렬 인에이블 입력단(_PE)으로 읽기시작 펄스가 입력되면 제1, 제2 카운터(702,703)는 225부터 카운터를 시작하여 225가 될 때까지 계속 카운트 한다.For example, when the user inputs 30 as the luminance signal delay value LDEL, the output of the 8-bit register 613 of the counter initial value calculator 600 becomes 225, so that the first, When a high signal is input to the synchronous reset input terminal _SR of the parallel input terminals 702 and 703 of the second counters 702 and 703 and a read start pulse is input to the parallel enable input terminal _PE, the first and second counters 702 and 703 are set to 225. Starts the counter and keeps counting until it reaches 225.
이때, 제1, 제2 카운터(702,703)의 Q 출력이 255가 되면 카운터부(700)의 낸드 게이트(704)의 출력은 하이에서 로우로 되어 가변지연된 읽기지작 펄스 출력부(500)의 인버터(501)를 통해 제2도 (E)에서 처럼 카운트 앤드 펄스로서 D 플립플롭(502)의 클럭으로 제공한다.At this time, when the Q output of the first and second counters 702 and 703 is 255, the output of the NAND gate 704 of the counter unit 700 goes from high to low so that the inverter of the read delay pulse output unit 500 that is variable delayed ( 501 is provided as a count and pulse to the clock of the D flip-flop 502 as in FIG.
그러면, 상기 D 플립플롭(502)의 Q 출력은 제2도 (F)에서 처럼 지연된 후 배타적 오아 게이트(503)의 한 입력단으로 제공되고, 따라서, 배타적 오아 게이트(503)의 출력이 가변 지연된 휘도신호의 읽기시작 펄스가 되며, 제2도 (G)의 하이 구간이 카운터가 인에이블되는 구간이 된다.Then, the Q output of the D flip-flop 502 is delayed as in FIG. 2 (F) and then provided to one input of the exclusive OR gate 503, so that the output of the exclusive OR gate 503 is variable delayed in luminance. The signal becomes a read start pulse, and the high section of FIG. 2G is a section in which the counter is enabled.
한편, 상기 카운터부(700)의 제1, 제2 카운터(702,703)가 카운터를 끝냈을 때 펄스폭이 80nsec 정도 되는 가변 지연된 휘도신호의 읽기시작 펄스가 나와야 하므로, 카운트 앤드 매치 출력인 상기 카운터부(700)의 낸드 게이트(704)의 출력을 그대로 이용할 수 없다.On the other hand, when the first and second counters 702 and 703 of the counter unit 700 finish the counter, the read start pulse of the variable delayed luminance signal having a pulse width of about 80 nsec should be outputted. The output of the NAND gate 704 of 700 cannot be used as it is.
따라서, 상기 가변 지연된 읽기시작 펄스 출력부(500)의 배타적 오아게이트(503)의 출력(제3도의 (A))을 쉬프트 레지스터(801)에서 20nsec씩 4클럭 지연시켜 제3도의 (B)와 같은 파형을 출력시킨다. 즉, 쉬프트 레지스터(801)는 8개의 출력중 4번째 출력 비트인 Q3출력만 이용하므로 상기 배타적 오아 게이트(503)의 출력이 4클럭 지연된다.Accordingly, the output of the exclusive o gate 503 of the variable delayed read start pulse output unit 500 ((A) of FIG. 3) is delayed 4 clocks by 20 nsec in the shift register 801 to (B) of FIG. 3. Output the same waveform. That is, since the shift register 801 uses only the Q3 output, which is the fourth output bit of the eight outputs, the output of the exclusive OR gate 503 is delayed by four clocks.
그리고, 상기 쉬프트 레지스터(801)의 4클럭 지연된 신호와 상기 배타적 오아 게이트(503)의 출력을 오아 게이트(802)에 의해 오아링하면 제3도의 (C)와 같은 출력이 발생된다. 그리고 나서 배타적 오아 게이트(805)에서 인버터(803,804)를 통한 제3도의 (A)와 같은 출력과 제3도의 (B)와 같은 출력을 배타적 오아링하면 제3도의 (D)와 같이 원하는 펄스폭(80nsec)의 지연된 휘도신호의 읽기시작 펄스로서 출력된다.When the four-clock delayed signal of the shift register 801 and the output of the exclusive OR gate 503 are ORed by the OR gate 802, an output such as (C) of FIG. 3 is generated. Then, at exclusive oar gate 805, an exclusive oaring of the output as shown in FIG. 3A and the output as shown in FIG. 3B through inverters 803 and 804, the desired pulse width as shown in FIG. It is output as a read start pulse of the delayed luminance signal of (80 nsec).
따라서, 가변 지연된 휘도신호의 읽기시작 펄스가 80nsec의 펄스 폭을 갖고, 읽기시작 펄스(제2도의 B)로부터 유저가 프로그램한 제2도의 (G)의 카운터가 인에이블 되는 기간만큼 지연되어 출력된다.Therefore, the read start pulse of the variable delayed luminance signal has a pulse width of 80 nsec, and is delayed and output by the period during which the counter of FIG. 2G programmed by the user is enabled from the read start pulse (B in FIG. 2). .
이때, 초기에 유저로부터 IMBUS에 아무런 정보도 실려오지 않으면 휘도신호 읽기시작 펄스는 지연되지 않고 그래도 출력단(start)을 통해 나와야 되므로 출력단(start)에 입력이 그대로 바이패스(bypass)되는 부분과 카운터가 동작되어 가변적으로 지연되는 부분의 출력을 각각 제어하여 출력시켜야 한다.At this time, if no information is loaded on the IMBUS from the user initially, the luminance signal read start pulse is not delayed and must be output through the output start. Therefore, the part and the counter where the input is bypassed at the output start are left unchanged. The output of each part that is operated and variably delayed must be controlled.
따라서, 상기 펄스폭 조정부(800)의 배타적 오아 게이트(805)의 출력은 읽기시작 펄스 제어부(900)의 인버터(901)를 통해 3상태버퍼(904)의 입력단으로 제공하고, 읽기시작 펄스(read-in)는 상기 읽기시작 펄스 제어부(900)의 3상태버퍼(903)의 입력단으로 제공한다. 그리고, 상기 프레임 동기 펄스 입력부(300)의 D 플립플롭(302)의 출력을 인버터(902)에 의해 반전시켜 상기 3상태버퍼(903)를 제어하고, 상기 프레임 동기 펄스 입력부(300)의 D 플립플롭(302)의 출력으로 상기 3상태버퍼(904)의 입력단으로 제공한다. 그리고, 상기 프레임 동기 펄스 입력부(300)의 D 플립플롭(302)의 출력으로 상기 3상태버퍼(904)를 제어하도록 한 후 상기 3상태버퍼(903,904)의 출력단을 같이 연결해버린다. 이때, 출력단(start)에 휘도신호의 지연값(LDEL)이 IMBUS를 통해 전해지면 가변적으로 지연된 휘도신호의 읽기시작 펄스가 출력되고 IMBUS를 통해 아무것도 입력되지 않으면 입력된 읽기시작 펄스는 그대로 출력단(start)을 통해 바이패스된다.Accordingly, the output of the exclusive OR gate 805 of the pulse width adjusting unit 800 is provided to the input terminal of the tri-state buffer 904 through the inverter 901 of the read start pulse control unit 900 and the read start pulse (read). -in) is provided to an input terminal of the tri-state buffer 903 of the read start pulse controller 900. Then, the output of the D flip-flop 302 of the frame synchronous pulse input unit 300 is inverted by the inverter 902 to control the three-state buffer 903, and the D flip of the frame synchronous pulse input unit 300 is controlled. The output of the flop 302 is provided to the input of the tri-state buffer 904. Then, the three state buffer 904 is controlled by the output of the D flip-flop 302 of the frame sync pulse input unit 300, and then the output terminals of the three state buffers 903 and 904 are connected together. At this time, if the delay value LDEL of the luminance signal is transmitted to the output terminal through IMBUS, a read start pulse of the variable delayed luminance signal is output, and if nothing is input through the IMBUS, the input read start pulse is directly output. Is bypassed).
이상에서와 같이 이 발명은 색차신호의 읽기시작 펄스를 휘도신호의 읽기시작 펄스보다 더 뒤로 지연시켜 고정시킨 다음 휘도신호의 읽기시작 펄스를 유저가 입력한 휘도신호의 지연값만큼 가변적으로 지연시켜 출력함으로써 읽기시작 펄스의 지연범위가 훨씬 줄어들어 시간축 신장시간을 단축시키는 효과가 있다.As described above, according to the present invention, the read start pulse of the chrominance signal is delayed and fixed after the read start pulse of the luminance signal, and then the read start pulse of the luminance signal is variably delayed by the delay value of the luminance signal input by the user. As a result, the delay range of the read start pulse is further reduced, which shortens the time base expansion time.
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| KR1019920012821A KR0150958B1 (en) | 1992-07-18 | 1992-07-18 | Variable delay circuit for initial pulse of brightness in the time division transfer system |
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