KR0150686B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 다수의 폴리실리콘막 형성 공정과 절연막 형성공정 및 식각 공정으로 캐패시터를 형성하여 캐패시터의 표면적을 극대화시킴으로써 셀의 캐패시턴스를 충분히 확보하며, 스페이서를 사용하는 자기정렬콘택으로 캐패시터 콘택 공정 마진을 확보하는 반도체 기억소자의 캐패시터 형성방법에 관한 것이다.

Description

반도체 소자의 캐패서터 제조방법

제1도는 종래기술에 따라 형성된 스택형 개패시터의 단면도.

제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 캐패시터 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 12 : 필드 산화막

13 : 게이트 산화막 14 : 게이트 전극

15 : 산화막 스페이서 16 : 불순물 이온주입영역

17 : 절연용 산화막 18, 24, 26 : 폴리실리콘막

19 : 평탄화 산화막 20, 27 : 감광막 패턴

22 : 폴리실리콘막 스페이서 23 : 전하저장전극 콘택홀

25 : 질화막 28 : 전하저장전극

29 : 유전체막 30 : 플레이트 전극

본 발명은 반도체 제조 분야에 관한 것으로, 반도체 메모리 소자 제조 공정중 캐패시터 제조방법에 관한 것이다.

일반적으로, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자가 고집적화 되어감에 따라, 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 이에 따른 캐패시터 용량 확보의 한계를 들 수 있다.

따라서 반도체 집적회로의 고집적화를 달성하기 위해서 칩(chip)과 셀의 단위 면적의 감소는 필연적이고 이에 따른 고도의 공정 기술의 개발과 함께 소자의 신뢰성 확보와 셀의 캐패시터 용량 확보는 절실한 해결 과제가 되고 있다.

이와 같은 반도체 소자 고집적화에 따른 캐패시터 용량을 확보하기 위하여 전하저장전극의 표면적을 증대시키는 여러 공정이 많이 개발되고 있으며, 특히 전하저장전극을 3차원적으로 제조하는 기술이 활발히 연구되고 있다.

제1도는 종래기술에 따라 DRAM 스택형 캐패시터가 형성된 상태의 단면도로서, 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 산화막 스페이서(5) 및 불순물 이온주입영역(6)을 형성하여 트랜지스터 구조를 형성한 다음, 절연용 산화막(7)을 증착하고 전하저장전극 콘택홀을 형성하여 전하저장전극(8)을 접속시키고, 유전체막(9) 및 플레이트 전극(10)을 형성하여 캐패시터(8, 9. 10)를 완성한 상태이다.

이상과 같은 종래의 캐패시터 제조방법으로는 메모리 셀 영역의 축소에 따른 충분한 캐패시턴스를 확보하기가 매우 어려웠기 때문에 종래에는 개선된 방법으로 3차원적인 실린더형, 핀(Fin)형 등의 캐패시터를 형성하였으나, 제조 공정의 난이도가 높아 양산이 어려운 문제점이 있었다. 또한, 반도체 소자의 고집적화에 따른 셀 면적의 감소로 인하여 미세 선폭의 콘택이 요구되고 있다.

따라서, 본 발명은 난이도가 높지 않은 공정을 사용하여 그 유효 표면적을 증가시키며, 미세 선폭의 전하저장전극 콘택을 이룰 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상부에 제1 전도막을 형성하는 단계; 상기 제1전도막 상부에 제2 절연막을 형성하고, 전하저장전극 콘택 부위의 상기 제2 절연막을 오픈시키는 단계; 오픈된 상기 제2 절연막 측벽에 전도막 스페이서를 형성하고, 상기 전도막 스페이서 내부의 상기 제1 전도막 및 제1 절연막을 차례로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부 표면을 따라 제2 전도막을 형성하는 단계; 상기 제2 전도막 상부에 일정한 두께로 상기 제3 절연막을 형성하고 상기 전하저장전극 콘택홀보다 크고 예정된 전하저장전극 크기보다 작은 선폭으로 상기 제3 절연막을 패터닝하는 단계; 전체구조상부에 제3 전도막을 형성하는 단계; 상기 제3 전도막 상부에 전하저장전극의 크기를 결정하며 상기 전하저장전극 콘택홀 부분이 상기 전하저장전극 콘택홀의 선폭보다 작은 선폭으로 오픈된 식각 마스크를 형성하는 단계; 상기 식각 마스크를 사용하여 상기 제3 전도막 및 제2 전도막을 차례로 선택식각하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 식각 마스크를 사용하여 제1 전도막을 선택식각하는 단계; 상기 식각 마스크 및 상기 제3 절연막을 제거하여 제1, 제2, 제3 전도막 및 상기 전도막 스페이서로 이루어진 전하저장전극을 형성하는 단계; 및 캐패시터 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.

이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시예를 소개한다.

첨부된 도면 제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 캐패시터 제조 공정도로서, 이하 이를 참조하여 그 공정을 설명한다.

먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)상에 필드 산화막(12), 게이트 산화막(13), 게이트 전극(14), 산화막 스페이서(15) 및 불순물 이온주입영역(16)을 형성하여 트랜지스터 구조를 형성한 다음, 전체구조 상부를 덮는 절연용 산화막(17) 및 제1 폴리실리콘막(18)을 적층하고, 그 상부에 다시 평탄화된 산화막(19)을 4000 ~ 8000Å 두께로 형성한다. 계속하여, 사진 공정을 통해 평탄화 산화막(19) 상부에 감광막 패턴(20)을 형성하고, 이를 식각장벽으로 하여 평탄화 산화막(19)을 건식식각하여 폴리실리콘막(18)을 노출시킨다. 이때, 감광막 패턴(20)은 그 오픈 영역이 일반적인 전하저장전극 콘택홀보다 크도록 형성한다.

이어서, 제2b도에 도시된 바와 같이 감광막 패턴(20)을 제거하고 제2 폴리실리콘막을 증착하고, Cl₂가스를 사용하여 제2 폴리실리콘막을 비등방성 식각하여 산화막(19) 측벽 부위에 폴리실리콘막 스페이서(22)를 형성한다.

다음으로, 제2c도에 도시된 바와 같이 Cl₂가스를 사용한 비등방성 식각을 계속하여 실시하면 폴리실리콘막(18)을 식각하여 절연용 산화막(17)을 노출시킨다. 이때 폴리실리콘막 스페이서(22)의 일부는 계속하여 잔류하게 된다. 계속하여, CF₄, CHF₃가스 등의 산화막 식각제를 사용하여 노출된 절연용 산화막(17)을 제거함으로써 캐패시터 콘택홀(23)을 형성한다. 이때, 평탄화된 평탄화 산화막(19)의 일부 두께가 동시에 식각된다.

계속하여, 제2d도에 도시된 바와 같이 전체구조 상부에 폴리실리콘막(24) 및 질화막(25)을 적층시킨 다음, 질화막(25)을 선택식각한다. 이때 형성되는 질화막(25) 패턴의 선폭은 전하저장전극 콘택홀 크기보다 크며, 최종적인 전하저장전극 패턴의 크기보다는 작도록 한다.

이어서, 제2e도에 도시된 바와 같이 전체구조의 상부에 폴리실리콘막(26)을 적층시키고, 전하저장전극 콘택홀 영역의 일부가 오픈되며 전하저장전극의 선폭을 정의하기 위한 감광막 패턴(27)을 사용하여 제4 폴리실리콘막(26) 및 폴리실리콘막(24)을 선택식각함으로써 평탄화된 평탄화 산화막(19) 및 질화막(25)을 노출시키고, HF 용액을 사용하여 평탄화 산화막(19)을 제거한 다음, 계속하여 감광막 패턴(27)을 식각 마스크로 사용하여 제1 폴리실리콘막(18)을 선택식각한다. 이때, 질화막(25)이 식각장벽 역할을 하여 전하저장전극 콘택홀 내부의 제3 폴리실리콘막(24)이 식각되는 것을 방지한다.

끝으로, 제2f도에 도시된 바와 같이 감광막 패턴(27)을 제거하고, 인산용액을 사용하여 질화막(25)을 제거한 다음, 제1, 제3, 제4 폴리실리콘막(18, 24, 26) 및 폴리실리콘막 스페이서(22)로 이루어진 전하저장전극(28) 표면에 유전체막(29)을 증착하고, 계속하여 플레이트 전극(30)을 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 이루어지는 본 발명은 유효 표면적 증대에 의한 캐패시턴스의 확보와 함께 제조공정의 난이도가 비교적 낮고, 또한 미세 콘택 구조를 구현하여 고집적 소자의 양산을 가능하게 하는 효과가 있다.

Claims (3)

1. 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상부에 제1 전도막을 형성하는 단계; 상기 제1전도막 상부에 제2 절연막을 형성하고, 전하저장전극 콘택 부위의 상기 제2 절연막을 오픈시키는 단계; 오픈된 상기 제2 절연막 측벽에 전도막 스페이서를 형성하고, 상기 전도막 스페이서 내부의 상기 제1 전도막 및 제1 절연막을 차례로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부 표면을 따라 제2 전도막을 형성하는 단계; 상기 제2 전도막 상부에 일정한 두께로 상기 제3 절연막을 형성하고 상기 전하저장전극 콘택홀보다 크고 예정된 전하저장전극 크기보다 작은 선폭으로 상기 제3 절연막을 패터닝하는 단계; 전체구조상부에 제3 전도막을 형성하는 단계; 상기 제3 전도막 상부에 전하저장전극의 크기를 결정하며 상기 전하저장전극 콘택홀 부분이 상기 전하저장전극 콘택홀의 선폭보다 작은 선폭으로 오픈된 식각 마스크를 형성하는 단계; 상기 식각 마스크를 사용하여 상기 제3 전도막 및 제2 전도막을 차례로 선택식각하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 식각 마스크를 사용하여 제1 전도막을 선택식각하는 단계; 상기 식각 마스크 및 상기 제3 절연막을 제거하여 제1, 제2, 제3 전도막 및 상기 전도막 스페이서로 이루어진 전하저장전극을 형성하는 단계; 및 캐패시터 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제3 절연막은 상기 제2 절연막과 식각 선택비를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1, 제2, 제3 전도막 및 전도막 스페이서는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.