KR0149653B1 - 반도체 메모리장치의 건레벨신호의 입력회로 - Google Patents

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KR0149653B1 KR1019950007519A KR19950007519A KR0149653B1 KR 0149653 B1 KR0149653 B1 KR 0149653B1 KR 1019950007519 A KR1019950007519 A KR 1019950007519A KR 19950007519 A KR19950007519 A KR 19950007519A KR 0149653 B1 KR0149653 B1 KR 0149653B1
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Abstract

[청구범위에 기재된 발명에 속한 기술분야]
반도체 메모리 장치
[발명이 해결하려고 하는 기술적 과제]
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시켜 입력함
[발명의 해결 방법의 요지]
반도체 메모리장치에서 GTL레벨신호를 입력하는 회로가, 상기 GTL레벨신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단을 구비하여 상기 제1입력신호를 상기 레벨쉬프트수단에 의해 ECL 레벨로 상승시키는 제2입력신호로 발생하는 수단과, 레벨쉬프트수단을 구비하며 상기 제1기준신호를 상기 레벨쉬프트수단에 의해 ECL 레벨의 입력레벨로 상승시키는 제2기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2기준신호의 차를 비교하여 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성됨.
[발명의 중요한 용도]
고속을 요구하는 반도체 메모리장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시키며, 출력되는 신호의 스윙폭은 GTL레벨의 스윙폭으로 유지하므로서, 신호를 고속으로 입출력시킴

Description

반도체 메모리장치의 건레벨신호의 입력회로
제1도는 종래의 반도체 메모리장치에서 건레벨신호를 입력하는 회로의 구성을 도시하는 도면 제2도는 반도체 메모리장치에서의 ECL레벨신호를 입력하는 회로의 구성을 도시하는 도면 제3도는 본 발명에 따른 반도체 메모리장치에서 건레벨신호를 입력하는 회로의 구성을 도시하는 도면 제4도는 제3도의 각부 동작 특성을 도시하는 제1파형도 제5도는 제3도의 각부 동작 특성을 도시하는 제2파형도
본 발명은 반도체 메모리장치의 신호 입출력회로에 관한 것으로, 특히 건레벨신호를 입력할 수 있는 회로에 관한 것이다.
상기 건레벨신호(Gunn Transceiver Logic: 이하 GTL이라 칭함)를 입력하는 회로는 제1도와 같은 구성으로 JEDEC에 의해 발생되었다. 상기와 같은 건레벨신호는 고속(225MHz)의 메모리장치에서 사용되는 신호로서, 이런 신호를 입력하는 조건은 첫번째로 고속으로 입력되는 신호를 처리할 수 있는 조건을 만족하여야 하고, 두번째로 이득(gain)과 동상신호제거비(Common Mode Rejection Ratio)가 높아야 하며, 세번째로 전류의 소모가 작아야 하고, 네번째로 상기 GTL 입력신호의 작은 스윙(swing)을 인식할 수 있도록 입력 오프셋(offset)이 적어야한다.
상기 제1도와 같은 GTL입력회로의 동작을 살펴보면, 입력신호 Vigtl이 피모오스트랜지스터m1 및 피모오스트랜지스터m2의 게이트전극에 인가되고, 기준전압신호가 피모오스트랜지스터m3의 게이트전극에 인가된다. 그러면 상기 GTL 입력 레벨에 따른 피모오스트랜지스터m1의 전압강하와 전류제한에 의해 전류 미러(current mirror)인 엔모오스트랜지스터m4 및 엔모오스트랜지스터m5를 통해 흐르는 전류i1 및 전류i2는 차이가 발생되며, 이 두 전류통로로 발생되는 전류차 신호가 출력신호Vo로 발생된다. 그러나 상기 제1도와 같은 구성을 갖는 GTL입력회로는 입력신호 Vigtl에 따라 피모오스트랜지스터m1의 소오스전극 측의 하이 논리신호 레벨이 낮아져 속도가 느리게 되는 단점이 있다. 그리고 전류미러 용 엔모오스트랜지스터m4 및 m5를 통해 흐르는 전류(i1/i2)를 구분할 수 있는 두 입력신호의 전압차(Vigtl-Vref)가 크고, 또한 엔모오스트랜지스터m4 및 m5의 포화영역이 넓다. 따라서 상기 출력신호 Vo가 로우 논리에서 하이 논리로 천이되거나 또는 로우 논리에서 하이 논리로 천이되는 속도가 상기 전압차신호(Vigtl-Vref)에 따라 민감해져 안정된 설계가 어려워지는 단점이 있다.
상기와 같은 GTL입력회로의 단점을 보완할 수 있는 ECL(Emitter Coupled Logic) 입력 버퍼회로가 제2도에 도시되어있다. 상기 ECL 입력버퍼회로는 두 입력신호의 전압차(Vi-Vref)에 따른 출력신호 Vo의 속도가 일정하고 또한 출력신호 Vo가 적은 레벨의 스윙(small swing)을 하며 동상 신호제거비가 높은 장점을 가지고 있다. 그러나 상기와 같은 GTL신호를 상기 ECL 입력 버퍼회로에 바로 사용할 수 없다. 이를 구현하기 위해서는 상기 GTL입력신호를 상기 ECL레벨의 신호로 상승시키기 위한 입력 레벨 매개체를 사용하여야 하기 때문이다. 또한 이런 경우 상기와 같은 매개체에서는 입력 누설전류(input leakage current)에 의해 전력 소모가 커지는 문제점을 가진다.
따라서 본 발명의 목적은 반도체 메모리장치에서 작은 전압 레벨의 차를 갖는 신호를 효과적으로 입력할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리장치에서 GTL레벨의 신호를 ECL 입력 버퍼회로에 인가할 수 있도록 상기 GTL 레벨신호를 상승시킬 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 스테틱 랜덤 억세스 메모리장치에서 소오스 폴로워를 이용하여 GTL레벨신호의 스윙폭을 유지하면서 ECL레벨신호로 상승시켜 ECL 입력 버퍼회로를 통해 고속으로 처리할 수 있는 회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 반도체 메모리장치에서 본 발명의 GTL레벨신호 입력회로는, 상기 GTL레벨신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단을 구비하며 상기 제1입력신호를 상기 레벨쉬프트수단에 의해 ECL 레벨로 상승시키는 제2입력신호로 발생하는 수단과, 레벨쉬프트수단을 구비하며 상기 제1기준신호를 상기 레벨쉬프트수단에 의해 ECL 레벨의 입력레벨로 상승시키는 제2기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2기준신호의 차를 비교하여 GTL 스윙폭을 유지하며 ETL신호 레벨로 상승되는 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성된 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
여기에서 사용되는 제1입력신호XAi라는 용어는 GTL레벨의 입력신호로서, 0V-1.2V(Vmin=0V, Vmax=1.2V) 및 0.4V-0.8V(VILmax=0.4V, VIHmin=0.8V)의 레벨로 스윙되는 신호를 나타낸다. 제1기준신호 Vref라는 용어는 상기 제1입력신호XAi의 입력을 감지하기 위한 외부에서 공급되는 기준전압으로, GTL 공급전원의 중간전압으로 설정할 수 있다. 본 발명의 실시예에서는 상기 제1기준신호는 0.6V라고 가정한다. 제2입력신호 GTLF는 상기 제1입력신호XAi가 ECL레벨로 상승된 신호를 나타낸다. 제2기준신호GTLBF는 상기 제1기준신호 Vref가 ECL레벨로 상승된 신호를 나타낸다. 제1출력신호GTLS는 ECL버퍼회로를 출력하는 ECL레벨의 출력신호를 나타낸다. 제2출력신호GTLBS는 ECL버퍼회로를 출력하는 ECL레벨의 출력신호로서 상기 제1출력신호GTLS의 반전신호가 된다. 최종제1출력신호 GTL은 상기 제1출력신호GTLS를 소정 레벨로 하강시킨 출력신호를 나타낸다. 최종제2출력신호 GTLB 는 상기 제2출력신호GTLBS를 소정 레벨로 하강시킨 출력신호로서, 상기 최종제1출력신호GTL의 반전신호가 된다. 전류제어신호Ref는 내부 기준전압으로 기준전압 구동시 온도 및 공정 변화(variation)을 보상받는 신호이며, 상기 ECL버퍼회로의 전류제어트랜지스터의 일정 전류 소스로 인가된다. 모드제어신호 ZZPD는 모드에 따라 전력 소모를 절약하기 위한 신호로서, 노말모드(normal mode)시 제1논리인 로우 논리신호로 출력되고 대기모드(standby mode)시 제2논리인 하이 논리신호로 출력된다. 상기와 같은 신호들은 각각 대응되는 입력부를 통해 수신된다.
제3도는 본 발명에 따른 GTL입력회로의 구성도로서, 피모오스트랜지스터11은 전원전압VCC과 노드N1 사이에 연결되며 게이트전극이 노드N8에 연결된다. 피모오스트랜지스터12는 상기 노드N1과 접지전압VSS 사이에 연결되며 게이트전극이 상기 제1입력신호XAi에 연결된다. 상기 피모오스트랜지스터11 및 12는 상기 제1입력신호 XAi를 ECL레벨의 제2입력신호 GTLF로 상승시켜 상기 노드 N1로 발생하는 제1레벨쉬프터가 된다.
피모오스트랜지스터13은 전원전압VCC과 노드N2 사이에 연결되며 게이트전극이 노드N8에 연결된다. 피모오스트랜지스터14는 상기 노드N2와 접지전압VSS 사이에 연결되며 게이트전극이 상기 제1기준신호Vref에 연결된다. 상기 피모오스트랜지스터13 및 14는 상기 제1기준신호Vref를 ECL레벨의 제2기준신호GTLBF로 상승시켜 상기 노드N2로 발생하는 제2레벨쉬프터가 된다.
인버터31은 상기 모드제어신호ZZPD를 반전하여 노드N7로 출력한다. 인버터32는 상기 노드N7과 노드N8 사이에 연결되어 상기 노드N7의 신호를 반전하여 상기 노드N8로 출력한다. 엔모오스트랜지스터33은 상기 전류제어신호 Ref의 입력단과 노드N6 사이에 연결되며 게이트전극이 상기 노드 N7에 연결된다. 엔모오스트랜지스터34는 상기 노드N6과 접지전압VSS 사이에 연결되며 게이트전극이 상기 노드N8에 연결된다. 상기 구성은 모드제어신호 ZZPD에 의해 전류제어신호Ref의 입출력을 제어하는 수단이 된다.
제1저항21은 전원전압VCC과 노드N3 사이에 연결된다. 제2저항22는 전원전압VCC과 노드N4 사이에 연결된다. 제1바이폴라트랜지스터23은 상기 노드N3과 노드N5 사이에 연결되며 베이스전극이 상기 노드N2에 연결된다. 제2바이폴라트랜지스터24는 상기 노드N4와 노드N5 사이에 연결되며 베이스전극이 상기 노드N1에 연결된다. 엔모오스트랜지스터35는 상기 노드N5와 접지전압VSS 사이에 연결되며 게이트전극이 상기 노드N6에 연결된다. 상기 구성은 ECL버퍼회로의 구성으로서, 상기 노드N1의 제2입력신호GTLF 및 노드N2의 제2기준신호GTLBF의 차에 따라 ECL 레벨의 제1출력신호 GTLS 및 제2출력신호GTLBS를 발생하는 수단이 된다. 또한 상기 엔모오스트랜지스터35는 상기 노드N6에 입력되는 전류제어신호 Ref의 논리에 따라 스위칭되어 전류통로를 형성하는 트랜지스터이다.
바이폴라트랜지스터25는 상기 전원전압VCC과 노드N10 사이에 연결되며 베이스전극이 상기 노드N4에 연결된다. 상기 엔모오스트랜지스터36은 상기 노드N10과 접지전압VSS 사이에 연결되며 게이트전극이 상기 노드N6에 연결된다. 엔모오스트랜지스터39는 드레인전극이 상기 노드N10에 연결되고 게이트전극이 상기 노드N6에 연결된다. 엔모오스트랜지스터43은 상기 엔모오스트랜지스터39의 소오스전극 및 접지전압VSS 사이에 연결되며 게이트전극이 상기 인버터41에 연결된다. 바이폴라트랜지스터26은 상기 전원전압VCC과 노드N9 사이에 연결되며 베이스전극이 상기 노드N3에 연결된다. 상기 엔모오스트랜지스터37은 상기 노드N9와 접지전압VSS 사이에 연결되며 게이트전극이 상기 노드N6에 연결된다. 상기와 같은 구성은 노드N3 및 노드N4에 출력되는 제1출력신호GTLS 및 제2출력신호GTLBS를 소정 레벨로 하강시켜 최종제1출력신호GTL 및 최종제2출력신호GTLB를 발생하는 수단으로, 각각 엔모오스트랜지스터36과 37은 상기 노드N6에 입력되는 전류제어신호Ref의 논리에 따라 스위칭되어 전류통로를 형성하는 트랜지스터이다.
제4도는 상기 제3도와 같은 구성에서 상기 제1입력신호XAi가 0.4V-0.8V의 스윙 레벨을 갖는 GTL신호로 입력될 시 각 노드의 출력 특성을 도시하는 파형도이다. 상기 제4도는 전원전압VCC=3.0V, 온도=25°C, 제1입력신호XAi의 스윙폭=0.4V-0.8V, 모드제어신호ZZPD=로우논리인 조건에서 시뮬레이션(simulation)한 파형이다.
제5도는 상기 제3도와 같은 구성에서 상기 제1입력신호XAi가 0V-1.2V의 스윙 레벨을 갖는 GTL신호로 입력될 시 각 노드의 출력 특성을 도시하는 파형도이다. 상기 제5도는 전원전압VCC=3.0V, 온도=25°C, 제1입력신호XAi의 스윙폭=0V-1.2V, 모드제어신호ZZPD=로우논리인 조건에서 시뮬레이션(simulation)에 파형이다.
상술한 제3도의 구성에 의거 본 발명을 제4도 및 제5도의 동작 파형도를 참조하여 상세히 설명한다.
노말모드시 상기 모드제어신호ZZPD는 로우 논리신호로 입력된다. 그러면 인버터31은 상기 모드제어신호ZZPD를 반전시켜 노드N7에 하이 논리 신호로 출력하며, 인버터32는 상기 노드N7의 하이 논리신호를 다시 반전하여 노드N8에 로우 논리를 갖는 모드제어신호ZZPD를 출력한다. 따라서 상기 노드N7에 게이트전극이 연결되는 엔모오스트랜지스터33이 온되어 상기 노드N6에 제4도에 414와 같은 전류제어신호Ref를 인가한다. 또한 엔모오스트랜지스터34는 오프되어 상기 노드N6과 접지전압VSS 사이의 전류 통로를 차단한다. 따라서 노드N8의 로우 논리신호에 의해 피모오스트랜지스터 11 및12가 온되며, 상기 피모오스트랜지스터11 및 12가 저항으로 동작되어 상기 411과 같은 제1입력신호XAi 및 412와 같은 기준신호는 레벨 쉬프트되어 ECL레벨의 신호로 상승된다. 그리고 상기 노드N6에 상기 414와 같은 전류제어신호Ref가 인가되면 엔모오스트랜지스터35-37이 온되어 노드N3 및 노드N4의 출력 전위가 결정된다.
상기 제4도의 411과 같이 입력되는 GTL레벨의 제1입력신호XAi가 피모오스트랜지스터12의 게이트전극으로 인가되면, 상기 제1입력신호XAi의 전압 레벨에 따라 상기 피모오스트랜지스터12의 도통 크기가 결정된다. 따라서 상기 노드N1에 발생되는 제2입력신호GTLF는 상기 피모오스트랜지스터11의 채널 저항 및 피모오스트랜지스터12의 도통 상태에 따라 ECL레벨의 신호로 전압이 상승된다. 또한 제4도의 412와 같은 GTL레벨의 제1기준신호Vref가 피모오스트랜지스터14의 게이트전극으로 인가되면,상기 제1기준신호Vref의 전압 레벨에 따라 상기 피모오스트랜지스터14의 도통 크기가 결정된다. 그러므로 상기 노드N2에 출력되는 제2기준신호GTLBF는 상기 피모오스트랜지스터13의 채널 저항 및 피모오스트랜지스터14의 도통 상태에 따라 ECL레벨의 입력신호로 전압이 상승된다. 따라서 일정 전류 소스를 가지고 있는 ECL버퍼회로의 출력 레벨을 일정 스윙으로 만들기 위한 피모오스트랜지스터의 소오스 폴로워(source follower)의 출력은 하기와 같이 정의할 수 있다.
V(XAi)+｜Vt｜+a1 ----(1)
V(Vref)+｜Vt｜+a2 ----(2)
｜Vt｜+a1은 피모오스트랜지스터11의 Vgs 전압이 되고 ｜Vt｜+a2는 피모오스트랜시트터13의 Vgs 전압이 된다. 그리고 a1 및 a2 는 전류에 의한 상기 피모오스트랜지스터11 및 피모오스트랜지스터13의 Vgs 증가 성분을 의미하며, a1, a2≪｜Vt｜가 된다. 상기에서(2)식은 ECL버퍼회로의 기준전압레벨이 된다. 그러므로 상기 피모오스트랜지스터11 및 12와 상기 피모오스트랜지스터13 및 14의 채널 사이즈를 조절하면, GTL레벨의 신호를 ECL버퍼회로의 입력 레벨로 조정할 수 있다. 따라서 제4도의 411과 같은 GTL레벨의 상기 제1입력신호XAi는 상기 피모오스트랜지스터11 및 12에 의해 상기 (1)식과 같은 전압레벨로 상승되어 제4도의 415와 같이 노드N1에 출력된다. 상기 노드N1의 레벨은 상기 ECL버퍼회로의 입력신호 레벨이 된다. 그리고 제4도의 412와 같은 GTL레벨의 상기 제1기준신호Vref는 상기 피모오스트랜지스터13 및 14에 의해 상기 (2)식과 같은 전압레벨로 상승되어 제4도의 416과 같이 노드N2에 출력된다. 상기 노드N2의 레벨은 상기 ECL버퍼회로의 입력신호 레벨이 된다.
상기 ECL버퍼 회로의 바이폴라트랜지스터23 및 24는 베이스전극들이 각각 상기 노드N2 및 노드N1에 연결되므로, 상기 ECL버퍼회로는 상기 노드N2 및 노드N1의 전압차를 증폭하여 노드N3 및 노드N3에 각각 제1출력신호GTLS 및 제2출력신호GTLBS를 발생한다. 이때 상기 제2입력신호GTLF가 상기 제2기준신호GTLBF보다 전압 레벨이 높으면, 즉, V(GTLF)-V(GTLBF)≥100mV의 조건을 만족하면, 바이폴라트랜지스터24가 바이폴라트랜지스터23보다 더 크게 도통된다. 이때 상기 엔모오스트랜지스터35는 상기 제4도의 414와 같은 전류제어신호Ref에 의해 도통된 상태를 유지한다. 이런 경우 상기 바이폴라트랜지스터23은 거의 차단되어 전류는 상기 바이폴라트랜지스터24를 통해 흐르게 된다. 이런 경우 상기 V(GRLF)=VCC가 되고, V(GTLBF)=VCC-I*Rc가 된다. 여기서 상기 전류I는 엔모오스트랜지스터35를 통해 흐르는 전류가 된다. 따라서 노드N3으로 발생되는 제1출력신호GTLS는 ECL레벨의 하이 논리신호가 되며, 노드N4로 발생되는 제2출력신호GTLBS는 전원전압VCC에서 I*Rc만큼 낮은 레벨의 로우 논리신호로 출력된다.
또한 상기 제2입력신호GTLF가 상기 제2기준신호GTLBF보다 소정 전압레벨이 낮으면, 즉 ｜V(GTLF)-V(GTLBF)｜≤100mV의 조건을 만족하면, 바이폴라트랜지스터24가 바이폴라트랜지스터23보다 더 크게 도통된다. 이런 경우 상기 바이폴라트랜지스터24는 거의 차단되어 전류는 상기 바이폴라트랜지스터23을 통해 흐르게 된다. 이런 경우 상기 V(GTLF)=VCC-I*Rc가 되고, V(GTLBF)=VCC가 된다. 따라서 노드N3 으로 발생되는 제1출력신호GTLS는 전원전압VCC에서 I*Rc 만큼 낮은 로우 논리신호가 되며, 노드N4로 발생되는 제2출력신호GTLBS는 ECL레벨의 하이 논리신호로 출력된다.
따라서 상기 제1출력신호GTLS 및 제2출력신호GTLBS는 서로 상보적인 논리를 갖는 신호들로서, 제4도의 419 및 420과 같이 하이 논리 레벨이 ECL레벨로 상승되는 동시에 스윙폭은 I*Rc가 되어 상기 GTL레벨의 스윙폭을 가지게 됨을 알 수 있다.
상기 419와 같이 노드N3에 발생되는 제1출력신호GTLS 및 상기 420과 같이 노드N4에 발생되는 제2출력신호GTLBS는 바이폴라트랜지스터25 및 바이폴라트랜지스터26의 베이스전극에 각각 인가된다. 그리고 엔모오스트랜지스터36 및 37은 상기 414와 같은 전류제어신호 Ref에 의해 온된 상태를 유지한다. 따라서 상기 노드N9에 발생되는 최종제1출력신호 GTL는 상기 바이폴라트랜지스터26의 Vbe 전압 만큼 하강되어 제4도의 417과 같이 출력되며, 상기 노드N10에 발생되는 최종제2출력신호GTLB는 상기 바이폴라트랜지스터25의 Vbe전압 만큼 하강되어 제4도의 418과 같이 출력된다. 따라서 상기 제4도에 도시된 바와 같이 출력신호의 스윙폭을 그대로 유지하면서 전압 레벨만 소정 레벨 하강됨을 알 수 있다.
상기와 같이 노드N9 및 노드N10을 출력하는 최종제1출력신호GTL 및 최종 제2출력신호GTLBS는 다음단의 회로로 인가되어 입력신호로 동작한다. 그러므로 상기와 같은 출력신호는 공통모드이득과, 차등모드이득및 돈상신호제거비CMRR(Av/Aa)는 자체구조에 의해 ECL특성을 그대로 나타낸다. 따라서 작은 스윙폭을 갖는 GTL신호를 충분하게 증폭할 수 있으며 접지 잡음을 거의 받지 않으므로, 225MHz 이상의 고속에서 충분한 구동 능력을 갖추어 다음단으로 출력할 수 있다.
상기와 같은 노말모드의 동작이 종료되고 대기모드로 천이하는 경우, 상기 모드제어신호ZZPD를 하이 논리신호로 천이시킨다. 그러면 인버터31에 노드N7은 로우 논리신호를 출력하며, 인버터32는 노드N8에 하이 논리신호를 발생한다. 그러면 상기 노드N8의 하이논리신호에 의해 상기 피모오스트랜지스터11 및 피모오스트랜지스터13이 오프되므로, 상기 제1입력신호XAi 및 제1기준신호Vref의 입력 통로가 차단된다. 또한 상기 엔모오스트랜지스터33이 오프되고 엔모오스트랜지스터34가 온되므로, 상기 전류제어신호Ref의 입력 통로가 차단되는 동시에 상기 노드N6이 접지전압VSS과 연결된다. 따라서 상기 노드N6이 접지전압VSS 레벨이 되므로, 엔모오스트랜지스터35-37 및 엔모오스트랜지스터38-40이 오프되므로 ECL버퍼회로의 동작도 정지된다. 그러므로 대기모드에서는 상기 GTL레벨의 신호를 입력하는 동작이 중단되어 불필요한 전류 소모를 줄일 수 있다.
제5도는 511과 같이 제1입력신호XAi가 0V-1.2V의 스윙폭을 가질시의 상기 제3의 각 부 동작특성을 도시하는 도면이다. 상기 511과 같은 제1입력신호XAi 및 512와 같은 제1기준신호Vref가 입력되면, 상기 노드N1 및 노드N2에는 제5도의 515 및 516과 같이 제2입력신호GTLF 및 제2기준신호GTLBF로 레벨이 상승된다. 그러나 상기 두 입력신호의 전압차를 증폭하는 ECL버퍼회로는 엔모오스트랜지스터35의 게이트전극으로 인가되는 전류제어신호Ref가 일정한 값을 유지하므로, 상기 엔모오스트랜지스터35를 통해 흐르는 제5도의 513과 같이 일정한 전류가 흐르게 된다. 따라서 상기 노드N3 및 노드N4를 통해 출력되는 제1출력신호GTLS 및 제2출력신호GTLBS는 제5도의 519 및 520과 같이 ECL 레벨로 상승되며 스윙폭이 GTL레벨로 유지된다. 이후의 동작은 상술한 바와 같이 수행된다.

Claims (8)

  1. 반도체 메모리장치의 입력회로에 있어서, GTL 레벨의 스윙폭을 갖는 제1입력신호 및 상기 GTL 레벨의 제1기준신호를 입력하는 입력부와, 상기 제1입력신호를 ECL 레벨로 레벨 쉬프트시켜 제2입력신호를 발생하는 제1레벨쉬프터와, 상기 제1기준신호를 ECL 레벨로 레벨 쉬프트시켜 제2기준신호를 발생하는 제2레벨쉬프터와, 상기 제2입력신호 및 제2기준신호를 입력하며, 상기 두 입력신호의 차에 따라 상기 GTL 레벨의 스윙폭을 유지하며 ECL 레벨로 상승된 출력신호를 발생하는 버퍼부로 구성된 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  2. 제3항에 있어서, 상기 레벨쉬프터들이 모오스트랜지스터의 소오스폴로워의 부하로 구현되는 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  3. 제4항에 있어서, 상기 스윙폭이 0.4V-0.8V의 범위 내에 있으며, 상기 GTL 기준신호가 GTL 기준신호가 GTL 공급전원의 중간 전압인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  4. 제4항에 있어서, 상기 스윙폭이 0V-1.2V의 범위 내에 있으며, 상기 GTL 기준신호가 상기 GTL 공급전원의 중간전압인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  5. 반도체 메모리장치의 GTL레벨신호 입력회로에 있어서, 소정의 스윙폭을 갖는 상기 GTL신호 입력부와, GTL 기준신호 입력부와, 노말모드시 제1논리신호를 가지며 대기모드시 제2논리신호를 가지는 모드제어신호 입력부와, 상기 모드제어신호에 의해 동작되는 제1레벨쉬프터를 구비하며, 상기 GTL신호를 ECL 레벨로 레벨 쉬프트시켜 ECL 신호를 발생하는 제1발생기와, 상기 모드제어신호에 의해 동작되는 제2레벨쉬프트터를 구비하며, 상기 GTL 기준신호를 ECL 레벨로 레벨 쉬프트 시켜 ECL 기준신호를 발생하는 제2발생기와, 상기 ECL신호 및 ECL 기준신호의 차를 비교하며, 상기 GTL신호의 스윙폭을 유지하며 ECL레벨로 상승되는 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성된 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  6. 제7항에 있어서, 상기 제1레벨쉬프터가, ECL신호를 발생하는 제1접속노드와, 전원전압과 상기 제1접속노드 사이에 연결되며 게이트전극이 상기 모드제어신호에 연결되는 제1모오스트랜지스터와, 상기 제1접속노드와 접지전압 사이에 연결되며 상기 게이트전극이 상기 GTL신호에 연결되는 제2모오스트랜지스터로 구성되어, 상기 제1논리의 모드제어신호 입력시 상기 제1모오스트랜지스터가 온 스위칭되어 상기 GTL신호를 ECL신호로 레벨쉬프트하여 출력하고, 제2논리의 모드제어신호 입력시 오프스위칭되며, 상기 제2레벨쉬프터가, ECL 기준신호를 발생하는 제2접속노드와, 전원전압과 상기 제2접속노드 사이에 연결되며 게이트전극이 상기 모드제어신호에 연결되는 제3모오스트랜지스터와, 상기 제2접속노드와 접지전압 사이에 연결되며 상기 게이트전극이 상기 GTL 기준신호에 연결되는 제4모오스트랜지스터로 구성되어, 상기 제1논리의 모드제어신호 입력시 상기 제3모오스트랜지스터가 온 스위칭되어 상기 GTL 기준신호를 ECL 기준신호로 발생하고 상기 제2논리의 모드제어신호 입력시 오프스위칭되는 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  7. 제8항에 있어서, 상기 스윙폭이 0.4V-0.8V의 범위 내에 있으며, 상기 GTL 기준신호가 GTL 공급전원의 중간전압인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  8. 제8항에 있어서, 상기 스윙폭이 0V-1.2V의 범위 내에 있으며, 상기 GTL 기준신호가 GTL 공급전원의 중간전압인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
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