KR0149650B1

KR0149650B1 - 전류 증폭기

Info

Publication number: KR0149650B1
Application number: KR1019900003229A
Authority: KR
Inventors: 게르리트 블란켄 피에테르; 페트루스 마리아 베르다스돈크 요한네스
Original assignee: 프레데릭 얀 스미트; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1989-03-15
Filing date: 1990-03-12
Publication date: 1999-09-01
Also published as: JP2869664B2; DE69011366T2; EP0387951A1; KR900015441A; JPH02274109A; HK44296A; DE69011366D1; US5038114A; EP0387951B1

Abstract

전류 증폭기는, 제1트랜지스터(T1)를 통해 제1출력 단자(2)에서 제1출력 전류(Iout1)를 획득하고 전류 미러(6)를 통해 제2출력 단자(8)에서 제2출력전류(Iout2)를 획득하기 위해 증폭될 입력 전류(Iin)용 입력 단자(1)를 구비한다. 다이오드 접속된 트랜지스터(T5)는 입력에서의 전류분기를 향상시킴으로써 전류 증폭기의 대역폭 및 출력 스윙을 확장시킨다.

Description

전류 증폭기

제1도 및 제2도는 본 발명에 따른 전류 증폭기의 실시예를 나타내는 도시도.

제3(a)도 및 제3(b)도는 본 발명에 따른 전류 증폭기의 바이어스-전압원의 예를 나타내는 도시도.

* 도면의 주요부분에 대한 부호의 설명

2 : 제1출력단자 3 : 바이어스-전압단자

4 : 바이어스-전압원 6 : 제1전류미러

14 : 전류원

본 발명은 전류 증폭기로서, 입력 전류를 수신하는 입력 단자와, 제1 및 제2출력 전류를 각각 제공하는 제1 및 제2출력단자와, 콜렉터-에미터 경로가 제1출력 단자와 입력 단자 사이에 배치되며 베이스가 바이어스 전압 수신용 바이어스 전압 단자에 결합되는 제1트랜지스터와, 입력단자, 출력단자 및 공통단자를 갖는 제1전류 미러를 구비하여, 상기 제1전류 미러의 입력단자, 출력단자 및 공통단자는 전류 증폭기의 입력단자와, 전류 증폭기의 제2출력 단자 및 전원 단자에 각각 결합되고, 제1전류 미러의 입력 단자는 최소한 두 개의 직렬 접속된 반도체 접합부에 의하여 공통 단자에 결합되는 전류 증폭기에 관한 것이다.

이러한 전류 증폭기는 유럽 특허출원 제 EP 0,055,T24호의 제2도로부터 공지되어 있다. 상기 공지된 전류 증폭기에서, 전류 증폭기의 입력 단자에 인가된 입력 전류는 두 부분으로 분기된다. 제1부분은 제1트랜지스터의 에미터-콜렉터 경로를 통해 제1출력 단자에 흐른다. 제2부분은 제1전류 미러의 입력 단자로 흐른다. 제1전류 미러의 출력은 전류 증폭기의 제2출력 단자에 결합된다. 전류 증폭기의 제1 및 제2출력 전류를 얻기 위하여 출력 단자에는 적절한 부하가 결합된다. 입력 전류가 제로일 때, 제1 및 제2출력 단자에 흐르는 정상동작 전류의 크기는, 제1트랜지스터의 베이스에 결합된 바이어스-전압 단자의 바이어스 전압과 제1전류 미러의 전류 전송에 의해 결정된다. 제1전류 미러의 직렬 접속된 반도체 접합부와 제1트랜지스터의 에미터 라인은 저항을 구비하나, 이러한 저항은 제1 및 제2출력 전류의 스윙(swing)을 제한한다. 증가하는 정극성 입력 전류가 전류 증폭기의 입력 단자에 인가될 때, 직렬 접속된 반도체 접합부의 저항 양단의 증가하는 전압 강하로 인해 상기 입력 단자상의 전압이 증가한다. 제1트랜지스터의 베이스 상의 바이어스 전압은 일정하므로, 전류 증폭기의 입력단자 상에서의 전압 증가는 제1트랜지스터를 통해 흐르는 전류를 감소시킨다. 입력 전류의 특정 값에 대하여, 제1트랜지스터를 통해 흐르는 전류와, 전류 증폭기의 제1출력 전류는 제로가 된다. 반대로, 부극성 입력 전류가 증가할 경우, 제1트랜지스터의 에미터 라인의 저항 양단의 전압 강하가 증가하므로 전류 증폭기의 입력 단자 상에서의 전압은 감소한다. 실제로 전류 증폭기의 입력 단자에서의 전압감소는 제1전류 미러의 직렬 접속된 반도체 접합부가 턴오프되도록 하므로, 전류 증폭기의 제2출력 전류는 제로가 된다. 제1 및 제2출력 전류의 스윙은 상기 저항값을 감소시키거나 또는 이러한 저항을 단락시킴으로써 증가된다. 저항이 완전히 단락되었을 때 출력 스윙은 최대가 되나, 제1트랜지스터의 에미터와 제1전류 미러의 입력으로 분기되는 입력 전류 부분은 동일하지 않게 된다. 이것의 결과로써, 입력 전류 변화에 대응하는 전류 증폭기의 제1출력 전류에서의 상대적인 전류 변화는 전류 증폭기의 제2출력 전류에서의 상대적인 전류 변화보다 실질적으로 더 크다. 적절한 구동의 경우에, 제1트랜지스터의 천이 주파수가 작은 전류에 대해서 감소하기 때문에 제1출력 전류의 최대값이 크게 감소하여 제1출력전류의 대역폭이 감소된다. 감소하는 대역폭의 결과로 발생되는 제1출력 전류에서의 신호 왜곡은 제1출력 전류의 유효 스윙을 제한하며, 결과적으로 전체 전류 증폭기의 출력 스윙을 제한한다.

본 발명의 목적은 개선된 출력 스윙을 가지며 서두에서 한정되는 형태의 전류 증폭기를 제공하는 것이다.

이것을 위하여, 본 발명에 따라 서두에 한정된 형태의 전류 증폭기는, 제1트랜지스터의 에미터와 전류 증폭기의 입력단자 사이에 다수의 직렬 접속된 반도체접합부가 배열되고, 상기 반도체 접합부의 수는 제1전류 미러의 입력 단자와 공통단자 사이에 직렬 접속된 반도체 접합부의 수보다 하나 더 작은 것을 특징으로 한다.

다이오드 접속된 트랜지스터의 베이스 에미터 접합부인 반도체 접합부를 배열시킴으로써, 제1트랜지스터의 에미터 라인에서, 입력 전류는 전류 증폭기의 제1 및 제2출력 전류의 순시 값의 적(Product)이 항상 일정하게 유지하도록 분기된다. 제1출력 전류에서의 상대적인 전류 변화는 제2출력 전류의 전류 변화에 순응하여 보다 양호해 진다. 그러므로, 종래기술의 전류 증폭기에 비해, 본 발명에 따라서, 제1 및 제2출력 전류가 왜곡되지 않고도 보다 큰 전류가 전류 증폭기의 입력에 인가될 수 있다.

제1전류 미러는 전류 증폭기에 편승되는 요구에 따라 여러 가지 방법으로 구성될 수도 있다. 본 발명에 따른 전류 증폭기의 실시예는, 1전류 미러의 입력단자가 제2트랜지스터의 베이스-에미터 접합부와 다이오드-접속된 제3트랜지스터의 콜렉터-에미터 경로의 직렬 장치를 통하여, 또한 제3트랜지스터의 베이스에 결합되는 베이스를 갖는 제4트랜지스터의 콜렉터-에미터 경로를 통하여 공통 단자에 결합되고, 제1전류 미러의 출력 단자는 제2트랜지스터의 콜렉터에 결합되고, 제1트랜지스터의 에미터가 다이오드-접속된 제5트랜지스터의 베이스-에미터 접합부를 통하여 전류 증폭기의 입력 단자에 결합되는 것을 특징으로 한다.

제2, 제3 및 제4트랜지스터는, 만족스러운 고주파수 특성을 가지면서 충분히 정밀하여 전류 증폭기용으로 아주 적합한 전류 미러를 구성한다.

본 발명에 따른 전류 증폭기의 또 다른 실시예는, 제1전류 증폭기의 제1 및 제2출력 단자가 제2전류 미러의 입력 단자와 출력 단자 각각에 결합되는 것을 특징으로 한다.

제2전류 미러를 추가함으로써, 제2출력 단자에서 획득 가능한 차전류는 전류 미러가 동일한 전류 전송을 가진다면, 입력 전류에 선형으로 비례한다.

제1트랜지스터의 베이스상의 바이어스 전압은 제1 및 제2출력 단자에서 정상 동작 전류를 규정한다. 바이어스-전압원은 공통-베이스 장치로 동작하는 제1트랜지스터의 고주파수 특성이 악영향을 받지 않도록 제1트랜지스터의 베이스에서 교류 임피던스를 최소화시켜야 한다. 이를 위해 본 발명에 따른 전류 증폭기의 실시예는, 전류 증폭기가 바이어스-전압원을 더 구비하며, 상기 바이어스-전압원은, 바이어스 전압 단자에 결합된 입력단자, 출력 단자, 전원단자에 결합된 공통단자를 가지는 제3전류 미러와, 바이어스-전압 단자에 결합된 에미터, 제3전류미러의 출력 단자 및 전류원에 결합된 베이스를 갖는 제6트랜지스터를 구비하며, 제3전류미러의 입력 단자와 공통 단자 사이에서 제3전류 미러에 직렬로 다수의 반도체 접합부가 배열되고, 상기 접합부 수는, 바이어스 전압 단자와 전류 증폭기의 입력 단자 사이의 반도체 접합부 수와, 전원 단자와 전류 증폭기의 입력 단자사이의 반도체 접합부 수의 합과 동일한 것을 특징으로 한다.

제3전류 미러의 입력 단자로 흐르는 전류는 전류원으로부터의 전류에 비례한다. 바이어스-전압원 및 전류 증폭기내 전원 단자와 바이어스-전압 단자 사이의 베이스 에미터 접합부 수가 동일할 때, 제1 및 제2출력 전류에서의 정상 동작전류도 상기 전류에 비례할 것이다. 제6트랜지스터의 에미터 상에서의 전압 변화는 제3전류 미러를 통하여 제6트랜지스터의 베이스 상에서 반대 방향의 전압 변화에 의해 상쇄되기 때문에 바이어스-전압 단자에서의 출력 임피던스는 작다.

본 발명은 첨부된 도면을 참조하여 더욱 상세히 설명될 것이다.

제1도는 본 발명에 따른 전류 증폭기의 실시예를 나타내는 회로도를 도시한다. 트랜지스터(T5,T1)의 콜렉터-에미터 경로의 직렬 장치는 입력 단자를 전류 증폭기의 제1출력 단자(2)에 접속시킨다. 트랜지스터(T5)는 콜렉터와 베이스를 상호 결합시키는 것에 의해 다이오드로서 접속된다. 트랜지스터(T1)는 바이어스-전압원(4)에 접속되는 바이어스 전압 단자(3)에 결합된 베이스를 가진다. 입력단자(1)는 제1전류 미러(6)의 입력 단자(5)에도 결합되며, 상기 전류 미러는 전류증폭기의 제2출력 단자(8)에 결합된 출력단자(7)를 가진다. 제1전류 미러(6)는 트랜지스터(T2,T3 및 T4)를 구비한다. 트랜지스터(T2,T3)의 콜렉터-에미터 경로는 제1전류 미러(6)의 출력단자(7)와 전원단자(9) 사이에 직렬로 배치된다. 트랜지스터(T2)는 제1전류 미러(6)의 입력 단자(5)에 접속된 베이스를 가진다. 트랜지스터(T3)의 콜렉터 및 베이스는 상호 결합되고 또한 트랜지스터(T4)의 베이스에도 결합되며, 트랜지스터(T4)의 베이스-에미터 접합부는 트랜지스터(T3)의 베이스-에미터 접합부와 병렬로 배치된다. 트랜지스터(T4)의 콜렉터는 제1전류 미러(6)의 입력단자(5)에 결합된다. 트랜지스터(T3)와 트랜지스터(T4)의 에미터 영역 비는 n:1이며, 이것은 제1전류 미러(6)의 전류 전송을 한정한다. 전류 전송은, 전류 미러(6)의 출력 단자(7)의 전류와 입력 단자(5)의 전류 사이의 비이다. 트랜지스터(T1,T5)의 에미터 영역은 동일하게 선택된다. 또한 이것은 트랜지스터(T2,T3)의 에미터 영역에 적용된다.

입력 전류(Iin)는 전류 증폭기의 입력 단자(1)에 인가되며, 트랜지스터(T5 및 T1)를 통하여 전류 증폭기의 출력단자(2)로 흐르는 전류(Iout1)와, 전류 미러(6)의 입력 단자(5)로 흐르는 전류(Im)로 분할된다. 전류(Im)는 전류 미러(6)의 출력 단자(7)에서 크기가 n배가 되며 전류 증폭기의 출력 단자(8)를 통해 흐르는 전류를 발생한다. 다음의 관계식이 성립한다.

입력 전류(Iin)가 제로이면, 출력단자(2,8)에 흐르는 정상 동작 전류의 크기는 바이어스-전압원(4)으로부터의 바이어스 전압(Vbias)에 의존한다. Iout1의 정상 동작 값이 Iq와 동일하다면, Iout2의 정상 동작 전류는 n*Iq와 동일할 것이다.

트랜지스터의 베이스 에미터 전압(Vbe)과 트랜지스터를 통해 흐르는 전류(I) 사이의 관계식은 공지된 다이오드 항등식, 즉,

에 의해 제공된다. 여기서 VT 및 Ic는 상수이다. Ic는 트랜지스터의 에미터 영역에 비례하는 포화 전류이다. 베이스 전류를 무시할 때 트랜지스터(T1 및 T5)를 통해 흐르는 전류는 동일하며, 그에 따라 베이스-에미터 전압도 동일하다. 그 결과 트랜지스터(T1 및 T5)의 베이스 에미터 전압도 서로 동일하다. 트랜지스터(T1,T5,T2 및 T3)의 베이스-에미터 전압의 합은 바이어스 전압(Vbias) 과 동일하다. 즉,

다이오드 항등식(3)을 이용하면

가 되고, 항등식 (5)는 다음과 같이 감소될 수 있다.

여기서, C는 입력전류(Iin)가 제로인 것으로 가정함으로써 계산되는 상수이다. 상기 경우에서, Iout1 = Iq, Iout2 = n*Iq 이며, 그 결과,

이다. 전류 증폭기의 출력 전류값은 일정하다. 예를 들면, Iout1이 열 배로 크게 된다면 Iout2는 열 배로 작아지며, 반대의 경우도 성립한다. 예로서, 전류 미러(6)의 전류 전송이 n=3이고, 바이어스 전압 Vbias은 Iout1에서 정상 동작 전류(Iq)가 1mA가 되도록 선택된다고 가정한다. 그러므로 Iout2에서의 정상 동작 전류성분은 3mA이다. 또한, 입력 전류(Iin)가 전류 증폭기 내로 흐르고, Iin은 Iout2가 그 정상 동작 전류의 열 배의 크기, 즉 30mA가 되도록 하는 값을 갖는다고 가정하면, 항등식 (7)로부터 Iout1은 그 정상 동작 전류의 10분의 1, 즉 0.1mA로 작아진다. 입력 전류 Iin은 항등식(1), (2)에 의해 계산되며, 그 값은 9.9mA이다. 이번에는 Iout2의 정상 동작 전류의 10분의 1, 즉, 0.3mA인 Iout2를 발생시히는 반대 방향의 입력 전류(Iin)에 대해 유사한 계산을 적용하면, 전류 Iout1은 10mA값이 되고 전류 Iin은 -9.9mA 값이 된다.

다이오드-접속된 트랜지스터(T5)의 중요성은 항등식 (4), (5), (6), (7)에서 Vbe5를 제거하는 것에 의해 알 수 있다. 이때, Iout1과 Iout2의 제곱의 적(product )은 일정하다.

여기서 K는 상수이다. 여기서 Iout2의 크기를 열 배로 크게 하면 Iout1이 1/100으로 감소된다. Iout2가 30mA로 증가하면, Iout1은 대략 10mA의 입력 전류(Iin)에 대하여 0.01mA로 감소한다. 반대 방향의 -10mA의 입력 전류(Iin)는 대략 10mA의 전류 Iout1과 대략 0.95mA의 전류 Iout2를 발생시킨다. 트랜지스터(T5)가 없으면, 본 실시예에서 대략 +10mA인 Iin의 특정 변화는 Iout2에서 보다도 Iout1에서 좀 더 큰 전류 변화를 발생시킨다. 트랜지스터(T5)가 없을 경우 Iin의 동일한 입력전류 조건에 대한 Iout1의 최소 전류는, 트랜지스터(T5)가 존재하는 경우보다도 실질적으로 더 작다(본 실시예에서는 대략 10배). Iout2의 최소값 변화는 더 작다(본 실시예에서는 대략 3배). 트랜지스터(T1)를 통해 흐르는 최소 전류는 트랜지스터(T2,T3)를 통해 흐르는 최소 전류에 비해 매우 작아지므로, 트랜지스터(T1)의 콜렉터 전류 감소에 기인한 변이 주파수의 감소가 출력 전류(Iout1)에서 나타난다. 출력 전류 Iout2의 경우에는 그렇지 않지만, 출력전류(Iout1)는 대역폭이 감소하여 신호 왜곡을 초래한다.

다이오드-접속된 트랜지스터(T5)를 추가함으로써, 트랜지스터(T1)에서의 상대적인 전류 변화는 실질적으로 더 작아지며 트랜지스터(T2,T3)에서의 전류 변화에 따라 보다 양호해 진다. 이제 극 값(extreme value)과 정상동작 값(quiescent value) 사이의 비율은 양쪽 출력 전류에서 동일하므로, 이들 전류는 유사한 고주파수 신호를 나타낸다. 나머지에 대해서도 입력 전류 조건이 동일하다면, 출력 전류(Iout1)에서의 왜곡은 더 적다. 그러므로, 나머지에 대해서 Iout1의 고주파수 신호 왜곡을 동일하게 유지한다면, 전류 증폭기의 전류 소비를 감소시키기 위하여 정상 동작 전류(Iq)를 감소시키는 것도 가능하다.

제2도는 본 발명에 따른 전류 증폭기의 제2실시예를 도시한다. 이 도면에서 제1도에 대응하는 부분은 동일한 참조 번호를 사용한다. 임의의 형태일 수 있는 제2전류 미러(20)가 제1도의 전류 증폭기의 출력단자(2,8)에 결합된다. 제2전류 미러(20)는 출력단자(2)에 결합된 입력단자(21)와, 출력단자(8)에 결합된 출력단자(22)를 가진다. 이러한 결합은 직접 또는 적절한 임피던스를 통하여 실행될 수 있다. 제2전류 미러(20)는 적절한 전원 전압을 인가하는 공통단자(23)를 더 구비한다. 제2전류미러(20)의 출력단자(22)가 결합된 출력단자(24)에서, 제2전류미러(20)의 전류전송이 제1전류미러(6)의 전류전송과 동일하도록 선택된다면, 크기가 n*Iin과 동일한 차전류(Id)가 획득될 수 있다. 이것은 전류차 Id가 다음 식에 따르기 때문이다.

항등식 (2)에 항등식 (1)을 사용하면 그때 Id/Iin 비는 다음과 같다.

제2도에 도시된 전류 증폭기는 입력단자(1)에서 분기되는 전류에 상관없는 선형전류 이득 Id/Iin을 가진다. 다이오드-접속된 트랜지스터(T5)는 트랜지스터(T1)에서의 전류 변화를 제한하고, Iout1 및 n*Iout에서, 그리고 그에 따라 차전류(16)에서 대역폭의 손실 없이 보다 큰 선형 출력 스윙을 제공한다. 그러므로, 상기 실시예는, 낮은 정상 동작 전류, 큰 출력 스윙 및, 큰 대역폭을 갖는 AB급 전류 증폭기에 매우 적합하다.

제3도는 바이어스-전압원(4)의 두 실시예를 도시한다. 상기 도면에서 제1도의 참조번호에 대응하는 참조번호는 동일한 의미를 가진다. 제3(a)도에 도시된 예에서, 트랜지스터(T6)의 에미터는 바이어스-전압단자(3)에 결합되고, 트랜지스터(T7 내지 T11)를 구비하는 제3전류 미러의 입력 단자(11)에 결합된다. 입력단자(11)는 트랜지스터(T8)의 단락된 콜렉터 베이스 접합부에 결합되며, 트랜지스터(T8) 베이스-에미터 접합부는 트랜지스터(T7)의 베이스-에미터 접합부와 병렬로 배열된다. 트랜지스터(T7)의 콜렉터는 제3전류 미러의 출력난자(13)에 접속되고, 출력 단자(13)는 트랜지스터(T6)의 베이스와 전류원(14)에 접속된다. 트랜지스터(T6)의 콜렉터 및 전류원(14)은 또 다른 전원단자(10)에 접속된다. 트랜지스터(T7 및 T8)의 에미터가 결합되는 노드는 3개의 다이오드 접속된 트랜지스터(T9,T10 및 T11)의 장치를 통하여 제3전류 미러의 공통단자(12)에 접속된다. 상기 공통 단자(12)는 전원단자(9)에 접속된다. 바이어스-전압단자(3)와 전원단자(9)사이의 베이스-에미터 접합부 수는 4이다. 상기 수는 제1도에 도시된 회로에서와 동일하다. 이러한 트랜지스터 구성은 제1도에 도시된 회로의 출력단자(2,8)에서의 정상 동작 전류가 사실상 온도에 무관하며 전류원(14)으로부터의 전류 I에 비례하도록 한다.

제1도에 도시된 전류 증폭기의 트랜지스터(T1)는 공통 베이스 장치로 동작한다. 바이어스-전압 단자에서의 저임피던스는 트랜지스터(T1)의 고주파수 특성을 촉진시킨다. 그러므로, 바이어스 전압원(4)의 출력 임피던스는 가능한 한 낮아야한다. 제3(a)도에 도시된 회로에서 이것은, 트랜지스터(T6)의 에미터로부터 트랜지스터(T8 및 T7)를 통하여 T6의 베이스까지 형성되는 부극성-피드백 루프에 의해 달성된다. 트랜지스터(T6)의 에미터 상에서의 전압 증가는, 트랜지스터(T8)의 콜렉터 전류를 증가시킨다. 트랜지스터(T7)에서의 콜렉터 전류 증가는, 트랜지스터(T6)의 베이스 전압을 감소시켜, 트랜지스터(T6)의 에미터 상에서의 전압 증가를 상쇄시킨다.

제3(b)도에 도시된 바이어스-전압원(4)은 제3(a)도에 도시된 것들 수정한 것이며 대응하는 부분에는 동일한 참조 번호를 사용한다. 여기서는 3개의 다이오드 접속된 트랜지스터(T9,T10,T11)를 구비하는 장치가, 트랜지스터(T7,T8)의 에미터 사이의 공통 노드와 공통 단자(12) 사이에 배열되는 것이 아니라, 트랜지스터(T6)의 에미터와 트랜지스터(T8)의 콜렉터 사이에 배열된다. 이 회로는 제3(a)도에 도시된 것과 유사한 방법으로 동작한다.

본 발명은 본원에 도시된 실시예로 제한 받지 않는다. 도시된 NPN 트랜지스터 대신에, PNP 트랜지스터가 사용될 수도 있다. 제1 및 2도에 도시된 전류 증폭기의 제1전류 미러(6)가, 입력 단자(5)와 전원 단자(9) 사이에 배열된 베이스-에미터 접합부의 수가 2보다 크도록 구성된 형태라면, 도시된 바와 같이, 입력 단자(1)에어 분기되는 양호한 전류를 달성하기 위해 동일한 수의 부가적인 다이오드-접속된 트랜지스터가 트랜지스터(T5)와 직렬로 배열되어야 한다. 또한, 이 경우 바이어스-전압원(4)에서 바이어스-전압단자(3)와 공통 단자(12) 사이의 다이오드 접속된 트랜지스터의 수는, 바이어스-전압원내 단자(3,9) 사이의 베이스-에미터 접합부의 수가 제1도 및 2도에 도시된 전류 증폭기에서와 동일해 지도록 채택되어야 한다.

바이어스-전압원(4) 내 제3전류 미러(T7 내지 T11)는 다른 방법으로 실현될 수도 있다. 예를 들면, 이것은 제1도 및 2도에 도시된 제1전류 미러(6)와 동일한 형태의 전류 미러에 의해 가능하다. 상기 경우, 제3전류 미러의 입력단자(11)와 공통단자(12) 사이의 베이스-에미터 접합부의 수를 일정하게 유지하기 위하여 다이오드-접속된 트랜지스터의 장치의 트랜지스터 수는 하나 감소되어야 한다.

트랜지스터(T6)는 복합 트랜지스터, 예를 들면, 다알링턴 트랜지스터가 될 수도 있다. 트랜지스터(T6)에 단극 형태의 트랜지스터(FET)를 사용하는 것도 가능하다. 또한, 트랜지스터(T6)의 에미터와 바이어스-전압 단자(3) 사이에 임피던스가 배열될 수도 있다.

전류 미러(20)가 전류 증폭기의 나머지 성분과 동일한 형태의 트랜지스터를 구비할 필요는 없다. 예를 들면, MOS트랜지스터를 사용하는 것도 가능하다. 또한, 바이어스-전압원(4)은 다른 공지된 방법으로 구성될 수도 있다.

Claims

입력 전류를 수신하는 입력단자와; 제1 및 제2출력 전류를 각각 제공하는 제1 및 제2출력 단자와; 콜렉터-에미터 경로가 상기 제1출력 단자와 상기 입력단자 사이에 배치되고 베이스가 바이어스 전압을 수신하기 위한 바이어스전압 단자에 결합되어 있는 제1트랜지스터와; 입력 단자, 출력 단자 및 공통 단자를 갖는 제1전류 미러를 구비하며, 상기 제1전류 미러의 입력단자, 출력 단자 및 공통 단자는 전류 증폭기의 입력 단자, 전류 증폭기의 제2출력 단자 및 전원 단자에 각각 결합되며, 상기 제1전류 미러의 입력 단자는 최소한 두 개의 직렬 접속된 반도체 접합부에 의해 상기 공통 단자에 결합되는 전류 증폭기에 있어서, 상기 제1트랜지스터의 에미터와 상기 전류 증폭기의 입력단자 사이에 다수의 직렬 접속된 반도체 접합부가 배치되어 상기 제1출력 전류를 전달하고, 상기 제1트랜지스터의 에미터와 상기 전류 증폭기의 입력 단자 사이의 상기 직렬 접속된 반도체 접합부 수는, 제1전류 미러의 입력 단자와 상기 공통단자 사이의 상기 직렬 접속된 반도체 접합부의 수보다 하나 더 작은 것을 특징으로 하는 전류 증폭기.
제1항에 있어서, 상기 제1전류 미러의 입력 단자는, 제2트랜지스터의 베이스-에미터 접합부와 다이오드-접속된 제3트랜지스터의 콜렉터-에미터경로의 장치를 통하여, 또한 상기 제3트랜지스터의 베이스에 결합되는 베이스를 갖는 제4트랜지스터의 콜렉터-에미터 경로를 통하여, 상기 공통 단자에 결합되고, 제1전류 미러의 출력 단자는 제2트랜지스터의 콜렉터에 결합되고, 제1트랜지스터의 에미터는 다이오드-접속된 제5트랜지스터의 베이스-에미터 접합부를 통하여 상기 전류 증폭기의 입력 단자에 결합되는 것을 특징으로 하는 전류 증폭기.
제1 또는 2항에 있어서, 상기 제1전류 증폭기의 제1 및 제2출력단자는 상기 제2전류 미러의 입력단자 및 출력단자에 각각 결합되는 것을 특징으로 하는 전류 증폭기.
제3항에 있어서, 상기 제1전류 미러 및 상기 제2전류 미러는 입력 단자로부터 출력단자로 동일한 전류 전송을 갖는 것을 특징으로 하는 전류 증폭기.
제1항, 2항 또는 4항 중 어느 한 항에 있어서, 상기 전류 증폭기는 바이어스-전압원을 더 구비하며, 상기 바이어스 전압원은, 상기 바이어스 전압단자에 결합된 입력 단자와, 출력 단자와, 상기 전원 단자에 결합된 공통 단자를 갖는 제3전류 미러와, 상기 바이어스 전압 단자에 결합된 에미터와, 상기 제3전류 미러의 출력단자 및 전류원에 결합된 베이스를 갖는 제6트랜지스터를 구비하며, 상기 제3전류 미러의 입력 단자와 상기 공통 단자 사이에 상기 제3전류미러에 직렬로 다수의 반도체 접합부가 배치되고, 상기 접합부 수는, 상기 바이어스 전압 단자와 상기 전류 증폭기의 입력단자 사이의 반도체 접합부 수와, 상기 전원 단자와 상기 전류 증폭기의 입력단자 사이의 반도체 접합부의 수의 합과 동일한 것을 특징으로 띠는 전류 증폭기.
제5항에 있어서, 상기 제3전류 미러의 출력 단자는 제7트랜지스터의 콜렉터에 결합되고, 상기 제7트랜지스터의 베이스-에미터 접합부는 다이오드-접속된 제8트랜지스터의 베이스 에미터 접합부에 병렬로 배치되며, 상기 제8트랜지스터의 콜렉터는 상기 제3전류 미러의 입력 단자에 결합되고, 상기 제7트랜지스터의 에미터와 상기 제8트랜지스터 에미터 사이의 공통 노드는 상기 제3전류 미러의 공통 단자에 결합되는 것을 특징으로 하는 전류 증폭기.
제6항에 있어서, 상기 공통 노드는 다이오드-접속된 트랜지스터의 다수의 직렬 접속된 콜렉터 에미터 경로의 장치를 통하여 상기 제3전류 미러의 공통단자에 결합되는 것을 특징으로 하는 전류 증폭기.
제6항에 있어서, 상기 제8트랜지스터의 콜렉터는 다이오드-접속된 트랜지스터의 다수의 직렬 접속된 콜렉터 에미터 경로의 장치를 통하여 제3전류 미러의 입력단자에 결합되는 것을 특징으로 하는 전류 증폭기.
제7항 또는 8항에 있어서, 상기 직렬 접속된 콜렉터 에미터 경로의 수는 3인 것을 특징으로 하는 전류 증폭기.