KR0148510B1 - 반도체 메모리 셀 제조방법 - Google Patents

Abstract

본 발명은 메모리셀 어레이 영역과 주변회로부의 사이의 경계 영역에서 칩사이즈 증가에 영향을 미치지 않으면서 프로세스 더미소자를 효과적으로 레이아웃시켜서 단차를 원만하게 하려는 것으로, 주변회로부영역과 메모리셀 어레이 영역사이의 경계영에 기존의 하나의 더미셀과 하나의 더미워드라인에 추가하여 제2더미워드라인과, 이 제2더미워드라인의 메모리셀영역측의 상부 일부분에 더미셀의 캐패시터 플레이트전극단부가 토끼귀모양으로 상향으로 연장되며 형성된 토끼귀단부를 형성하는 단계를 포함하는 반도체 메모리 셀 제조방법이다.

Description

반도체 메모리 셀 제조방법

제1도는 종래의 프로세서 더미 소자를 가진 반도체 메모리 셀 제조방법을 설명하기위해 일부 단면 구조를 보인 도면.

제2도는 본 발명의 프로세서 더미 소자를 가진 반도체 메모리 셀 제조방법을 설명하기위해 일부 단면 구조를 보인 도면.

본 발명은 고집적 메모리 소자에서 프로세서 더미 소자를 가진 반도체 메모리 셀 제조방법에 관한 것으로서, 특히 메모리 셀 어레이 영역과 주변 회로부 영역 사이의 경계영역에서 후속공정 수행에 적당하도록 한 프로세서 더미 소자의 제조방법에 관한 것이다.

종래에는 반도체 메모리 소자를 제조할 때 메모리 셀 영역과 주변회로부 영역 사이에 단차가 너무 크게 나서 메모리 셀 형성후의 금속배선 공정에 어려움이 많으므로 이를 해결하기 위하여 메모리 셀 영역과 주변 회로부 영역 사이에 프로세서 더미 소자를 형성하여 단차를 줄여 주고 있었다. 이 프로세스 더미 소자로는 메모리 셀을 하나와 워드라인 하나를 더 만들었는데, 즉 저장용 캐패시터 하나와 워드라인 하나를 추가하여 형성하였다.

이 프로세스 더미 소자는 메모리 셀 영역과 주변 주변 회로부 영역 사이의 단면 구조를 볼 때 더미 소자를 하나 추가한다는 것이며 실제 디바이스에서는 메모리 셀 영역의 사방 가장자리 부분과 주변 회로부 영역 사이에 프로세서 더미 소자가 형성된다.

구체적으로 설명하면 제1도에 메모리 셀 영역과 주변 주변 회로부영역 사이의 프로세서 더미 소자가 형성된 부분을 단면으로 보인 도면인데, 여기서 도면부호 1번은 p타입의 불순물이 도핑된 단결정 실리콘 기판을 가리키고, 도면 부호 2번은 p타입 불순물이 고농도로 도핑되는 p웰을 가리킴, 2-1번은 n타입 불순물이 고농도로 도핑된 단결정 실리콘 기판을 가리키며, 3번은 채널 스펍퍼를 만들기 위한 n타입 불순물 주입층 즉 n채널 필드 영역을 가리키고, 4번은 국부 산하막층으로 단위소자 영영을 아이소레이션 하기위한 층이며, 5번은 트렌지스터의 게이트 전극으로서 다결정 실리콘으로 형성하고 밑에는 게이트 절연층이 있는 게이트를 가리킨다.

또 6번은 트랜지스터의 소스/드레인 전극으로서 n타입 불순물이 고농도로 주입하여 형성한다. 7번은 LDD 구조의 트렌지스터를 만들기 위한 산화막으로 된 측벽구조로서 사이드월을 가리킨다. 8번은 트렌지스터의 소스와 셀 캐패시터 하부전극 9번과의 접촉을 위한 콘택홀이고 9번은 캐패시터의 노드 전극으로서 다결정 실리콘층으로 되어있다. 10번은 캐패시터의 유전막층이고 11번은 셀 캐패시터 플레이트를 가리킨다. 이것역시 다결정 실리콘층이다. 12번은 11과 14를 전기적으로 격리 및 평편화를 위한 산화막층이고 13번은 메모리셀 트렌지스터 5∼7의 드레인과 비트라인 14를 접촉시켜주기 위한 콘택홀이다. 14번은 비트라인으로서 다결정 실리콘 또는 메탈로 되어있다. 15번은 비트라인(14)와 게이트 셀렉트(16)을 전기적으로 절연시켜주는 산화막층이다. 16번은 게이트 셀렉트로서 메탈배선층이다. 17번은 16번과 워드라인(21)을 전기적으로 절연시켜주기위한 산화층이면서 굴곡화된 평면을 평탄화 시켜주기 1차 산화막층이다. 18번은 워드라인 21번 밑부분을 평탄화를 위한 구조층으로 SOG로 이루어진다. 19번은 17번과 동일한 구조의 산화층이고 20번은 메탈 배선 21과 16을 연결시켜주기 위한 콘택홀이며 21번은 워드라인 역할을 하는 메탈 배선층이고 22번은 소자를 보호하기위한 절연층으로서 패스데이션층이다.

종래의 방법은 먼저 반도체 기판에 활성영역과 격리영역을 구분하는 필드 옥사이드(4)를 형성하고 활성영역에 게이트 옥사이드와 게이트 전극(5)을 형성하고, 게이트 전극 양편에 소스/드레인 영역(6)을 형성하여 트렌지스트 소자를 형성한 후, 전면을 절연층으로 덮고 메모리 셀의 캐패시터 전극과 패스 트렌지스터의 드레인 전극을 연결하기 위하여 콘택홀(8)을 연다음, 캐패시터의 저장전극(9)인 노드 폴리실리콘을 데포지션하고 사진 식각 공정을 고 노드 전극을 형성한다음 노드전극 표면에 유전막(10)을 입히고 유전막 표면에 다시 캐패시터의 플레이트 전극(11)을 형성하여 메모리 셀 소자를 제조한다. 이때 플레이트 전극을 프로세스 더미 소자에서는 필드 절연막위에 주변회로 쪽으로 좀더 길게 하여(즉 더미워드라인 외측으로 연장하여 A부분을 형성) 단차를 완화시키려고 하였다.

그 후 패스 트렌지스터의 소스에 비트라인(14)을 형성하기 위하여 콘택홀을 열고 도전층을 데포지션하여 사진 식각공정으로 비트라인을 형성한다.

여기까지의 공정을 보면 메모리 셀 영역의 가장자리와 프로세서 더미까지 비트라인 일부가 형성되어서 메모리셀 영역과 주변회로부영역사이에 단차를 감소시키는 역활을 플레이트 전극연장부인 A 부분이 담당하고 있음을 알 수 있다.

이렇게 한 후 전면을 절연층으로 덮고 메탈 라인들을 형성하게 되는데, 메모리셀 영역과 주변 회로부 사이를 연결하는 메탈 라인과 워드라인과 비트라인등을 주변회로부와 연결하기 위한 메탈 라인들을 형성한다. 이들 메탈라인들은 주변회로부와 메모리 셀 영역사이를 연결하는 라인들이기 때문에 메모리셀 영역과 주변회로영역 사이의 경사진 단차부분에 형성되게 된다.

도시한 바와같이 메탈라인 16번으로 표시한 메탈라인이 경사영역에 형성되고 상층에 있는 메탈라인과 연결하기 위한 비아홀이 이 메탈라인에 형성되고 비아콘택과 메탈라인(21)이 형성된다.

메탈라인을 다 형성한 후에는 페스베이션층을 덮고 프로세스공정을 완료하게 되는데, 메모리셀 영역과 주변회로부 사이의 단차가 크기 때문에 하층의 메탈라인과 상층메탈라인 또한 하층 접촉부와 상층 라인을 연결하는 콘택홀이나 비아홀을 경사진 경계영역에 형성하여야 할 경우 비아홀이나 콘택홀의 아스펙트 레이쇼가 커져서 하층 메탈라인과 연결하기 위하여 상층 메탈라인을 데포지션할대 연결부위에 접촉불량이 일으나기 쉽고, 불완전한 접촉을 하게되어 소자의 신뢰성을 저하시키고 불량요인을 증가시키게 된다.

이 프로세서 더미 소자는 도면에 표시한 바와같이 캐패시터 노드전극까지 셀 영역의 메모리셀과 같이 형성하고 플레이트 전극은 필드 옥사이드 상면일부까지만 형성하며 또 비트라인을 셀 프로세서 더미소자 노드전극 상부까지만 형성되게 하여 단차를 완화하려고 하였다. 프로세서 더미소자는 주변 회로부에 형성된 필드 옥사이드 상에 노드 전극 일부와 플레이트 전극 일부만 올려지게 되고 더이상에 다른 소자의 형성을 하지 아니하여도 4M DRAM까지의 메모리 소자형성에서는 큰 문제가 없었다.

그렇지만 메모리 소자의 집적도가 커지고 용량이 증가하여 감에 따라 프로세서 더미소자부와 주변 회로부 영역의 접촉면의 경사가 더욱 커지게 되어 주변회로부와 접촉되는 상하메탈라인이 접촉되는 비아홀부분의 콘택불량과 메탈라인의 스텝 카버리지 취약이 심화되었다.

경계영역에서 콘택 20이 접촉하는 배선층 21과 16이 양호하게 접촉되기 힘들고, 콘택 21측벽에 SOG층 18이 있기 때문에 메탈 21의 SOG로부터 흡습의 문제가 있다. SOG층 18은 배선 16 형성후에도 단차가 심하므로 SOG가 배선 16 상부에 고이게 되기 때문이다.

또 심한 단차로 인하여 사진식각공정의 노광시 포카스가 흩트러지는 문제점이 발생된다.

본 발명은 메모리셀 어레이 영역과 주변회로부의 사이의 경계 영역에서 칩사이즈 증가에 영향을 미치지 않으면서 프로세스 더미소자를 효과적으로 에이아웃 시켜서 종래의 문제점을 해결하려는 것이다.

즉 주변회로부영역과 메모리셀 어레이 영역사이의 경계영역에 기존의 하나의 더미셀과 하나의 더미워드라인에 추가하여 제2더미 워드라인과, 이 제2더미워드라인의 메모리셀영역측의 상부 일부분에 더미셀의 캐패시터 플레이트전극단부가 토끼귀모양으로 상향으로 연장되며 형성된 토끼귀단부를 형성하여 단차를 완화시킨다.

제2도는 본 발명의 프로세서 도미소자 제조방법을 설명하기 위하여 본 발명의 방법을 실시하여 제작한 메모리소자의 프로세서 더미소자 부분 단면을 부분적으로 보인 것이다.

제2도에서 도면부호 31번은 p타입의 불순물이 도핑된 단결정 실리콘 기판을 가리키고, 도면 부호 32번은 p타입 불순물이 고농도로 도핑되는 p웰을 가리키며, 32-1번은 n타입 불순물이 고농도로 도핑된 단결정 실리콘 기판을 가리키며, 33번은 채널 스펍퍼를 만들기 위한 n타입 불순물 주입층 즉 n채널 필드 영역을 가리키고, 34번은 국부 산하막층으로 단위소자 영영을 아이소레이션하기위한 층이며, 35번은 트렌지스터의 게이트 전극으로서 다결정 실리콘으로 형성되고 밑에는 게이트 절연층이 있는 게이트를 가리킨다.

또 36번은 트렌지스터의 소스/드레인 전극으로서 n타입 불순물이 고농도로 주입하여 형성한다. 37번은 LDD 구조의 트렌지스터를 만들기 위한 산화막으로 된 측벽구조로서 사이드월을 가리킨다. 38번은 트렌지스터의 소스와 셀 캐패시터 하부전극 9번과의 접촉을 위한 콘택홀이고 39번은 캐패시터의 노드전극으로서 다결정 실리콘층으로 되어있다. 40번은 캐패시터의 유전막층이고 41번은 셀 캐패시터 플레이트를 가리킨다. 이것역시 다결정 실리콘 층이다. 42번은 41과 44를 전기적으로 격리 및 평편화를 위한 산화막층이고 43번은 메모리셀 트렌지스터 35∼37의 드레인과 비트라인 44를 접촉시켜주기위한 콘택홀이다. 44번은 비트라인으로서 다결정 실리콘 또는 메탈로 되어있다. 45번은 비트라인(44)와 게이트 셀렉트(46)을 전기적으로 절연시켜주는 산화막층이다. 46번은 게이트 셀렉트로서 메탈배선층이다. 47번은 46번과 워드라인(51)을 전기적으로 절연시켜주기위한 산화층이면서 굴곡화된 평면을 평탄화 시켜주기 1차 산화막층이다. 48번은 워드라인 51번 밑부분을 평탄화를 위한 구조층으로 SOG로 이루어진다. 49번은 47번과 동일한 구조의 산화층이고 50번은 메탈 배선 51과 46을 연결시켜주기 위한 콘택홀이며 51번은 워드라인 역할을 하는 메탈 배선층이고 52번은 소자를 보호하기위한 절연층으로서 패스데이션층이다.

본 발명의 방법에서 프로세서 더미 소자를 형성하는 방법은 종래 기술과 유사하다. 다만 프로세서 더미부에서 더미워드라인(35')을 만들고, 캐패시터의 플레이트 전극 단부가 더미워드라인(35')을 일부분 오버랩되어 토끼귀단부(B부분)를 형성한 것이다.

따라서 절연층 42와 45가 주변 회로부와 메모리셀부 경계면의 경사를 완만하게 만들어 준다. 그리고 배선층 46,50,51에 대한 포토 에치시 경계면에서 안정적인 공정을 할 수 있다.

본 방법은 먼저 반도체 기판에 활성영역과 격리영역을 구분하는 필드옥사이드(34)를 형성하고 활성영역에 게이트 옥사이드와 게이트 전극(35)을 형성한다. 이때 메모리 셀 어레이 영역과 주변 회로부 영역 사이의 경계 영역에서 필드 절연층위에 더미 게이트 라인 즉 워드라인(35')을 더미로 하나 더 형성한다. 그리고 게이트 전극 양편에 소스/드레인 영역(36)을 형성하여 트렌지스터 소자를 형성한 후, 전면을 절연층으로 덮고 메모리 셀의 캐패시터 전극과 패스 트렌지스터의 드레인 전극을 연결하기 위하여 콘택홀(38)을 연다음, 캐패시터의 저장전극(39)인 노드 폴리실리콘을 데포지션하고 사진 식각공정으로 노드 전극을 형성한다. 이 캐패시터의 노드 전극 까지는 더미 셀이나 일반 셀이나 같이 한다. 이어서 노드전극 표면에 유전막(40)을 입히고 유전막 표면에 다시 캐패시터의 플레이트 전극(41)을 형성하여 메모리 셀 소자를 제조한다. 이때 플레이트 전극을 프로세스 더미 소자에서는 필드 절연막위에 주변회로 쪽으로 좀더 길게 하여 더미 워드라인 상부에까지 연장되게하여 토끼귀모양으로 된 토끼귀단부를 형성한다.

그 후 패스 트렌지스터의 소스에 비트라인(44)을 형성하기 위하여 콘택홀을 열고 도전층을 데포지션하여 사진 식각공정으로 비트라인을 형성한다.

이렇게 한 후 전면을 절연층으로 덮고 메탈 라인들을 형성하게 되는데, 메모리셀 영역과 주변 회로부 사이를 연결하는 메탈 라인과 워드라인과 비트라인등을 주변회로부와 연결하기 위한 메탈 라인들을 형성한다. 이들 메탈라인들은 주변회로부와 메모리 셀 영역사이를 연결하는 라인들이기 때문에 메모리셀 영역과 주변회로영역 사이의 경사진 단차부분에 형성되게 된다.

도시한 바와같이 메탈라인 46번으로 표시한 메탈라인이 경사영역에 형성되고 상층에 있는 메탈라인과 연결하기 위한 비아홀이 이 메탈라인에 형성되고 비아콘택과 메탈라인(51)이 형성된다.

메타라인을 다 형성한 후에는 페스베이션층을 덮고 프로세스공정을 완료하게 된다.

이렇게 하면 메모리셀 영역과 주변회로부 영역 사이의 단차가 작은 경사로 되어 하층의 메탈라인과 상층메탈라인 또한 하층 접촉부와 상층 라인을 연결하는 콘택홀이나 비아홀을 경사진 경계영역에 형성하여도 비아홀이나 콘택홀의 아스펙트 레이쇼가 작아서 하층 메탈라인과 연결하기 위하여 상층 메탈라인을 데포지션할때 연결부위 접촉이 양호하게 되고, 또 완전한 접촉을 하게되어 소자의 신뢰성을 높이게 된다.

본 발명의 프로세서 더미 소자는 도면에 표시한 바와같이, 종래보다 더미 워드라인이 하나 더 형성되고, 캐패시터 노드전극까지는 기존의 셀 영역의 메모리셀과 같이 형성하되 플레이트 전극은 필드 옥사이드 상면의 더미 워드라인의 일측 상부까지 연장하여 형성하여 단차를 완화한다.

본 더미소자에 의하면 4M DRAM급 이상의 메모리 소자 형성에서도 양호한 공정을 진행할 수가 있다.

본 발명의 효과로는 메모리셀 어레이부와 주변 회로부 사이의 경계면에서 칩 사이즈 증가에 영향을 미치지 않으면서 프로세서 더미 소자를 효과적으로 형성할 수 있다는 점이다.

메모리셀 어레이부와 주변 회로부의 경계영역에서 산화막층 42 및 45의 경사도가 완만하게 되고 경사도가 완만하게 되므로 인해서 주변 회로부의 배선층 16의 사진 식각시 노광 공정의 포카스가 흩트러지는 문제점을 해결할 수가 있다.

다음의 경계영역에서 콘택 50이 접촉하는 배선층 51가 46을 신뢰성 있게 확보할 수가 있게 되고 콘택홀 51측벽에 SOG층 48이 없기 때문에 메탈 51의 SOG로부터 흡습의 문제 가능성이 없어서 메탈 51의 부식성을 피할 수 있다.

또 경계영역의 프로세서 더미 소자의 더미워드라인 35가 배선층 46밑에 있고 토끼귀단부 41이 더미워드라인 일측과 오버랩 됨으로서 배선층 46과 51의 콘택 50 부분의 아스펙트 레이쇼를 낮출수 있다.

그래서 스텝 카버리지를 향상시키고, 메탈라인 51이 콘택 50을 통하여 배선 46과 양호하게 연결될 수 있다.

Claims (4)

1. 반도체기판의 메모리셀어레이영역에 하나의 워드라인을 갖는 트랜지스터와 하나의 캐패시터로 구성된 메모리셀과, 상기 메모리셀어레이영역과 주변회로부영역 사이의 경계영역에 하나의 제1더미워드라인을 갖는 더미트랜지스터와 하나의 더미캐패시터로 구성된 더미셀을 갖는 반도체메모리셀의 제조방법에 있어서, 상기 반도체기판의 주변회로부영역에 제2더미워드라인을 상기 워드라인 및 제1더미워드라인과 동시에 형성하여 상기 경계영역의 더미셀을 상기 더미캐패시터의 플레이트전극 단부가 토끼귀 모양으로 상향 연장된 토끼귀단부를 갖도록 형성하므로 상기 주변회로부영역과 상기 메모리셀어레이영역 사이의 상기 경계영역의 경사를 완만하게 하는 것이 특징인 반도체 메모리셀 제조방법.
2. 제1항에 있어서, 상기 제2더미워드라인 상부에 배선층이 지나가도록 배열하는 것이 특징인 반도체 메모리 셀 제조방법.
3. 제1항에 있어서, 상기 제2더미워드라인 상부에 2개의 배선층이 지나가며, 2개의 배선층이 제2더미워드라인 상부에서 서로 연결되는 콘택부를 가지도록 배열하는 것이 특징인 반도체 메모리 셀 제조방법.
4. 반도체 메모리 소자 제조 방법에 있어서, 반도체기판에 활성영역과 격리영역을 구분하는 필드 옥사이드를 형성하고, 활성영역에 게이트 옥사이드와 게이트 전극을 형성할 때 메모리 셀 어레이 영역과 주변 회로부 영역 사이의 경계영역에 필드 절연층위에 제1 및 제2더미워드라인을 형성하는 단계, 게이트 전극 양편에 소스/드레인 영역을 형성하여 트렌지스트 소자를 형성한 후, 전면을 절연층으로 덮고 메모리 셀의 캐패시터 전극과 패스 트랜지스터의 드레인 전극을 연결하기 위하여 콘택홀을 연 다음, 캐패시터의 저장전극인 노드 전극을 형성하고, 노드전극 표면에 유전막을 입히고 유전막 표면에 캐패시터의 플레이트 전극을 형성하며, 이 때 플레이트 전극을 필드 절연막위에 주변회로 쪽에 위치한 제2더미워드라인위에까지 연장하여 토끼귀모양으로 된 토끼귀단부를 형성하는 단계, 트랜지스터의 소스에 비트라인을 연결하고, 전면을 절연층으로 덮고 메탈 라인들을 형성하는 공정을 포함하여 이루어지는 반도체 메모리 셀 제조방법.