KR0148408B1 - 중심국 동기신호를 이용한 버스트 데이타 전송장치 및 그 방법 - Google Patents

중심국 동기신호를 이용한 버스트 데이타 전송장치 및 그 방법

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KR0148408B1
KR0148408B1 KR1019940040408A KR19940040408A KR0148408B1 KR 0148408 B1 KR0148408 B1 KR 0148408B1 KR 1019940040408 A KR1019940040408 A KR 1019940040408A KR 19940040408 A KR19940040408 A KR 19940040408A KR 0148408 B1 KR0148408 B1 KR 0148408B1
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Abstract

본 발명은 중심국에서 송신된 FIT 신호를 이용하여 다수개의 단말국들이 상기 신호를 기준으로 삼아 할당받은 슬롯을 이용하여 중심국으로 버스트 데이터를 송신하되, 위성을 이용한 데이터 송신시 중심국으로부터 슬롯을 할당받아 송신하는 모든 단말국에 적용되는 FIT 동기신호를 이용한 버스트 데이터 전송장치 및 그 방법에 관한 것으로, 중심국으로부터 데이터와 함께 전송되는 동기신호인 FIT신호를 단말국에서 분석하여 캐리어 ID와 타임슬롯 번호를 추출한 다음 이때 전송할 정보데이터가 있으면 할당된 타임슬롯에 버스트 데이터(정보 데이터)를 전송하므로써 중심국으로부터 단말국으로 전송된 데이터중 동기신호를 간단하게 추출, 이용하여 데이터를 전송하기 때문에 별도의 동기 채널이 필요없게 되어 경제적인 효과를 얻는다.

Description

중심국 동기신호를 이용한 버스트 데이타 전송장치 및 그 방법
제1도는 본 발명 버스트 데이터 전송장치 블록도.
제2도는 본 발명의 데이터 전송과정을 설명하는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : FIT 검출기 2 : 버스트 프로세서
3 : 제어부 3-1 : 제1 디-플립플롭
3-2 : 컨트롤 프로세서 3-3 : 버퍼
3-4 : 제2 디-플립플롭 4 : 캐리어 ID스위치
5 : 프리앰프 패턴 발생부 5-1 : 8진카운터
5-2 : 딜레이 5-3 : 앤드게이트
5-4 : 오아게이트
5-5 : 8비트 병렬 입력-직렬출력 쉬프트 레지스터
5-6 : 래치 5-7 : EP롬
6 : 사용자 컴퓨터 7 : 데이터 접속장비
8 : 데이터 전송부 8-1 : 제1오아 게이트
8-2 : 1/2 인코더 9 : 오아게이트
본 발명은 중심국 동기신호를 이용한 버스트 데이터 전송장치 및 그 방법에 관한 것으로, 보다 구체적으로는 중심국에서 송신된 에프아이티(Frame Identification Timing : 이하 FIT라 칭한다.) 신호를 이용하여 다수개의 단말국들이 상기 신호를 기준으로 삼아 할당받은 슬롯을 이용하여 중심국으로 버스트 데이터를 송신하되, 위성을 이용한 데이터 송신시 중심국으로부터 슬롯을 할당받아 송신하는 모든 단말국에 적용되는 FIT 동기신호를 이용한 버스트 데이터 전송장치 및 그 방법에 관한 것이다.
일반적으로 위성을 이용하여 데이터를 송/수신하는 통신 시스템으로는 초소형 단말 지구국 시스템인 VSAT 시스템등 다수개의 시스템이 있다.
그래서 통신시스템에서는 단말국과 지구국간의 데이터의 송/수신 시, 동기확립이라는 문제가 대두되고 있다.
이와 관련하여 위성을 이용한 위성 통신 시스템 중 중심국(제어국)과 단말국사이 송/수신을 행할 시, 정확한 타이밍 동기를 확립하여 송수신할 수 있도록 하는 장치 및 방법에 관한 기술로 일본 특개소 58-88938호에 공지된 기술을 들 수 있는데, 이는 정지위성을 통하여 간헐적으로 발생하는 데이터를 해당 지구국간에 교환하는 위성 패킷 통신방식에 관한 것으로, 제어국의 고안정발전기와, 송/수신 타이밍회로와 송/수신 장치를 통해 전체 통신 시스템의 기준 타이밍이 설정되면, 이를 위성을 통해 복수개의 데이터 전송국으로 송신하고, 데이터 전송국에서는 이 타이밍에 동기시켜 예약신청신호를 송신한다.
상기 신호를 수신한 제어국에서는 빈 타임슬롯의 위치를 나타내는 타이밍 정보 및 상기신호를 송신한 데이타 전송국의 어드레스 신호를 작성하여 재차 데이터 전송국으로 송신하며, 이 타이밍 정보를 수신한 데이터 전송국에서는 타국 및 제어국으로 송신할 정보 데이터 패킷을 타이밍에 동기시켜 상기 빈타임 슬롯 위치로 송신하므로써 예약방식을 병용한 슬롯부 알로하 위성 패킷 통신 방식에 문제가 되는 동기문제를 해결할 수 있을 뿐만 아니라 데이터 전송국의 규모를 축소할 수 있어 경제적인 통신망을 구축할 수 있는 잇점을 가지는 기술이다.
따라서 상기 기술은 동기확립과 동시에 간단한 동기방식으로 경제적인 통신망을 구축하는 것이 목적이며, 본 발명은 중심국으로부터 제어 데이터와 함께 전송되는 동기신호인 FIT신호를 단말국에서 분석하여 캐리어 ID와 타임슬롯 번호를 추출한 다음 이때 전송할 정보가 있으면 할당된 타임슬롯에 버스트 데이터(정보 데이터)를 전송하므로써, 별도의 동기 채널을 사용하지 않고 FIT신호를 이용하여 통신 동기를 확립하여 경제적인 통신망을 구축하는 것이 목적인 바, 양자는 간단한 동기 확립 및 경제적인 통신망 구축이라는 점에서는 목적이 상호 유사하나 이를 구현하기 위한 수단 및 방법이 상이하므로 상호 적용할 수 없는 기술이다.
본 발명은 상기한 바의 목적을 달성하기 위하여 단말국에서 중심국으로 버스트 데이터를 전송하는 장치에 있어서, 중심국으로부터 송신된 FIT신호를 수신하여 분석하는 FIT 검출기와; 상기 FIT 검출기로부터 분석된 데이터를 입력받아 디코딩하고, 타임 슬롯의 넘버를 저장하는 버스트 프로세서와; 상기 버스트 프로세서에 의해 디코딩된 캐리어 ID신호의 입력에 따라 단말국의 전체 시스템을 제어하며, 상기 버스트 프로세서로 상기 타임슬롯 넘버를 출력하는 제어부와; 중심국과 단말국 시스템 구축시 중심국과 단말국 상호간에 단말국의 캐리어 ID를 셋팅할 때 사용하는 캐리어 ID스위치와; 전송할 타임슬롯 번호를 입력받으면 데이터를 전송할 수 있도록 프리앰블 패턴을 발생시키는 프리앰블 패턴발생부와; 중심국으로 전송한 순수 데이터를 출력하고, 동시에 송신요구신호(RTS)를 출력하는 사용자 컴퓨터와, 상기 컴퓨터와 단말국 사이를 접속하는 데이터 접속장비(Data Interface Equipment : DIE)와; 상기 데이터 접속장비를 거쳐 출력된 순수 데이터를 인코딩하고, 이 인코딩된 데이터를 상기 버스트 프로세서에서 출력된 송신준비완료(CTS)신호의 입력에 따라 출력하는 데이터 전송부 및; 상기 데이터 전송부와 프리앰블 패턴 발생기에서 입력되는 프리앰블 데이터 및 사용자 순수 데이터를 출력하는 오아-게이트로 구성되는 버스트 데이터 전송장치를 제공하며;
또한 본 발명은 단말국에서 중심국으로 버스트 데이터를 전송하는 방법에 있어서, 중심국으로부터 데이터와 함께 전송되는 동기신호인 에프아이티(FIT)신호를 단말국에서 수신하여 이를 추출한 후, 상기 FIT 신호를 분석하여 캐리어 ID와 타임 슬롯 번호를 얻어낸 다음, 이 할당된 타임 슬롯에 버스트 데이터를 전송하므로써, 상기 FIT 신호를 이용하여 별도의 동기 채널을 사용하지 않고 버스트 데이터를 전송하는 버스트 데이터 전송방법을 제공한다.
이하 본 발명을 상세히 설명한다.
위성을 이용한 데이터 송/수신시 중앙제어방식인 스타 방식은 중심국이 수많은 단말국에 동기신호를 보내고, 상기 단말국은 이를 기준으로 삼아 버스트 데이터를 전송한다.
여기서 버스트 데이터(BURST DATA)란 일정한 규칙을 가지고 데이터를 송신하는 것이 아니고 어떠한 단말국들이 자기가 송신하고자 할 때 중심국에서 할당하는 타임슬롯을 이용하여 전송하는 데이터를 말한다.
단말국에서 송신하는 버스트 데이터의 구성을 보면 중심국 복조기에서 버스트 데이터를 수신하여 클럭 및 캐리어를 복원할 수 있도록 하는 프리앰블(preamble) 데이터와 순수 데이터로 구성된다.
또한 중심국에서 전송하는 FIT 신호의 구성을 보면 'F' 신호는 데이터 송신시 동기신호로서 9비트(011111111)로 구성되어 있고, 'I'신호는 단말국의 캐리어 ID신호 즉, 단말국의 고유번호를 나타내는 신호로서 이는 중심국과 단말국 사이에 딥(DIP)스위치로 미리 셋팅되어 있는 번호이며, 'T'신호는 단말국이 중심국으로 버스트 데이터를 보낼 때 중심국으로부터 할당받은 타임 슬롯 번호를 나타내는 신호로 9비트로 구성되어 있다.
이와 같이 구성된 FIT 데이터는 총 27비트로 1슬롯이 된다.
상기와 같이 구성된 FIT 신호를 받아 할당받은 타임 슬롯에 데이터를 전송하는 단말국은 제1도에 도시된 바와 같이, 중심국으로부터 송신된 FIT신호를 수신하여 분석하는 FIT 검출기(1)와; 상기 FIT 검출기(1)로부터 분석된 데이터를 입력받아 디코딩하고, 타임 슬롯의 넘버를 저장하는 버스트 프로세서(2)와; 상기 버스트 프로세서(2)에 의해 디코딩된 캐리어 ID신호의 입력에 따라 단말국의 전체 시스템을 제어하며 상기 버스트프로세서로 상기 타입 슬롯넘버를 출력하는 제어부(3)와; 중심국과 단말국 시스템 구축시 중심국과 단말국 상호간에 단말국의 캐리어 ID를 셋팅할 때 사용하는 캐리어 ID스위치(4)와; 전송할 타임 슬롯 번호를 입력받으면 데이터를 전송할 수 있도록 프리앰블 패턴을 발생시키는 프리앰블 패턴발생부(5)와; 중심국으로 전송할 순수 데이터를 출력하고, 동시에 송신요구신호(RTS)를 출력하는 사용자 컴퓨터(6)와; 상기 컴퓨터(6)와 단말국 사이를 접속하는 데이터 접속장비(Data Interface Equipment : DIE)(7)와; 상기 데이터 접속장비(7)를 거쳐 출력된 순수 데이터를 인코딩하고, 이 인코딩된 데이터를 상기 버스트 프로세서(2)에서 출력된 송신준비완료(CTS)신호의 입력에 따라 출력하는 데이터 전송부(8) 및; 상기 데이터 전송부(8)와 프리앰블 패턴 발생기(5)에서 입력되는 프리앰블 데이터 및 사용자 순수 데이터를 출력하는 오아-게이트(9)로 구성된다.
그리고 상기 제어부(3)는 버스트 프로세서(2)에서 출력된 캐리어 ID를 저장하는 제1 디-플립플롭(3-1)과; 상기 제1 디-플립플롭(3-1)에서 출력된 캐리어 ID 신호를 캐리어 ID스위치(4)에 저장되어 있는 단말국의 ID와 비교하여 동일하면 자신의 ID로 간주하고, 다수개의 타임 슬롯에서 중심국으로부터 할당받은 타임 슬롯의 넘버를 출력하는 컨트롤 프로세서(3-2)와; 상기 컨트롤 프로세서(3-2)에서 출력되는 캐리어 ID를 일시적으로 저장하는 버퍼(3-3) 및; 상기 컨트롤 프로세서(3-2)에서 출력되는 타임 슬롯 넘버를 입력받아 버스트 프로세서(2)로 출력하는 제2 디-플립플롭(3-4)으로 이루어진다.
상기 프리앰블 패턴발생부(5)는 128K의 크럭(CLK)을 입력받아 상기 128K 클럭의 매 8번째 카운터마다 1펄스를 출력하는 8진 카운터(5-1)와; RC회로로 구성되며 상기 128K 클럭을 입력받아 버스트 프로세서(2)로 출력되는 타이머 클럭(S2)의 글리치 펄스를 피하기 위하여 128K 클럭을 200ns로 딜레이 시키는 딜레이(5-2)와; 상기 8진 카운터(5-1) 및 딜레이(5-2)로부터 입력되는 두 신호를 앤드시켜 버스트 프로세서(2)로 타이머 클럭(S2)신호를 출력하는 앤드 게이트(5-3)와; 데이터 전송부(8)로부터 출력된 클리어 신호(S1)와 상기 앤드 게이트(5-3)로부터 출력된 타이머 클럭(S2)신호를 입력받아 오아시켜 쉬프트 로드 크럭(S3)신호를 출력하는 오아 게이트(5-4)와; 128K 클럭신호와 상기 오아 게이트(5-4)에서 입력되는 쉬프트 로드 클럭(S3)신호를 받아 버스트 전송의 캐리어와 클럭 프리앰블 패턴을 생성하는 8비트 병렬입력-직렬출력 쉬프트 레지스터(5-5) 및; 8비트 버스트 프로세서 데이터 버스(B1)를 통해 버스트 프로세서(2)에서 입력되는 데이터 중 프리앰블 데이터를 출력하라는 신호가 입력되면 이를 래치(5-6)를 통해 입력받은 후, 저장되어 있는 프리앰블 데이터를 상기 8비트 병렬입력-직렬출력 쉬프트 레지스터(5-5)로 출력하는 EP롬(5-7)으로 이루어진다.
또한 데이터 전송부(8)는 상기 버스트 프로세서(2)에서 출력되는 송신 준비 완료 신호(CTS)와, 뮤트신호(MUTE)의 출력값에 따라 사용자 순수 데이터를 송신할 수 있도록 8진 카운터를 클리어시키는 클리어 신호(S1)를 출력하는 제1오아게이트(8-1)와; 상기 제1오아게이트(8-1)로 입력되는 송신준비완료신호(CTS)를 동시에 입력받아, 64Kbps로 입력되는 사용자 데이터를 1/2 인코딩하는 1/2 인코더(8-2)로 이루어진다.
상기와 같이 구성된 본 발명의 동작을 이하 상세히 설명한다.
단말국의 FIT 검출기(1)는 중심국으로부터 연속적으로 송신되는 66.66Kbps 데이터를 입력받아 이로부터 2.66Kbps 동기신호인 FIT 동기신호(S4)와, FIT 클럭신호(S5)와, FIT 데이터(S6)를 검출하여 버스트 프로세서(2)로 입력하고, 상기 신호를 입력받은 버스트 프로세서(2)는 내부 메모리와 32개의 입/출력 포트를 가진 프로세서로, 상기 FIT 검출기(1)에서 FIT 신호가 입력될 때마다 이를 디코딩하여 그 데이터중 캐리어 ID를 제1 디-플립플롭(3-1)으로 출력한다.
여기서 상기 중심국으로부터 입력된 FIT 신호를 제2도에 도시한 타이밍도를 참조하여 분석하여 보면, 이는 제2도에 'FIT_DA'라고 표기된 파형이고, 그 값을 F신호, I신호, T신호로 분리하면 다음과 같다.
FIT_DATA=0 0 1 0 1 1 0 1 1 0 1 1 1 0 1
T8I8F8T7I7F7T6I6F6T5I5F5T4I4F4
0 1 1 0 1 1 0 1 1 0 0 0
T3I3F3T2I2F2T1I1F1T0I0F0
상기와 같이 이루어진 데이터를 F신호, I신호, T신호로 구분하면,
F신호=011111111
I신호=011101110⇒77번 즉, 캐리어 ID가 77임을 나타낸다.
T신호=001010000⇒26+24=80 즉, 할당받은 타임 슬롯의 번호가 80번임을 나타낸다.
상기와 같은 번호의 캐리어 ID를 입력받은 제1 디-플립플롭(3-1)은 이를 다시 컨트롤 프로세서(3-2)로 출력하며, 컨트롤 프로세서(3-2)는 입력된 캐리어 ID와 단말국의 캐리어 ID 스위치(4)를 이용하여 셋팅하여 놓은 자신의 캐리어 ID와 비교한 후, 상호 동일하면 총 100개로 구성되어 있는 타임 슬롯에서 중심국으로부터 할당받은 타임 슬롯의 번호를 제2 디-플립플롭(3-4)을 통해 버스트 프로세서(2)로 입력한다.
이어 버스트 프로세서(2)는 상기 입력된 타임 슬롯 번호를 자신의 메모리에 저장시키고 나서, 상기 데이터 접속 장비(7)로부터 송신요구 신호(RTS)가 입력되면 프리앰블 패턴 발생부(5)로 신호를 출력하여 프리앰블 데이터를 출력하도록 하는데 그 과정은 다음과 같다.
사용자 컴퓨터(6)로부터 사용자 데이터가 데이터 접속 장비(7)로 입력되면 이는 64Kbps 데이터 레이트(data rate)로 처리되어 1/2 인코더(8-2)로 출력되고, 상기 1/2 인코더(8-2)는 128k 클럭으로 입력되는 클럭에 맞추어 상기 데이터를 128kbps 데이터로 인코딩한다.
상기 데이터가 128Kbps로 처리되면 이와 동시에 데이터 접속 장비(7)에서는 버스트 프로세서(2)로 송신 요구신호(RTS)를 출력하는데, 이때 송신요구신호의 값은 '로우' 값이다. 상기 송신요구신호가 입력됨을 인지한 버스트 프로세서(2)는 현재 타임 슬롯을 내부 메모리에서 검색하여 다음 타임 슬롯에서 슬롯을 할당하여 전송을 시작하도록 한다.
적당한 타임 슬롯의 FIT 데이터(S6)가 검출될 때 버스트 프로세서(2)는 오아 게이트(8-1)로 출력하는 뮤트신호를 '로우'값으로 출력하고, 이와 함께 송신준비완료(CTS) 신호를 출력하며, 오아-게이트(8-1)는 상기 신호들을 입력받아 클리어 신호를 출력한다.
상기 뮤트 신호가 '로우'값으로 입력되면 EP롬(5-7)에 저장되어 있던 프로앰블 데이터는 송신이 시작되는데, 이때 8진 카운터(5-1)에서는 128K 클럭의 매 8번째 카운터 마다 1펄스 즉, 오아 게이트(5-4)를 통해 출력되는 쉬프트 로드 클럭(S3)을 생성하도록 펄스를 제공한다.
이와 같은 8진 카운터(5-1)는 8비트 병렬입력-직렬출력 쉬프트 레지스터(5-5)를 로드하기 위해 사용되고, 상기에서 잠시 언급한 바와 같이 캐리어와 클럭 프리앰블 인터벌 동안에, 128K 클럭 펄스의 매 8번째마다 앤드 게이트(5-3)를 통해 출력되는 버스트 프로세서(2)의 타이머 클럭(S2) 입력에 1클럭 펄스를 제공하며, 128Kbps 사용자 데이터 송신 동안에는 매 128K 클럭을 위해 1펄스를 제공한다.
이때 상기 앤드 게이트(5-3)로는 8진 카운터(5-1)에서 입력되는 펄스와 함께 앤드 게이트(5-3) 출력의 글리치 펄스를 피하기 위해 128K 클럭에 대해 200ns 딜레이를 가지는 딜레이 신호가 딜레이(5-3)를 통해 입력된다.
상기와 같은 일련의 과정을 거쳐 프리앰블 데이터의 송신 준비가 완료되면 EP롬(5-7)에 저장되어 있던 프리앰블 데이터는 버스트 프로세서(2)에 의해 병렬 로드되어 8비트 병렬입력 직렬출력 쉬프트 레지스터(5-5)에 병렬로 입력되며, 이는 다시 8비트 병렬입력 직렬출력 쉬프트 레지스터(5-5)에 의해 입력되는 128K 클럭에 맞추어 직렬 출력된다.
여기서 송신되는 프리앰블 데이터의 구성을 보면, 프리앰블 데이터가 총 차지하는 바이트 수는 32바이트로, 그 중 27바이트는 모두 그 값이 '0'인 캐리어이고, 나머지 5바이트는 '55H'(HEX)로 구성되어 있으며, 상기 프리앰블 데이터 송신시, 128Kbps 사용자 데이터 신호는 '로우'값으로 되어 있다.
또한 128Kbps 사용자 데이터가 송신되는 과정을 설명하면 다음과 같다.
프리앰블 데이터가 송신되는 동안 송신준비완료(CTS) 신호를 '로우'값으로 되어 있다가 프리앰블 데이터 송신이 완료되기 2클럭 전부터 '하이'로 된다. 그러면 이 신호 값은 오아 게이트(8-1)로 입력되고, 여기서 출력되는 클리어 신호(S1)는 상기 8진 카운터(5-1)로 입력되며, 이 클리어 신호(S1)를 입력받은 8진 카운터(5-1)는 클리어 되면서 '하이'로 유지된다.
이에 따라 버스트 프로세서(2)의 타이머 클럭은 128K 클럭으로 바뀌고, 이어 홀딩되어 있던 128Kbps 사용자 데이터는 오아 게이트(9)를 통해 버스트 데이터로 출력된다.
이는 제2도에 도시된 타이밍도와 같으며, 도면에 표기된 'RTS' 신호는 송신요구신호이고, 'MUTE'신호는 송신 데이터가 없을 때 중간 주파단을 차단토록 하는 신호이고, 'CTS' 신호는 송신준비완료 신호이고, 'PRE_AM''신호는 프리앰블 데이터를 나타내고, '128KDA' 신호는 128Kbps 데이터를 나타내고, 'FIT-SY' 신호는 FIT 동기신호를 나타내고, 'FIT_DA' 신호는 FIT 데이터를 나타내고, 'FIT_CL' 신호는 FIT 클럭을 나타낸다.
상기와 같은 과정을 거쳐 데이터 전송이 완료되면 버스트 프로세서(2)는 리셋신호(RESET)를 '로우'로 만들어 8비트 병렬입력 직렬출력 쉬프트 레지스터(5-5)의 출력을 '로우'로 홀딩하고, 사용자 컴퓨터(6)에서 데이터 전송이 끝나면 송신요구신호(RTS)는 '하이'가 되며, 이에 따라 버스트 프로세서(2)는 38카운트 후에 뮤트신호를 '하이'로 바꾸고, 송신준비완료신호(CTS)를 '로우'로 변화시켜 출력한다.
그리고 8진 카운터(5-1)는 다음 버스트 프리앰블을 위해 초기화되고 이로써 모든 버스트 데이터 전송은 완료된다.
이상에서 상세히 설명한 바와 같이 모든 단말국에서 중심국에 데이터를 전송하려면 동기신호가 필요한데, 이 동기신호를 본 발명에서는 중심국으로부터 데이터와 함께 단말국으로 신호가 전송되면 이 신호에서 동기신호를 간단하게 추출, 이용하여 데이터를 전송하므로써, 별도의 동기채널이 필요없게 되어 경제적인 효과를 얻는다.

Claims (12)

  1. 단말국에서 중심국으로 버스트 데이터를 전송하는 장치에 있어서, 중심국으로부터 송신된 FIT(Frame IDentification Timing)신호를 수신하여 분석하는 FIT 검출기(1)와; 상기 FIT 검출기(1)로부터 분석된 데이터를 입력받아 디코딩하고, 타임슬롯의 넘버를 저장하는 버스트 프로세서(2)와; 상기 버스트 프로세서(2)에 의해 디코딩된 캐리어 ID 신호의 입력에 따라 단말국의 전체 시스템을 제어하며 상기 버스트 프로세서(2)로 상기 타임 슬롯 넘버를 출력하는 제어부(3)와; 중심국과 단말국 시스템 구축시 중심국과 단말국 상호간에 단말국의 캐리어 ID를 셋팅할 때 사용하는 캐리어 ID스위치(4)와; 전송할 타임 슬롯 번호를 입력받으면 데이터를 전송할 수 있도록 프리앰블 패턴을 발생시키는 프리앰블 패턴발생부(5)와; 중심국으로 전송할 순수 데이터를 출력하고, 동시에 송신요구신호(RTS)를 출력하는 사용자 컴퓨터(6)와; 상기 컴퓨터(6)와 단말국 사이를 접속하는 데이터 접속 장비(Data Interface Equipment : DIE)(7)와; 상기 데이터 접속 장비(7)를 거쳐 출력된 순수 데이터를 인코딩하고, 이 인코딩된 데이터를 상기 버스트 프로세서(2)에서 출력된 송신준비완료(CTS)신호의 입력에 따라 출력하는 데이터 전송부(8) 및; 상기 데이터 전송부(8)와 프리앰블 패턴발생기(5)에서 입력되는 프리앰블 데이터 및 사용자 순수 데이터를 출력하는 오아-게이트(9)로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송장치.
  2. 제1항에 있어서, 상기 제어부(3)는 버스트 프로세서(2)에서 출력된 캐리어 ID를 저장하는 제1 디-플립플롭(3-1)과, 상기 제1 디-플립플롭(3-1)에서 출력된 캐리어 ID신호를 캐리어 ID 스위치(4)에 저장되어 있는 단말국의 ID와 비교하여 동일하면 자신의 ID로 간주하고 다수개의 타임 슬롯에서 중심국으로부터 할당받은 타임 슬롯의 넘버를 출력하는 컨트롤 프로세서(3-2)와; 상기 컨트롤 프로세서(3-2)에서 출력되는 캐리어 ID를 일시적으로 저장하는 버퍼(3-3) 및; 상기 컨트롤 프로세서(3-2)에서 출력되는 타임 슬롯 넘버를 입력받아 버스트 프로세서(2)로 출력하는 제2 디-플립플롭(3-4)으로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송장치.
  3. 제1항에 있어서, 상기 프리앰블 패턴발생부(5)는 128K의 클럭(CLK)을 입력받아 상기 128K 클럭의 매 8번째 카운터마다 1펄스를 출력하는 8진 카운터(5-1)와; RC회로로 구성되며 상기 128K 클럭을 입력받아 버스트 프로세서(2)로 출력되는 타이머클럭(S2)의 글리치 펄스를 피하기 위하여 128K 클럭을 200ns로 딜레이시키는 딜레이(5-2)와; 상기 8진 카운터(5-1) 및 딜레이(5-2)로부터 입력되는 두 신호를 앤드시켜 버스트 프로세서(2)로 타이머 클럭(S2) 신호를 출력하는 앤드게이트(5-3)와; 데이터 전송부(8)로부터 출력된 클리어 신호(S1)와 상기 앤드게이트(5-3)로부터 출력된 타이머 클럭(S2)신호를 입력받아 오아시켜 쉬프트 로드 클럭(S3)신호를 출력하는 오아 게이트(5-4)와; 128K 클럭신호와 상기 오아 게이트(5-4)에서 입력되는 쉬프트 로드 클럭(S3)신호를 받아 버스트 전송의 캐리어와 클럭 프리앰블 패턴을 생성하는 8비트 병렬입력-직렬출력 쉬프트 레지스터(5-5) 및; 8비트 버스트 프로세서 데이터 버스(B1)를 통해 버스트 프로세서(2)에서 입력되는 데이터중 프리앰블 데이터를 출력하라는 신호가 입력되면, 이를 래치(5-6)를 통해 입력받은후, 저장되어 있는 프리앰블 데이터를 상기 8비트 병렬입력-직렬출력 쉬프트 레지스터(5-5)로 출력하는 EP롬(5-7)으로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송장치.
  4. 제1항에 있어서, 상기 데이터 전송부(8)는 상기 버스트 프로세서(2)에서 출력되는 송신준비완료신호(CTS)와, 뮤트신호(MUTE)의 출력값에 따라 사용자 순수 데이터를 송신할 수 있도록 8진 카운터를 클리어시키는 클리어 신호(S1)를 출력하는 제1오아 게이트(8-1)와; 상기 제1오아게이트(5-1)로 입력되는 송신준비완료 신호(CTS)를 동시에 입력받아 64Kbps로 입력되는 사용자 데이터를 1/2 인코딩하는 1/2 인코더(8-2)로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송장치.
  5. 단말국에서 중심국으로 버스트 데이터를 전송하는 방법에 있어서, 중심국으로부터 데이터와 함께 전송되는 동기신호인 에프아이티(FIT; Frame IDentification Timing) 신호를 단말국에서 수신하여 이를 추출한 후, 상기 FIT신호를 분석하여 캐리어 ID와 타임 슬롯 번호를 얻어낸 다음, 이 할당된 타임슬롯에 버스트 데이터를 전송하므로써, 상기 FIT 신호를 이용하여 별도의 동기 채널을 사용하지 않고 버스트 데이터를 전송하는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  6. 제5항에 있어서, 상기 FIT 신호는 데이터 송신시 동기신호로서 9비트로 구성되는 'F'신호와, 단말국의 캐리어 ID를 나타내는 신호로서 9비트로 구성되는 'I'신호와, 중심국으로부터 할당받은 타임 슬롯 번호를 나타내는 신호로서 9비트로 구성되는 'T'신호인, 총 27비트의 1슬롯으로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  7. 제6항에 있어서, 상기 'I'신호인 캐리어 ID는 단말국의 고유번호를 나타내는 신호로, 시스템 구축시 중심국과 단말국 사이에 딥(DIP)스위치로 미리 셋팅하여 두는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  8. 제5항에 있어서, 상기 버스트 데이터는 중심국 복조기에서 단말국으로부터 송신된 버스트 데이터를 수신하여 클럭 및 캐리어를 복원할 수 있도록 하는 프리앰블(preamble) 데이터와 사용자 순수 데이터로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  9. 제8항에 있어서, 상기 프리앰블 데이터는 그 값이 모두 '0'인 캐리어 신호 27바이트와, 버스트 데이터를 수신한 중심국에서 동기를 맞추기 위해 사용하는 '55H'(HEX)값으로 주어진 5바이트의 총 32바이트로 구성되는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  10. 제5항에 있어서, 프리앰블 데이터를 송신하는 과정은 사용자 컴퓨터(6)로부터 입력된 순수 데이터가 1/2 인코더(8-2)를 통해 128Kbps로 처리되면, 이와 동시에 데이터 접속장비(7)에서는 버스트 프로세서(2)로 송신요구신호(RTS)를 출력하고, 상기 송신요구신호가 입력됨을 인지한 버스트 프로세서(2)는 현재 타임 슬롯을 내부 메모리에서 검색하여 다음 타임 슬롯에서 슬롯을 할당하여 전송을 시작하도록 한후, 적당한 타임 슬롯의 FIT 데이터(S6)가 검출될 때 뮤트(MUTE)신호를 '로우'값으로 출력함과 동시에 송신준비완료(CTS) 신호를 출력하여, EP롬(5-7)에 저장되어 있던 프리앰블 데이터를 송신하는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  11. 제10항에 있어서, 상기 프리앰블 데이터 송신과 더불어 출력되는 128Kbps 사용자 데이터를 송신하는 과정은 프리앰블 데이터가 송신되는 동안 송신준비완료(CTS) 신호는 '로우'값으로 되어 있다가 프리앰블 데이터 송신이 완료되기 2클럭 전부터 '하이'로 되고, 이 신호 값은 오아 게이트(8-1)로 입력되어 8진 카운트(5-1)로 클리어신호(S1)를 입력토록 하며, 상기 클리어 신호(S1)를 입력받은 8진 카운터(5-1)는 클리어되면서 '하이'로 유지되고, 이와 동시에 버스트 프로세서(2)의 타이머 클럭은 128K 클럭으로 바뀌어 홀딩되어 있던 128Kbps 사용자 데이터를 오아게이트(9)를 통해 버스트 데이터로 출력하는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
  12. 제11항에 있어서, 상기 송신 과정을 거쳐 128Kbps 사용자 데이터 전송이 모두 완료되면 버스트 프로세서(2)는 리셋신호(RESET)를 '로우'로 만들어 8비트 병렬입력 직렬출력 쉬프트 레지스터(5-5)의 출력을 '로우'로 홀딩하고, 사용자 컴퓨터(6)에서는 송신요구신호(RTS)를 '하이'로 변환 출력하며, 이에 따라 버스트 프로세서(2)는 38카운트 후에 뮤트신호를 '하이'로 바꾸고, 송신준비완료 신호(CTS)를 '로우'로 바꿔 출력하여, 다음 버스트 프리앰블을 위해 8진 카운터(5-1)를 초기화 시키는 것을 특징으로 하는 중심국 동기신호를 이용한 버스트 데이터 전송방법.
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