KR0147629B1 - Isolation method for semiconductor device - Google Patents

Isolation method for semiconductor device

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KR0147629B1 KR1019950009453A KR19950009453A KR0147629B1 KR 0147629 B1 KR0147629 B1 KR 0147629B1 KR 1019950009453 A KR1019950009453 A KR 1019950009453A KR 19950009453 A KR19950009453 A KR 19950009453A KR 0147629 B1 KR0147629 B1 KR 0147629B1
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Abstract

트렌치를 매몰하는 절연막의 두께를 기판의 각 영역에서 동일하게 제어하기 위한 소자분리방법에 관하여 개시한다. 본 발명은 제1 폭의 제1 트렌치가 반복적으로 형성되는 셀어레이 영역, 상기 제1 폭보다 넓은 제2 폭의 제2 트렌치를 갖는 넓은 소자분리영역 및 넓은 소자형성영역을 갖는 반도체 장치의 소자분리방법에 있어서, 기판 상에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 마스크층 패턴을 형성하는 단계와, 상기 마스크층 패턴을 마스크로 상기 기판을 식각하여 상기 제1 트렌치 및 제2 트렌치를 형성하는 단계와, 상기 제1 트렌치를 매몰하도록 상기 기판의 전면에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 식각하여 상기 제1 트렌치를 매몰하는 제1 분리절연막과 상기 제2 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 제2 트렌치를 매몰하도록 기판의 전면에 제2 절연막을 형성하는 단계와, 상기 기판상에 형성된 제2 절연막을 CMP폴리싱하여 상기 제2 트렌치에 메몰되도록 제2 분리절연막을 형성하고 기판의 표면을 평탄화하는 단계를 구비한다. 본 발명에 의하면, 트렌치에 매몰되는 분리절연막을 기판의 표면 손상없이 형성할 수 있으며, 넓은 트렌치에서의 디싱현상을 개선할 수 있다.An element isolation method for controlling the thickness of an insulating film for embedding trenches in each region of a substrate is disclosed. The present invention provides a cell array region in which a first trench of a first width is formed repeatedly, a device isolation region of a semiconductor device having a wide device isolation region having a second trench having a second width wider than the first width, and a wide device formation region. A method, comprising: forming a mask layer on a substrate, patterning the mask layer to form a mask layer pattern, and etching the substrate using the mask layer pattern as a mask to form the first trench and the second trench. Forming a first insulating film on the entire surface of the substrate to bury the first trenches, and etching the first insulating film to bury the first trenches and the second trenches. Forming a spacer on a sidewall of the substrate, forming a second insulating film on the front surface of the substrate to bury the second trench, and forming a second insulating film on the substrate Nourishing to form a second insulating film to remove memol in the second trench, and a step of flattening the surface of the substrate. According to the present invention, an isolation insulating film buried in a trench can be formed without damaging the surface of the substrate, and dishing in a wide trench can be improved.

Description

반도체 장치의 소자분리 방법Device Separation Method of Semiconductor Device

제1도는 종래의 기술에 따라 트렌치를 이용한 반도체장치의 소자분리영역을 설명하기 위하여 도시한 도면이다.FIG. 1 is a diagram illustrating an isolation region of a semiconductor device using trenches according to the related art.

제2도 내지 제8도는 본 발명의 제1 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.2 through 8 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a first embodiment of the present invention.

제9도 내지 제11도는 본 발명의 제2 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.9 through 11 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a second embodiment of the present invention.

제12도 내지 제14도는 본 발명의 제3 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.12 to 14 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a third embodiment of the present invention.

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 트렌치를 매몰하는 절연막의 두께를 기판의 각 영역에서 동일하게 제어하기 위한 반도체장치의 소자분리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to an element isolation method of a semiconductor device for controlling the thickness of an insulating film for embedding a trench in each region of a substrate.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리영역의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.Recently, as the development of semiconductor device manufacturing technology and the application of memory devices have been expanded, the development of large-capacity memory devices has been progressed. It has been promoted by a memory cell study. In particular, the reduction of the device isolation region that separates devices has emerged as one of the important items in the technology of miniaturization of memory devices.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 LOCOS(LOCal Oxidation of Silicon)기술이 최근까지 주종을 이루었다. 그러나 상기 LOCOS 기술은 소자분리영역의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없다. 따라서 소자설계치수가 서브마이크론( submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리기술이 필요하게 되었다.Conventional device isolation techniques have been dominant until recently, LOCOS (LOCal Oxidation of Silicon) technology, which selectively grows thick oxide films on semiconductor substrates to form device isolation regions. However, the LOCOS technique cannot reduce the width of the device isolation region due to side diffusion and bird's beak of the device isolation region. Therefore, the LOCOS technology cannot be applied to a large-capacity memory device whose device design dimension is reduced to less than a submicron. Therefore, a new device isolation technology is required.

이에 따라 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭1Å이하, 깊이가 수Å 정도의 홈(트렌치)을 형성하여 소자간을 전기적으로 분리할 수 있는 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.Accordingly, due to the necessity of a new device isolation technology and the development of etching technology, a device isolation technology capable of electrically separating devices by forming trenches having a width of less than 1Å and a depth of several orders of magnitude in a semiconductor substrate has been developed. Came out. The device isolation technology using this trench can reduce the device isolation region by nearly 80% compared to the conventional LOCOS technology.

종래의 트렌치를 이용한 소자분리방법은 다음과 같이 소자분리영역을 형성한다.A device isolation method using a conventional trench forms a device isolation region as follows.

먼저, 소자형성영역이 정의된 반도체 기판상에 소자분리영역이 형성될 실리콘 기판을 일정깊이로 식각하여 트렌치를 형성한 후 전기적인 분리특성을 위해 채널 스톱 및 측벽 인버전 방지목적으로 필드이온주입을 진행한다. 이어서, CVD산화막을 증착하여 상기 트렌치를 매몰한후 화학 기계적 폴리싱(Chemical mechanical polishing: 이하, CMP 폴리싱이라 함)등의 방법으로 폴리싱하여 소자간을 절연하는 분리절연막을 형성하게 된다.First, a trench is formed by etching a silicon substrate in which a device isolation region is to be formed on a semiconductor substrate in which a device formation region is defined, and then field ion implantation is performed to prevent channel stop and sidewall inversion for electrical separation characteristics. Proceed. Subsequently, the CVD oxide film is deposited to bury the trench, and then polished by a method such as chemical mechanical polishing (hereinafter referred to as CMP polishing) to form an insulating insulating film that insulates the devices.

그러나, 종래의 분리절연막의 형성과정중에 트렌치를 형성한후 CVD산화막을 증착하고 나면 반도체 기판의 각 영역에 증착된 CVD산화막의 두께가 다른 현상이 발생하는 데 이를 제1도를 이용하여 설명한다.However, after the trench is formed in the conventional isolation insulating film formation process and the CVD oxide film is deposited, the thickness of the CVD oxide film deposited on each region of the semiconductor substrate may be different.

제1도는 종래의 기술에 따라 트렌치를 이용한 반도체장치의 소자분리영역을 설명하기 위하여 도시한 도면이다. 구체적으로, 좁은 트렌치가 반복적으로 형성되어 있는 셀어레이영역(좁은 소자형성영역과 소자분리영역이 반복되는 셀어레이 영역: 영역 A), 넓은 소자분리영역(영역 C) 및 넓은 소자형성영역(영역 B)에서 절연막의 두께가 차이를 나타난다. 왜냐하면, 영역 B와 영역 C에서의 두께 b와 c는 증착두께가 거의 동일한 수준이 되지만 영역 A에서의 두께 a는 소자형성영역상에서 절연막이 소자분리영역인 트렌치를 채우기 때문에 증착두께인 b 및 c보다 낮아지게 된다.FIG. 1 is a diagram illustrating an isolation region of a semiconductor device using trenches according to the related art. Specifically, a cell array region in which narrow trenches are formed repeatedly (a cell array region in which a narrow element formation region and an isolation region are repeated: region A), a wide element isolation region (region C), and a wide element formation region (region B). ), The thickness of the insulating film is different. This is because the thicknesses b and c in the regions B and C have almost the same deposition thickness, but the thickness a in the region A is larger than the deposition thicknesses b and c because the insulating layer fills the trench in the device isolation region. Will be lowered.

한편, 상기 영역 A와 영역 B와 영역 C의 두께 차이가 있는 상태로 후속의 폴리싱공정이 진행될 경우 두께 a와 두께 c의 차이만큼 공정변수가 발생하게 된다. 따라서, 두께 a를 타겟으로 폴리싱 공정을 진행하게 되면 영역B에서는 산화막 부산물이 남으며, 두께 b를 타겟으로 폴리싱공정을 진행하게 되면 영역 A에서는 과도한 폴리싱 공정이 수행되어 후속공정이 불가능하거나 소자형성영역에 손상을 주게 되며 영역 C에서는 디싱현상(접시 모양으로 움푹 파이는 형상)등의 문제점이 발생한다. 상술한 문제점은 소자의 집적도가 높아짐에 따라서 더욱 더 소자의 신뢰성에 악영향을 미치게 된다.On the other hand, when the subsequent polishing process is performed with the thickness difference between the region A, the region B, and the region C, process variables are generated by the difference between the thickness a and the thickness c. Therefore, if the polishing process is performed on the thickness a, the oxide by-products remain in the region B. If the polishing process is performed on the thickness b, the polishing process is excessively performed in the region A. In the region C, problems such as dishing (plate-shaped depressions) occur. The above-mentioned problems are adversely affecting the reliability of the device as the degree of integration of the device increases.

따라서, 본 발명의 목적은 트렌치에 매몰되는 분리절연막의 두께를 기판의 각 영역에서 동일하게 제어할 수 있는 반도체장치의 소자분리방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a device isolation method of a semiconductor device capable of controlling the thickness of an isolation insulating film buried in a trench in each region of a substrate.

상기 목적을 달성하기 위한 본 발명은, 제1 폭의 제1 트렌치가 반복적으로 형성되는 셀어레이 영역, 상기 제1 폭보다 넓은 제2 폭의 제2 트렌치를 갖는 넓은 소자분리영역 및 넓은 소자형성영역을 갖는 반도체장치의 소자분리방법에 있어서, 기판 상에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 마스크층 패턴을 형성하는 단계와, 상기 마스크층 패턴을 마스크로 상기 기판을 식각하여 상기 제1 트렌치 및 제2 트렌치를 형성하는 단계와, 상기 제1 트렌치를 매몰하도록 상기 기판의 전면에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 식각하여 상기 제1 트렌치를 매몰하는 제1 분리절연막과 상기 제2 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 제2 트렌치를 매몰하도록 기판의 전면에 제2 절연막을 형성하는 단계와, 상기 기판상에 형성된 제2 절연막을 CMP폴리싱하여 상기 제2 트렌치에 매몰되도록 제2 분리절연막을 형성하고 기판의 표면을 평탄화하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.In order to achieve the above object, the present invention provides a cell array region in which a first trench having a first width is repeatedly formed, a wide device isolation region having a second trench having a second width wider than the first width, and a wide device formation region. A device isolation method for a semiconductor device having a semiconductor device, comprising: forming a mask layer on a substrate, patterning the mask layer to form a mask layer pattern, and etching the substrate using the mask layer pattern as a mask Forming a first trench and a second trench, forming a first insulating film on an entire surface of the substrate to bury the first trench, and etching the first insulating film to bury the first trench Forming a spacer on sidewalls of the isolation insulating film and the second trench, forming a second insulating film on an entire surface of the substrate to bury the second trench, and And a second insulating film formed in the CMP polishing provides a device isolation method for a semiconductor device, characterized in that to form a second isolation insulating film so that the buried in the second trench, and planarizing the surface of the substrate.

상기 제1 트렌치 및 제2 트렌치는 0.2~1.0μm의 깊이로 형성하며, 상기 제1 트렌치의 폭은 1μm 이하로 형성하며, 상기 제1 절연막의 두께는 상기 제1 트렌치를 매몰하도록 상기 제1 트렌치 폭의 1/2보다 두껍게 형성한다.The first trench and the second trench are formed to a depth of 0.2 ~ 1.0μm, the width of the first trench is formed to less than 1μm, the thickness of the first insulating film is the first trench to bury the first trench It is thicker than half the width.

또한, 상기 제2 절연막을 형성하는 단계후에, 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성한후 에치백하는 단계를 더 구비할 수 있다. 상기 에치백은 상기 마스크층 패턴을 식각정지층으로 하여 수행한다.The method may further include forming a photoresist pattern on the second insulating layer formed on the second trench and etching back after forming the second insulating layer. The etch back is performed using the mask layer pattern as an etch stop layer.

또한, 상기 제2 절연막을 형성하는 단계후에 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연막을 일정 깊이로 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비할 수도 있다.The method may further include forming a photoresist pattern on the second insulating layer formed on the second trench after forming the second insulating layer, and etching the second insulating layer to a predetermined depth using the photoresist pattern as a mask. And removing the photoresist pattern.

또한, 본 발명의 다른예에 의하면, 본 발명은 제1 폭의 제1 트렌치가 반복적으로 형성되는 셀어레이 영역, 상기 제1 폭보다 넓은 제2 폭의 제2 트렌치를 갖는 넓은 소자분리영역 및 넓은 소자형성영역을 갖는 반도체 장치의 소자분리방법에 있어서, 기판 상에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 마스크층 패턴을 형성하는 단계와, 상기 마스크층 패턴을 마스크로 상기 기판을 식각하여 상기 제1 트렌치 및 제2 트렌치를 형성하는 단계와, 상기 제1 트렌치 및 제2 트렌치가 형성된 기판의 전면에 이온주입을 실시하는 단계와, 상기 제1 트렌치를 매몰하도록 상기 기판의 전면에 제1 절역막을 형성하는 단계와, 상기 제1 절연막을 식각하여 상기 제1 트렌치를 매몰하는 제1 분리절연막과 상기 제2 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 제2 트렌치를 매몰하도록 기판의 전면에 제2 절연막을 형성하는 단계와, 상기 기판상에 형성된 제2 절연막을 CMP폴리싱하여 상기 제2 트렌치에 메몰되도록 제2 분리절연막을 형성하고 기판의 표면을 평탄화하는 단계를 포함한다.According to another embodiment of the present invention, the present invention provides a cell array region in which a first trench of a first width is formed repeatedly, a wide device isolation region having a second trench of a second width wider than the first width, and a wide area. A device isolation method for a semiconductor device having an element formation region, the method comprising: forming a mask layer on a substrate, patterning the mask layer to form a mask layer pattern, and forming the mask layer using the mask layer pattern as a mask Etching to form the first trench and the second trench, implanting ions into the entire surface of the substrate on which the first trench and the second trench are formed, and depositing the first trench on the entire surface of the substrate to bury the first trench. Forming a first blocking layer, and forming a spacer on sidewalls of the first isolation insulating layer and the second trench to etch the first trench by etching the first insulating layer; And forming a second insulating film on the entire surface of the substrate to bury the second trench, and CMP polishing the second insulating film formed on the substrate to form a second isolation insulating film so as to be buried in the second trench. Planarizing the surface.

상기 제2 절연막을 형성하는 단계후에, 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성한후 에치백하는 단계를 더 구비할 수 있다.After the forming of the second insulating layer, the method may further include forming a photoresist pattern on the second insulating layer formed on the second trench and then etching back.

또한, 상기 제2 절연막을 형성하는 단계후에 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연막을 일정 깊이로 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비할 수 도 있다.The method may further include forming a photoresist pattern on the second insulating layer formed on the second trench after forming the second insulating layer, and etching the second insulating layer to a predetermined depth using the photoresist pattern as a mask. And removing the photoresist pattern.

본 발명에 의하면, 트렌치에 매몰되는 분리절연막을 기판의 표면 손상없이 형성할 수 있으며, 넓은 트렌치에서의 디싱현상을 개선할 수 있다.According to the present invention, an isolation insulating film buried in a trench can be formed without damaging the surface of the substrate, and dishing in a wide trench can be improved.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

[실시예 1]Example 1

제2도 내지 제8도는 본 발명의 제1 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.2 through 8 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a first embodiment of the present invention.

제2도는 반도체 기판(1) 상에 패트 산화막(3) 및 마스크층(5)을 형성하는 단계를 나타낸다. 반도체 기판 상에 패드 산화막(3)을 형성한후 소자형성영역 및 소자분리영역을 한정하기 위한 마스크층(5)을 형성한다. 상기 마스크층(5)은 질화막과 고온산화막으로 형성한다.2 shows the step of forming the pat oxide film 3 and the mask layer 5 on the semiconductor substrate 1. After forming the pad oxide film 3 on the semiconductor substrate, the mask layer 5 for defining the device formation region and the device isolation region is formed. The mask layer 5 is formed of a nitride film and a high temperature oxide film.

제3도는 소자형성영역을 한정하기 위한 마스크층 패턴(5a) 및 패드 산화막 패턴(3a)을 형성하는 단게를 나타낸다. 상기 마스크층(5) 상에 포토레지스트 패턴(7)을 형성한 다음 상기 포토레지스트 패턴(7)을 식각마스크로 하여 상기 마스크층(5) 및 패드 산화막(3)을 식각하여 마스크층 패턴(5a) 및 패드 산화막 패턴(3a)을 형성한다.3 shows the steps of forming the mask layer pattern 5a and the pad oxide film pattern 3a for defining the element formation region. After the photoresist pattern 7 is formed on the mask layer 5, the mask layer 5 and the pad oxide layer 3 are etched using the photoresist pattern 7 as an etch mask to form a mask layer pattern 5a. ) And the pad oxide film pattern 3a.

제4도는 트렌치(9a, 9b, 9c)의 형성 및 이온주입하는 단계를 나타낸다. 상기 포토레지스트 패턴(7)과 마스크층 패턴(5a)을 식각마스크로 하여 상기 반도체 기판을 식각하여 트렌치(9a, 9b, 9c)를 0.2μm~1.0μm의 깊이로 형성한다. 상기 트렌치(9a, 9b, 9c)는 좁은 트렌치(9a: 제1폭의 제1 트렌치)가 반복적으로 형성되는 셀어레이 부분(D), 넓은 트렌치( 9b)가 형성되는 부분(E: 상기 제1 폭보다 넓은 제2폭의 제2 트렌치) 및 좁은 트렌치(9c: 제1폭의 제1 트렌치)와 넓은 소자형성영역이 형성되는 부분(F)으로 구분할 수 있다. 다음에, 상기 식각마스크로 사용된 포토레지스트 패턴(7)을 제거한후 상기 트렌치(9a, 9b, 9c)가 형성된 기판의 전면에 전기적 분리특성 개선을 위하여 이온주입을 실시한다.4 shows the formation and ion implantation of trenches 9a, 9b and 9c. The semiconductor substrate is etched using the photoresist pattern 7 and the mask layer pattern 5a as an etch mask to form trenches 9a, 9b, and 9c with a depth of 0.2 μm to 1.0 μm. The trenches 9a, 9b, and 9c may include a cell array portion D in which a narrow trench 9a (a first trench of a first width) is repeatedly formed, and a portion E in which a wide trench 9b is formed (E: the first portion). A second trench having a wider width than the second width) and a narrow trench 9c (a first trench having a first width) and a portion F in which a wide device formation region is formed. Next, after removing the photoresist pattern 7 used as the etching mask, ion implantation is performed to improve electrical separation characteristics on the entire surface of the substrate on which the trenches 9a, 9b, and 9c are formed.

제5도는 제1 절연막(11)을 형성하는 단계를 나타낸다. 구체적으로, 기판의 전면에 제1 절연막(11), 예컨대 CVD산화막을 형성하여, 소자분리폭이 1μm 이하인 좁은 트렌치가 반복적으로 형성되는 셀어레이 부분(D) 및 좁은 트렌치(9c)와 넓은 소자형성영역이 형성되는 부분(F)을 각각 매몰할 수 있도록 상기 좁은 트렌치 폭의 1/2보다 두껍게, 예컨대 1000Å~3000Å의 두께로 형성한다.5 shows a step of forming the first insulating film 11. Specifically, the first insulating film 11, for example, a CVD oxide film is formed on the entire surface of the substrate, whereby a cell array portion D and a narrow trench 9c having a narrow trench having a device isolation width of 1 μm or less are repeatedly formed, and a wide device formation. It is formed to be thicker than 1/2 of the narrow trench width, for example, to have a thickness of, for example, 1000 kPa to 3000 kPa so that the regions F in which the regions are formed are buried.

제6도는 제1 분리절연막(11a)과 스페이서(11b)를 형성하는 단계를 나타낸다. 구체적으로, 상기 마스크층 패턴(5a)을 식각저지층으로 상기 제1 절연막(11)을 에치백하여 좁은 트렌치를 매몰하는 제1 분리절연막(11a)과 넓은 트렌치의 측벽에 스페이서(11b)를 형성한다. 이때 마스크층 패턴중의 산화막은 제거된다.FIG. 6 illustrates a step of forming the first isolation insulating layer 11a and the spacer 11b. Specifically, spacers 11b are formed on sidewalls of the first isolation insulating layer 11a and the wide trench to etch back the first insulating layer 11 by using the mask layer pattern 5a as an etch stop layer to bury the narrow trench. do. At this time, the oxide film in the mask layer pattern is removed.

제7도는 제2 절연막(13)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1 분리절연막(11a)과 스페이서(11b)가 형성된 기판(1)의 전면에 제2 절연막(13)을 형성한다. 상기 제2 절연막(13)은 상기 넓은 트렌치(9b)를 완전히 매몰시킬수 있도록 한다.7 shows a step of forming the second insulating film 13. In detail, the second insulating layer 13 is formed on the entire surface of the substrate 1 on which the first isolation insulating layer 11a and the spacer 11b are formed. The second insulating layer 13 may completely bury the wide trench 9b.

제8도는 기판상에 형성된 상기 제2 절연막(13)을 CMP폴리싱하는 단계를 나타낸다. 구체적으로, 제2 절연막(13)을 CMP폴리싱하여 넓은 트렌치에 제2 분리절연막(13a)을 매몰하도록 한다. 이렇게 되면, 기판에 형성되어 있는 좁은 트렌치 및 넓은 트렌치에 각각 제1 분리절연막(11a)과 제2 분리절연막(13a)이 매몰되어 기판의 표면을 균일하게 되면서 소자분리영역(트렌치의 매몰)를 형성할 수 있다.8 shows the step of CMP polishing the second insulating film 13 formed on the substrate. Specifically, the second insulating film 13 is CMP polished to bury the second insulating film 13a in a wide trench. In this case, the first isolation insulating film 11a and the second isolation insulating film 13a are buried in the narrow trench and the wide trench formed in the substrate, thereby forming the device isolation region (the trench buried). can do.

다음에, 모스 트렌지스터 형성을 위한 웰 및 소자분리의 절연특성을 향상시키기 위한 이온주입을 실시한후 트렌지스터를 완성한다.Next, the transistor is completed after ion implantation is performed to improve the insulation characteristics of the well and device isolation for forming the MOS transistor.

[실시예 2]Example 2

제2 실시예는 상기 제1 실시예의 제2도 내지 제7도를 동일하게 실시하며, 동일한 참조번호는 동일한 부재를 나타낸다.The second embodiment implements the second to seventh embodiments of the first embodiment in the same manner, and the same reference numerals denote the same members.

제9도 내지 제11도는 본 발명의 제2 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.9 through 11 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a second embodiment of the present invention.

제9도는 제2 절연막(13)이 형성된 기판의 전면에 포토레지스트(15)를 도포하는 단계를 나타낸다. 구체적으로, 제2 절연막(13)이 형성된 기판의 전면에 포토레지스트(15)를 도포한다. 상기 포토레지스트(15)는 넓은 트렌치(9b)의 상부에 형성되는 굴곡을 따라 형성된다.9 illustrates applying the photoresist 15 to the entire surface of the substrate on which the second insulating film 13 is formed. Specifically, the photoresist 15 is applied to the entire surface of the substrate on which the second insulating film 13 is formed. The photoresist 15 is formed along a bend formed in the upper portion of the wide trench 9b.

제10도는 제2 포토레지스트 패턴(15a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트(15)를 식각 또는 폴리싱하여 제2 포토레지스트 패턴(15a)을 형성한다. 상기 제2 포토레지스트 패턴은 넓은 트렌치의 상부에 형성된 굴곡을 매립하도록 한다.10 illustrates forming the second photoresist pattern 15a. Specifically, the photoresist 15 is etched or polished to form a second photoresist pattern 15a. The second photoresist pattern fills the bend formed in the upper portion of the wide trench.

제11도는 기판의 표면을 평탄화하는 단계를 나타낸다. 구체적으로, 기판상에 형성된 상기 제2 포토레지스트 패턴(15a)을 이용하여 전면 에치백한후 상기 제2 절연막(13)을 CMP폴리싱하거나 기판의 표면을 평탄화시킨다. 상기 제2 포토레지스트 패턴을 이용한 에치백은 상기 넓은 트렌치에서의 디싱형상을 방지할 수 있다. 이렇게 되면, 기판에 형성되어 있는 좁은 트렌치 및 넓은 트렌치에 각각 제1 분리절연막(11a)과 제2 분리절연막(13a)이 매몰되어 기판의 표면을 균일하게 하면서 소자분리영역(트렌치의 매몰)를 형성할 수 있다.11 shows the step of planarizing the surface of the substrate. Specifically, after the entire surface is etched back using the second photoresist pattern 15a formed on the substrate, the second insulating layer 13 is CMP polished or the surface of the substrate is planarized. An etch back using the second photoresist pattern may prevent dishing in the wide trench. In this case, the first isolation insulating film 11a and the second isolation insulating film 13a are buried in the narrow trench and the wide trench formed in the substrate, respectively, to form the device isolation region (the trench buried). can do.

다음에, 모스 트렌지스터 형성을 위한 웰 및 소자분리의 절연특성을 향상시키기 위한 이온주입을 실시한후 트렌지스터를 완성한다.Next, the transistor is completed after ion implantation is performed to improve the insulation characteristics of the well and device isolation for forming the MOS transistor.

[실시예 3]Example 3

제3 실시예는 상기 제1 실시예의 제2도 내지 제7도를 동일하게 실시하며, 동일한 참조번호는 동일한 부재를 나타낸다.The third embodiment implements the second to seventh embodiments of the first embodiment in the same manner, and the same reference numerals denote the same members.

제12도 내지 제14도는 본 발명의 제3 실시예에 따른 반도체장치의 소자분리영역을 형성하는 방법을 도시한 단면도들이다.12 to 14 are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to a third embodiment of the present invention.

제12도는 넓은 트렌치의 상부에 형성된 제2 절연막(13)상에 제3 포토레지스트(17)를 형성하는 단계를 나타낸다. 구체적으로, 넓은 트렌치(9b)의 상부에 형성된 제2 절연막(13)상에 제3 포토레지스트 패턴(17)을 형성한다. 상기 제3 포토레지스트 패턴(13)은 넓은 트렌치(9b)의 상부에 형성되는 굴곡을 따라 형성된다. 이어서, 상기 제3 포토레지스트 패턴(17)을 식각마스크로 하여 상기 제2 절연막(13)을 일정깊이로 식각한다.12 illustrates forming a third photoresist 17 on the second insulating film 13 formed on the wide trench. Specifically, the third photoresist pattern 17 is formed on the second insulating film 13 formed on the wide trench 9b. The third photoresist pattern 13 is formed along a bend formed on the wide trench 9b. Subsequently, the second insulating layer 13 is etched to a predetermined depth using the third photoresist pattern 17 as an etching mask.

제13도는 상기 제3 포토레지스트 패턴을 제거하는 단계를 나타낸다. 구체적으로, 상기 제2 절연막의 식각마스크로 사용된 제3 포토레지스트 패턴을 제거한다. 이렇게 되면, 넓은 트렌치의 상부에 형성된 제2 절연막은 넓은 트렌치의 굴곡을 따라 형성된다.13 illustrates removing the third photoresist pattern. Specifically, the third photoresist pattern used as the etching mask of the second insulating layer is removed. In this case, the second insulating film formed on the wide trench is formed along the bend of the wide trench.

제14도는 기판상에 형성된 상기 제2 절연막(13)을 CMP폴리싱하는 단계를 나타낸다. 구체적으로, 제2 절연막(13)을 CMP폴리싱하여 디싱형상을 방지하면서 넓은 트렌치에 제2 분리절연막(13a)을 매몰하도록 한다. 이렇게 되면, 기판에 형성되어 있는 좁은 트렌치 및 넓은 트렌치에 각각 제1 분리절연막(11a)과 제2 분리절연막(13a)이 매몰되어 기판의 표면을 균일하게 되면서 소자분리영역(트렌치의 매몰)를 형성할 수 있다.14 shows the step of CMP polishing the second insulating film 13 formed on the substrate. Specifically, the second insulating film 13 is CMP polished to bury the second isolation insulating film 13a in a wide trench while preventing dishing. In this case, the first isolation insulating film 11a and the second isolation insulating film 13a are buried in the narrow trench and the wide trench formed in the substrate, thereby forming the device isolation region (the trench buried). can do.

다음에, 모스 트렌지스터 형성을 위한 웰 및 소자분리의 절연특성을 향상시키기 위한 이온주입을 실시한후 트렌지스터를 완성한다.Next, the transistor is completed after ion implantation is performed to improve the insulation characteristics of the well and device isolation for forming the MOS transistor.

본 발명에 의하면, 좁은 트렌치를 제1 절연막으로 먼저 매몰한후 에치백함으로써, 분리절연막을 형성할 때 각 영역에서 폴리싱 해야 하는 두께 타겟을 일정하게 유지할 수 있으며, 셀어레이영역등에서의 과도한 폴리싱의 문제를 개선할 수 있다. 또한, 넓은 트렌치에서의 디싱현상을 개선할 수 있다.According to the present invention, by burying a narrow trench with the first insulating film first and then etching it back, it is possible to maintain a constant thickness target that should be polished in each area when forming the isolation insulating film, and problem of excessive polishing in the cell array area or the like. Can be improved. In addition, dishing in a wide trench can be improved.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

Claims (9)

제1 폭의 제1 트렌치가 반복적으로 형성되는 셀어레이 영역, 상기 제1 폭보다 넓은 제2 폭의 제2 트렌치를 갖는 넓은 소자분리영역 및 넓은 소자형성영역을 갖는 반도체 장치의 소자분리방법에 있어서, 기판 상에 마스크층을 형성하는 단계; 상기 마스크층을 패터닝하여 마스크층 패턴을 형성하는 단계; 상기 마스크층 패턴을 마스크로 상기 기판을 식각하여 상기 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 트렌치를 매몰하도록 상기 기판의 전면에 제1 절역막을 형성하는 단계; 상기 제1 절연막을 식각하여 상기 제1 트렌치를 매몰하는 제1 분리절연막과 상기 제2 트렌치의 측벽에 스페이서를 형성하는 단계; 상기 제2 트렌치를 매몰하도록 기판의 전면에 제2 절연막을 형성하는 단계; 및 상기 기판상에 형성된 제2 절연막을 CMP폴리싱하여 상기 제2 트렌치에 매몰되도록 제2 분리절연막을 형성하고 기판의 표면을 평탄화하는 것을 특징으로 하는 반도체 장치의 소자분리방법.A device array method of a semiconductor device having a cell array region in which a first trench having a first width is repeatedly formed, a wide device isolation region having a second trench having a second width wider than the first width, and a wide device formation region. Forming a mask layer on the substrate; Patterning the mask layer to form a mask layer pattern; Etching the substrate using the mask layer pattern as a mask to form the first trench and the second trench; Forming a first cut film on an entire surface of the substrate to bury the first trench; Etching the first insulating layer to form a spacer on sidewalls of the first isolation insulating layer and the second trench to bury the first trench; Forming a second insulating film on an entire surface of the substrate to bury the second trench; And CMP polishing the second insulating film formed on the substrate to form a second isolation insulating film so as to be buried in the second trench, and planarize the surface of the substrate. 제1항에 있어서, 2상기 제1 트렌치 및 제2 트렌치는 0.2~1.0μm의 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The method of claim 1, wherein the first trench and the second trench are formed to a depth of 0.2 μm to 1.0 μm. 제1항에 있어서, 상기 제1 트렌치의 폭은 1μm 이하로 형성하며, 상기 제1 절연막의 두께는 상기 제1 트렌치를 매몰하도록 상기 제1 트렌치의 폭의 1/2보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The width of the first trench is less than 1μm, the thickness of the first insulating film is formed to be thicker than 1/2 of the width of the first trench so as to bury the first trench. A device separation method of a semiconductor device. 제1항에 있어서, 상기 제2 절연막을 형성하는 단계후에, 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성한후 에치백하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.The semiconductor device of claim 1, further comprising forming a photoresist pattern on the second insulating layer formed on the second trench after the forming the second insulating layer, and then etching the photoresist pattern. Device separation method. 제4항에 있어서, 상기 에치백은 상기 마스크층 패턴을 식각정지층으로 하여 수행하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The method of claim 4, wherein the etching back is performed using the mask layer pattern as an etch stop layer. 제1항에 있어서, 상기 제2 절연막을 형성하는 단계후에 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연막을 일정 깊이로 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The method of claim 1, after forming the second insulating layer, forming a photoresist pattern on the second insulating layer formed on the second trench, and using the photoresist pattern as a mask. And etching the substrate to a predetermined depth and removing the photoresist pattern. 제1항에 있어서, 상기 제1 트렌치 및 제2 트렌치를 형성하는 단계후 기판의 전면에 이온주입을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The method of claim 1, further comprising performing ion implantation on the entire surface of the substrate after forming the first trench and the second trench. 제7항에 있어서, 상기 제2 절연막을 형성하는 단계후에, 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성한후 에치백하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.8. The semiconductor device of claim 7, further comprising forming a photoresist pattern on the second insulating layer formed on the second trench and etching back after forming the second insulating layer. Device separation method. 제7항에 있어서, 상기 제2 절연막을 형성하는 단계후에 상기 제2 트렌치의 상부에 형성된 제2 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연막을 일정 깊이로 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.The method of claim 7, after forming the second insulating film, forming a photoresist pattern on the second insulating film formed on the second trench, and using the photoresist pattern as a mask. And etching the substrate to a predetermined depth and removing the photoresist pattern.
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KR100701699B1 (en) * 2005-06-30 2007-03-29 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device

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