KR0146264B1 - Method for forming fuze link of metal wiring - Google Patents
Method for forming fuze link of metal wiringInfo
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Abstract
본 발명은 금속배선의 퓨즈링크 형성방법에 관한 것으로, 규정된 전류펄스에서 1회에 금속배선이 단선되도록 배선의 소정영역을 식각하여 얇은 두께를 갖도록 퓨즈영역을 형성하는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse link of a metal wiring, wherein a predetermined region of the wiring is etched so that the metal wiring is disconnected at a time in a prescribed current pulse to form a fuse region having a thin thickness.
이는 절연막상에 금속배선을 형성하는 단계, 상기 금속배선의 소정영역을 배선의 다른 부분보다 얇은 두께를 갖도록 식각하는 단계, 상기 금속배선의 소정부위에 패드부위를 형성하는 단계로 이루어진다.This includes forming a metal wiring on the insulating film, etching a predetermined region of the metal wiring to have a thickness thinner than other portions of the wiring, and forming a pad portion on a predetermined portion of the metal wiring.
Description
제1도는 종래의 기술에 따른 금속배선의 퓨즈링크 형성 공정단면도.1 is a cross-sectional view of a fuse link forming process of a metal wire according to the related art.
제2(a)도 내지 제2(c)도는 본 발명의 금속배선의 퓨즈링크 형성 공정단면도.2 (a) to 2 (c) is a cross-sectional view of the fuse link forming process of the metal wiring of the present invention.
제3도는 본 발명의 금속배선의 평면 구조도.3 is a plan view of the metal wiring of the present invention.
제4도는 본 발명의 다른 실시예를 나타낸 금속배선의 평면 구조도이다.4 is a plan view showing the structure of the metallization of another embodiment of the present invention.
본 발명은 반도체 장치의 금속배선 제조에 관한 것으로, 특히 금속 배선상의 소정부위에 퓨즈링크를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of metal wiring in semiconductor devices, and more particularly to a method for forming a fuse link on a predetermined portion on a metal wiring.
반도체 장치의 배선방법은 장치의 성능, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 장치를 제조하는데 있어 매우 중요하다. 오늘날 반도체 장치의 고집적화가 가속화되는 추세에 따라 장치의 집적도를 증가시키기 위해서는 금속배선의 형성 기술개발이 선행되어야 하며, 금속배선기술이 반도체 산업의 발전을 좌우하는 열쇠가 되고 있다. 금속배선은 집적회로의 고집적화와 저전력화에 따라 미세패턴화 되어가고 있으며, 이에 따른 문제점을 해결하기 위해 여러가지 기술이 개발되고 있다.The wiring method of the semiconductor device is very important for manufacturing a semiconductor device because it is a factor that determines the performance, yield and reliability of the device. As the integration of semiconductor devices is accelerated today, in order to increase the degree of integration of devices, the development of metallization technology must be preceded, and metallization technology is the key to the development of the semiconductor industry. Metallization is becoming fine patterned due to high integration and low power of integrated circuits, and various technologies have been developed to solve the problems.
즉 종래에 금속배선으로서 주로 알루미늄과 폴리실리콘등이 사용되었으나 각각 저융점과 고저항, 미세패턴의 난점으로 금속배선으로서 사용이 제한되고 있다.In other words, aluminum and polysilicon are mainly used as metal wires, but use of metal wires is limited due to low melting point, high resistance, and difficulty of fine patterns, respectively.
고집적 소자에서 요구되는 금속배선의 요건으로서는 저저항, 열저항, 미세패턴 가능성, 일렉트로마이그레이션(Electromigration)과 스트레스마이그레이션(Stressmigration)특성, 공정의 용이성 등이 고려되고 있다.As the requirements for the metallization required in the highly integrated device, low resistance, thermal resistance, fine patterning potential, electromigration and stress migration characteristics, and ease of processing are considered.
따라서, 상기 알루미늄과 폴리실리콘의 금속배선 대체물질로서 내열성 금속 및 그 합금이 적용되고 있으며, 저저항값을 가지며 산화막, 절연막 및 실리콘 기판과 점착성이 좋은 알루미늄을 상기 내열성 금속과 다층으로 형성시키는 구조를 갖는 금속배선이 널리 이용되고 있다.Therefore, a heat-resistant metal and its alloy are applied as a substitute for the metal wiring of aluminum and polysilicon, and has a structure of forming aluminum having a low resistance value and having good adhesion to an oxide film, an insulating film, and a silicon substrate in a multilayer with the heat-resistant metal. Metal wirings are widely used.
일반적으로, 금속배선은 반도체 장치를 제조하는 공정중 또는 집적회로를 제조한 후 기억소자에 데이터를 저장하는 프로그래밍을 위해 각 칩(Chip)을 소거하거나 집적회로를 무조정화시킬 때 선택영역이 단선된다.In general, the metallization is disconnected during the process of manufacturing a semiconductor device or when the chip is erased or the chip is unregulated for programming to store data in a memory device after fabricating an integrated circuit. .
따라서 반도체 장치를 제조하는데 있어서 장치에 미치는 영향을 최소화 하면서 금속배선을 적절히 단선시키는 것이 퓨징(fusing)장치를 제조하는데 있어 바람직하다.Therefore, it is desirable to manufacture a fusing device by properly disconnecting the metal wiring while minimizing the effect on the device in manufacturing the semiconductor device.
금속배선을 단선시키는 방법에는 레이저를 배선에 조사하는 방법과 배선에 전류펄스를 인가하여 배선의 약한 부분이 단선되도록 하는 방법이 주로 이용되고 있다.As a method of disconnecting a metal wiring, a method of irradiating a laser to the wiring and a method of applying a current pulse to the wiring to disconnect a weak portion of the wiring are mainly used.
상기 금속배선의 단선법으로서 레이저를 이용하는 것이 많은 장점을 제공하기는 하지만, 장치 및 기술이 복잡하며 단선부위에 이웃한 배선에 영향을 미칠 우려가 있다.Although the use of a laser as the disconnection method of the metal wiring provides many advantages, the device and the technology are complicated and there is a concern that the wiring adjacent to the disconnection portion may be affected.
따라서, 금속배선 단선시 전류펄스를 이용하는 방법이 보다더 공정상 간단하고 바람직할 수도 있다. 이는 절연막상에 다층으로 된 금속배선을 형성한 후 금속배선의 선택영역을 소정의 두께로 식각하여, 다른 배선부분 보다 얇은 두께를 갖도록 퓨즈링크를 형성함으로써, 반도체 장치의 프로그래밍을 보다 용이하게 실시할 수 있다.Therefore, the method using the current pulse at the time of disconnection of metal wiring may be simpler and more preferable in the process. This makes it easier to program the semiconductor device by forming a multilayer metal wiring on the insulating film, and then etching the selected region of the metal wiring to a predetermined thickness, thereby forming a fuse link to have a thickness thinner than other wiring portions. Can be.
즉, 반도체 장치를 프로그래밍 할 때 금속배선을 선택적으로 단선시키기 위해 배선에 전류펄스를 인가할 때 두께가 얇아진 퓨즈링크부분에 전류밀도가 집중되어 단선이 용이하게 이루어진다.That is, when programming a semiconductor device, when the current pulse is applied to the wiring to selectively disconnect the metal wiring, the current density is concentrated on the thinner fuse link portion, thereby easily disconnecting the wiring.
종래의 퓨즈링크 형성기술로서 퓨징특성이 좋은 금속을 배선상에 형성시키는 방법이 이용되었다. 예로서, 종래에는 퓨징특성이 좋은 크롬(Cr)을 금속배선상의 선택부위에 형성시켜 퓨즈링크로 이용하였으나, 크롬(Cr)은 단선후 다시 연결되는 등의 경우가 생겨, 폴리실리콘이 사용되었으나 폴리실리콘은 규정된 전류펄스에서 1회에 단선되지 않고 수회의 전류펄스 인가에 의해 단선이 유발되는 경우가 있었다 또한, 금속배선의 물질이 다른 금속으로 대체되어감에 따라 새로운 퓨즈링크 형성기술이 요구되고 있다.As a conventional fuse link forming technique, a method of forming a metal having good fusing characteristics on a wiring has been used. For example, in the past, chromium (Cr) having good fusing characteristics was formed in a selected portion on a metal wiring and used as a fuse link. However, chromium (Cr) may be reconnected after disconnection, and thus polysilicon is used. Silicon is not disconnected once at the specified current pulse, but disconnection is caused by applying several current pulses. Also, as the material of the metal wiring is replaced with another metal, a new fuse link forming technology is required. have.
금속배선을 보다 낮은 레이저 에너지 및 전류펄스에서 단선되도록 하기 위한 방법으로는 미국특허 제 4816424 호에서 절연막상에 금속배선 물질로서 제1금속층을 형성한 후, 상기 제1금속층의 소정부위를 상기 절연막이 드러나도록 식각하고, 결과물 전면에 제2금속층을 증착하여, 상기 제2금속층의 일부가 제1금속층의 개구부를 통해 절연막과 직접 접촉되도록 하는 퓨즈링크를 형성한 후, 제1,2금속층을 패터닝하여 금속배선을 형성하는 방법이 개시되어 있다.As a method for disconnecting the metal wiring at a lower laser energy and current pulse, US Pat. No. 4,816,424 forms a first metal layer as a metal wiring material on the insulating film, and then a predetermined portion of the first metal layer is removed. Etch to reveal, depositing a second metal layer on the entire surface of the resultant, to form a fuse link so that a portion of the second metal layer is in direct contact with the insulating film through the opening of the first metal layer, and then patterning the first and second metal layers A method of forming a metal wiring is disclosed.
이는 금속배선중에 얇은 두께를 갖는 부분을 소정부위에 형성함으로써 단선을 위해 레이저 조사시나 전류펄스인가시 퓨즈링크 부분을 제외한 다른 부분에 영향을 주지않고 쉽게 단선시킬 수 있는 방법을 제공한다.This provides a method in which a thin portion of the metal wiring is formed at a predetermined portion so that it can be easily disconnected without affecting other portions except for the fuse link portion during laser irradiation or current pulse application for disconnection.
금속배선을 단선시켜 집적회로소자를 프로그래밍하는 예로서 PROM (Progra mable Read Only Memory)를 하나의 예로 들어 설명하면, PROM은 사용자의 요구에 따라 메이커가 프로그래밍하거나 사용자가 필요에 따라 프로그래밍하는 반도체 장치로서 기억소자에 데이터를 저장하기 위한 프로그래밍을 금속배선의 소정부위를 단선시켜 데이터를 저장하는 것이다.As an example of programming an integrated circuit device by disconnecting a metal wiring, PROM (Programmable Read Only Memory) is described as an example. A PROM is a semiconductor device programmed by a manufacturer according to a user's request or a user's programming as needed. Programming for storing data in a storage device is to cut data by disconnecting a predetermined portion of the metal wiring.
PROM에서 퓨즈링크는 매트릭스상으로 형성되는 트랜지스터의 에미터측에 형성되어, 퓨즈링크를 단선시키면 다음 제조공정에서 해당 스토리지셀(Storage cell)의 데이터를 0으로 저장할 수 있는 것이다.In the PROM, the fuse link is formed on the emitter side of the transistor formed in a matrix, and when the fuse link is disconnected, the data of the storage cell can be stored as 0 in the next manufacturing process.
이와 같이 금속배선을 단선시키는 기술은 CMOS, ROM, PROM, 디코더 변환등에 이용된다. 그리고, 퓨즈링크용 금속물질은 일렉트로마이그레이션 특성, 퓨징특성, 소자의 동작전압등을 고려하여 선택되어진다.As described above, a technique for disconnecting metal wiring is used for CMOS, ROM, PROM, decoder conversion, and the like. In addition, the metal material for the fuse link is selected in consideration of the electromigration characteristics, the fusing characteristics, the operating voltage of the device, and the like.
제1도는 종래의 기술에 의한 금속배선의 퓨즈링크 형성공정 단면도를 도시한 것으로서, 통상적인 반도체 장치 제조공정을 차례로 수행하여, 반도체 기판(1)상에 다수개의 소자를 형성한 후, 상기 각 소자를 전기적으로 격리시키기 위하여, 결과물 전면에 제1 절연막(2)을 증착하고, 상기 절연막(2)을 사진식각공정으로 소정부위를 제거하여 상기 반도체 기판(1)의 불순물 영역이 드러나도록 다수개의 접촉장(도시되지 않음)을 형성한 후, 결과물 전면에 배선용 물질로서 폴리실리콘을 증착한다.1 is a cross-sectional view of a fuse link forming process of a metal wire according to the prior art, and a plurality of elements are formed on a semiconductor substrate 1 by sequentially performing a conventional semiconductor device manufacturing process. In order to electrically isolate the first insulating film 2, the first insulating film 2 is deposited on the entire surface of the resultant material, and a plurality of contacts are exposed to expose the impurity regions of the semiconductor substrate 1 by removing a predetermined portion of the insulating film 2 by a photolithography process. After forming the field (not shown), polysilicon is deposited as the wiring material on the entire surface of the resultant.
이어서, 상기 폴리실리콘을 사진식각공정으로 패터닝하여 소정의 선폭을 갖는 폴리실리콘 배선(3)을 형성한 후, 결과물 전면에 제2 절연막(4)을 형성하고 상기 제2 절연막(4)중 소정영역을 제거하여 상기 폴리실리콘 배선(3)중 소정영역이 드러나도록 사진식각공정으로 제거하여, 금속배선을 단선시키기 위해 금속배선에 과전류 펄스를 인가할 때 이용되는 패드부위(5)를 형성한다.Subsequently, the polysilicon is patterned by a photolithography process to form a polysilicon wire 3 having a predetermined line width, and then a second insulating film 4 is formed on the entire surface of the resulting product, and a predetermined region of the second insulating film 4 is formed. Then, the photoresist is removed to expose a predetermined region of the polysilicon wire 3 to form a pad portion 5 used when an overcurrent pulse is applied to the metal wire to disconnect the metal wire.
이때 패드부위와 함께 폴리실리콘 배선상의 일부분에서 상부 절연막(4)을 제거하여, 과전류 인가시 이 부위에서 폴리실리콘의 단선을 원활하게 한다.At this time, the upper insulating film 4 is removed from the part of the polysilicon wire together with the pad part, thereby smoothing the disconnection of the polysilicon at this part when an overcurrent is applied.
이어서, 결과물 전면에 금속을 증착하고, 상기 금속을 사진식각공정으로 패터닝하여 상기 패드부위에 상기 폴리실리콘 배선(3)과 접촉되는 금속배선(6)을 형성한다. 그 다음 결과물 전면에 절연물질로서 보호막(7)을 형성한 후, 상기 보호막중 금속배선 상측을 제거하고 상기 금속배선(6) 사이의 보호막(7)을 소정폭으로 제거하여 상기 폴리실리콘 배선의 소정영역이 드러나도록 함으로써 금속배선의 퓨즈링크(8)를 형성한다.Subsequently, a metal is deposited on the entire surface of the resultant, and the metal is patterned by a photolithography process to form a metal wiring 6 in contact with the polysilicon wire 3 on the pad portion. Then, after the protective film 7 is formed on the entire surface of the resultant material, the upper portion of the protective film is removed, and the protective film 7 between the metal wires 6 is removed to a predetermined width so that the predetermined thickness of the polysilicon wire is removed. By exposing the region, the fuse link 8 of the metal wiring is formed.
그러나, 상기와 같은 종래의 기술에서 퓨즈링크 형성물질로서 폴리실리콘을 사용할 경우, 금속배선에 과전류 펄스를 가하여 단선시킬 때 발생하는 개스를 제거하기 위해, 폴리실리콘 배선중 일부가 노출되도록 상부 절연막 믹 보호막을 제거하여 생기는 개구부(9)를 통해 폴리실리콘 배선의 퓨즈링크(8)부분이 부식될 우려가 있으며, 폴리실리콘 배선에 과전류 펄스를 인가할 때, 1회의 과전류 펄스에 의해 단선이 발생하지 않고 수회의 과전류 펄스를 인가하여야만 단선이 발생하는 경우가 있어 반도체 장치에 바람직하지 않은 영향을 미칠 수 있다.However, in the conventional technology as described above, when polysilicon is used as the fuse link forming material, the upper insulating film MIC protective film is exposed so that a part of the polysilicon wire is exposed to remove the gas generated when applying the overcurrent pulse to the metal wire and disconnecting it. The fuse link 8 portion of the polysilicon wiring may be corroded through the opening 9 formed by removing the polysilicon wiring. When an overcurrent pulse is applied to the polysilicon wiring, a single disconnection does not occur due to one overcurrent pulse. Disconnection may occur only when a plurality of overcurrent pulses are applied, which may adversely affect the semiconductor device.
또한, 상기 폴리실리콘 배선 대신 다른 금속을 사용할 경우에도 집적회로장치에서 요구되는 단선전류범위인 1-30밀리암페어 보다 큰 전류펄스에서 단선이 유발되는 등의 문제가 있다.In addition, when other metals are used instead of the polysilicon wire, there is a problem such as disconnection caused by a current pulse larger than 1-30 milliamperes, which is a single wire current range required by an integrated circuit device.
본 발명의 목적은 금속배선으로서 알루미늄계 금속과 내열성 금속 및 그 합금을 다층으로 형성한 후, 상기 배선중 소정부위를 식각하여 두께를 감소시킴으로써 규정된 전류펄스에서 1회에 단선이 발생되도록 하여 반도체 장치에 영향을 미치지 않는 퓨즈링크 배선을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to form an aluminum-based metal, a heat-resistant metal, and an alloy thereof in a multi-layered metal wiring, and then to etch a predetermined portion of the wiring to reduce the thickness so that disconnection occurs once at a specified current pulse. To provide a fuse link wiring that does not affect the device.
본 발명의 다른 목적은 퓨징단선이 발생하는 부분을 제외한 나머지 금속배선의 스트레스마이그레이션(Strees migration)및 일렉트로마이그레이션(Electromigration)특성을 향상시키며, 직접회로내에서 퓨즈링크 배선이 차지하는 면적을 최소화 하는데 있다.Another object of the present invention is to improve the stress migration and electromigration characteristics of the remaining metal wirings except for the portion in which the fuse break occurs, and to minimize the area occupied by the fuse link wiring in the integrated circuit.
본 발명의 또 다른 목적은 퓨징단선을 유발시키는 전류펄스를 조절할 수 있는 금속배선의 퓨즈링크를 제공함에 있다. 상기와 같은 목적을 위한 본 발명은 반도체 장치의 절연막상에 금속배선을 형성하는 방법에 있어서, 상기 절연막의 전면에 금속막을 형성한 후, 상기 금속막을 패터닝하여 금속배선을 형성하는 공정; 상기 공정후 결과물 전면에 감광막을 도포한 후, 상기 금속배선의 소정영역이 드러나도록 개구부를 형성하는 공정; 상기 개구부를 통해 드러난 금속배선을 소정두께로 식각하는 공정; 상기 잔존하는 감광막을 제거한 후 결과물 전면에 보호막을 형성하고, 상기 금속배선의 소정영역이 드러나도록 패드부위를 형성하는 공정을 포함한다.Still another object of the present invention is to provide a fuse link of a metal wiring that can control a current pulse that causes a fusing disconnection. According to an aspect of the present invention, there is provided a method of forming a metal wiring on an insulating film of a semiconductor device, the method comprising: forming a metal film on the entire surface of the insulating film, and then patterning the metal film to form a metal wiring; Forming an opening so that a predetermined region of the metal wiring is exposed after applying the photoresist to the entire surface of the resultant after the step; Etching the metal wiring exposed through the opening to a predetermined thickness; And removing the remaining photoresist film, forming a protective film on the entire surface of the resultant, and forming a pad portion so that a predetermined region of the metal wiring is exposed.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2(a)도 내지 제2(c)도는 본 발명의 금속배선의 퓨즈링크 형성 공정 단면도를 도시한 것이다.2 (a) to 2 (c) show sectional views of the fuse link forming process of the metal wiring of the present invention.
제2(a)도를 참조하면, 다층으로된 금속배선(50)과 감광막(18)에 개구부(20)를 형성하는 공정을 도시한 것으로서, 반도체 기판의 불순물 확산영역 또는 배선의 소정영역이 드러나도록 접촉부(도시되지 않음)가 형성된 절연막(10)의 전면에 금속배선 형성용 물질로서 제1 금속(12) 예컨대 전기전도율과 퓨징특성이 좋은 알루미늄 또는 그 합금막을 100-300Å 정도의 두께로 증착하고, 상기 제1 금속(12)의 전면에 금속배선 형성용 물질로서 제2 금속(14) 예컨대, 스트레스마이그레이션(Stressmigration) 및 일렉트로마이그레이션(Electromigration)특성 및 고온 저항성이 좋은 내열성 금속으로서 Ti, TiW, TiN, Cu, Ni, W, Mo, Cr, Pt 또는 그 합금중 한개 이상을 100-300Å 정도의 두께로 증착한 후 상기 제2 금속(14)의 전면에 금속배선 형성용 물질로서 제3 금속(16) 예컨대, 알루미늄 또는 그 합금막을 소정의 두께로 증착하여 3층의 금속막을 형성한다.Referring to FIG. 2 (a), a process of forming the openings 20 in the metal wiring 50 and the photosensitive film 18 formed as the multilayers is shown, and the impurity diffusion region of the semiconductor substrate or the predetermined region of the wiring is exposed. A first metal 12 such as aluminum or an alloy film having good electrical conductivity and fusing property is deposited to a thickness of about 100-300 kPa as a material for forming a metal wiring on the entire surface of the insulating film 10 having a contact portion (not shown). In addition, the second metal 14 as a material for forming a metal wiring on the entire surface of the first metal 12, for example, stress migration and electromigration (Electromigration) characteristics and high temperature resistant heat-resistant metal as Ti, TiW, TiN At least one of Cu, Ni, W, Mo, Cr, Pt, or an alloy thereof in a thickness of about 100-300Å, and then a third metal (16) as a material for forming metal wiring on the entire surface of the second metal (14). ) For example, aluminum or its An alloy film is deposited to a predetermined thickness to form three metal films.
이때, 상기 금속막 형성공정은 각 금속막 사이의 계면특성을 좋게 하기 위하여 MBE(Molecular Beam Epitaxy)장치를 이용하여 진공상태에서 연속증착한다.In this case, the metal film forming process is a continuous deposition in a vacuum state using a molecular beam epitaxy (MBE) device in order to improve the interfacial characteristics between the metal film.
그리고, 상기 금속배선 형성용 금속막은 알루미늄 또는 그 합금막으로된 제1 금속만을 형성할 수도 있다. 상기 금속막 형성공정에서 금속막의 두께는 제3 금속(16)의 두께를 조절하여 금속배선에 필요한 두께를 갖도록 조정한다.The metal film for metal wiring formation may form only a first metal made of aluminum or an alloy film thereof. In the metal film forming process, the thickness of the metal film is adjusted to have a thickness required for metal wiring by adjusting the thickness of the third metal 16.
예로서, 기존의 금속배선의 두께가 6000Å의 알루미늄 합금막이면 500Å의 알루미늄, 500Å의 타이타늄, 5500Å의 알루미늄을 차례로 증착하여 금속배선의 두께를 조절한다.For example, if the thickness of the existing metal wiring is 6000 kW of aluminum alloy film, 500 kW of aluminum, 500 kW of titanium, and 5500 kW of aluminum are deposited in order to control the thickness of the metal wire.
상기 금속막 증착후, 사진식각공정으로 금속막을 패터닝하므로 소정의 폭을 갖는 금속배선(50)을 형성한다. 이어서, 결과물 전면에 감광막(18)을 도포한 후, 금속배선(50)의 소정영역이 드러나도록 상기 감광막에 개구부(20)를 형성한다.After the deposition of the metal film, the metal film is patterned by a photolithography process to form a metal wiring 50 having a predetermined width. Subsequently, after the photoresist film 18 is coated on the entire surface of the resultant, an opening 20 is formed in the photoresist film so that a predetermined region of the metal wiring 50 is exposed.
제2(b)도를 참조하면, 퓨즈링크(22) 및 보호막(24)을 형성하는 공정을 도시한 것으로서, 감광막(18)에 형성된 개구부를 통해 드러난 금속배선(50)중 제3 금속(16)과 제2 금속(14)을 제거하여 다른 배선부위보다 얇은 두께를 갖도록 제1 금속을 잔류시킴으로써 퓨즈링크(22)를 형성하고 감광막을 제거한다.Referring to FIG. 2B, a process of forming the fuse link 22 and the protective film 24 is illustrated. The third metal 16 of the metal wiring 50 exposed through the opening formed in the photosensitive film 18 is illustrated. ) And the second metal 14 are removed to form the fuse link 22 to remove the photosensitive film by leaving the first metal to have a thickness thinner than other wiring portions.
이때, 제1,3 금속은 알루미늄계 금속으로 형성되어 있고, 제2 금속은 내열성 금속으로 형성되어 있으므로 신각선택비가 달라 제3 금속식각시에는 제2 금속이 식각저지층으로 작용하며 상기 제2 금속식각시에는 제1 금속이 식각저지층으로 작용한다. 따라서, 퓨즈링크(22)의 단선전류는 제1 금속의 형성 두께에 따라 결정되므로 단선전류를 고려하여 적절한 두께로 형성시킬 수 있다.In this case, since the first and the third metals are made of aluminum-based metals, and the second metals are made of heat-resistant metals, the selection angles of the metals are different, so that the second metal acts as an etch stop layer when the third metal is etched. During etching, the first metal serves as an etch stop layer. Therefore, since the disconnection current of the fuse link 22 is determined according to the formation thickness of the first metal, the disconnection current may be formed to an appropriate thickness in consideration of the disconnection current.
그리고, 금속배선(50)이 알루미늄 또는 그 합금막인 단일막으로 형성될 경우에는 배선식각공정시 퓨즈링크 부분으로서 잔류하는 배선의 두께가 100Å이상 총배선 두께의 2/3이하가 되도록 식각한다.When the metal wiring 50 is formed of a single film made of aluminum or an alloy thereof, the metal wiring 50 is etched so that the thickness of the wiring remaining as a fuse link portion during the wiring etching process is 100 kW or more and less than 2/3 of the total wiring thickness.
상기 퓨즈링크가 형성된 결과물 전면에 금속배선(50)을 상층과 절연시키기 위한 물질로서 PSG(Phospo Silicate Glass) 또는 질화막(Si3N4)등을 화학기상법(Chemical Vapor Deposition)으로 증착하여 보호막(24)을 형성한다.A protective film 24 is formed by depositing a PSG (Phospo Silicate Glass) or a nitride film (Si 3 N 4 ) as a material to insulate the metal wiring 50 from the upper layer on the entire surface of the result in which the fuse link is formed. ).
제2(c)도를 참조하면, 패드부위(26) 형성공정을 도시한 것으로서 금속배선을 단선시키기 위해 전류펄스를 인가할 때 이용되는 패드를 형성하기 위해 퓨즈링크(22)의 양단 소정영역의 금속배선이 드러나도록 사진식각공정으로 보호막을 선택적으로 제거하여 패드부위(26)를 형성한다.Referring to FIG. 2 (c), the pad portion 26 is formed. The pad portion 26 is formed in a predetermined area at both ends of the fuse link 22 to form a pad used when a current pulse is applied to disconnect the metal wiring. The pad portion 26 is formed by selectively removing the protective film by a photolithography process so that the metal wiring is exposed.
제3도는 본 발명의 금속배선의 평면도를 도시한 것이다.3 shows a plan view of the metallization of the present invention.
제3도를 참조하면, 본 발명에서 형성되는 퓨즈링크 부분을 갖는 금속배선의 평면도를 도시한 것으로, 일정폭으로 형성되는 금속배선(50)부분과, 상기 금속배선(50)의 소정영역에 배선을 단선시키기 위해 전류펄스를 인가하는 부분으로서 넓은 면적으로 형성되는 패드부위(30)와, 상기 금속배선(50)의 소정영역에 형성되는 부분으로서 배선에 과전류 펄스인가시 단선이 발생하도록 금속배선의 다른 부분보다 얇은 두께를 갖는 퓨즈링크(22)가 형성된 구조를 갖는다.Referring to FIG. 3, there is shown a plan view of a metal wiring having a fuse link portion formed in the present invention, wherein the metal wiring 50 is formed to have a predetermined width and a predetermined region of the metal wiring 50 is formed. The pad portion 30 is formed in a large area as a portion for applying a current pulse to disconnect the circuit, and the portion formed in a predetermined region of the metal wiring 50 is formed in a predetermined area of the metal wiring 50 so that the disconnection occurs when an overcurrent pulse is applied to the wiring. It has a structure in which a fuse link 22 having a thickness thinner than other portions is formed.
즉, 금속배선상에 다른 부분보다 두께가 얇은 부분을 형성시킴으로서 배선을 단선시키고자 배선에 전류펄스를 인가하면 퓨즈링크 부분의 두께가 얇으므로 이 부분에 전류밀도가 집중되어 단선이 발생한다.That is, if a current pulse is applied to the wiring to disconnect the wiring by forming a thinner portion than the other portion on the metal wiring, the fuse link portion is thin, and current density is concentrated in this portion, causing disconnection.
제4도는 본 발명의 다른 실시예에 따른 금속배선의 평면구조를 도시한 것이다.4 illustrates a planar structure of a metal wiring according to another embodiment of the present invention.
제4도를 참조하면, 본 발명의 다른 실시예에 의한 금속배선의 평면구조를 도시한 것으로서, 금속배선(50)중에서 퓨즈링크(22)가 형성될 부분의 금속배선(50a)을 다른 금속배선(50)보다 작은 폭을 갖도록 금속배선을 형성하고, 상기 작은 폭을 갖는 금속배선(50a)에 1개 이상의 퓨즈링크(22a)를 형성시킨 것이다. 패드부분은 제3(a)도와 같이 금속배선(50)의 소정영역에 형성시킨다.Referring to FIG. 4, a planar structure of the metal wiring according to another embodiment of the present invention is illustrated. The metal wiring 50a of the portion of the metal wiring 50 where the fuse link 22 is to be formed is another metal wiring. The metal wiring is formed to have a width smaller than 50, and at least one fuse link 22a is formed on the metal wiring 50a having the small width. The pad portion is formed in a predetermined region of the metal wiring 50 as shown in FIG. 3 (a).
상기와 같이 금속배선의 소정영역을 좁은 폭으로 형성하고 좁은 폭을 갖는 배선영역(50a)에 퓨즈링크를 형성하면 보다 낮은 전류펄스에서 배선을 단선시킬 수 있고, 배선이 차지하는 면적도 줄일 수 있다.As described above, when the predetermined region of the metal wiring is formed in a narrow width and the fuse link is formed in the wiring region 50a having a narrow width, the wiring can be disconnected at a lower current pulse and the area occupied by the wiring can be reduced.
이상과 같은 본 발명의 금속배선은 패드를 통해 배선에 과전류 펄스를 인가할 때 알루미늄/내열성금속/알루미늄으로된 금속배선을 통과하던 전류가 알루미늄으로된 두께가 얇은 퓨즈링크 부분에서 전류밀도가 크게 증가되어 국부적인 주울가열(Joule heating)에 의해 수밀리암페어∼수십밀리암페어의 전류범위에서 단선이 발생한다.In the metal wiring of the present invention as described above, when an overcurrent pulse is applied to the wiring through the pad, the current density is greatly increased in the fuse link portion in which the current passing through the metal wiring of aluminum / heat-resistant metal / aluminum is thin. Local joule heating causes disconnection in the current range of several milliamps to several tens of milliamps.
또한 금속배선을 단일금속막으로 형성한 후, 소정부위를 식각하여 얇은 두께를 갖도록 퓨즈링크를 형성함으로써, 금속배선의 어느 부분에나 적용이 가능하며, 타공정에 영향을 주지않고, 다층배선층의 어디에나 적용이 가능하다.In addition, after forming the metal wiring as a single metal film, by etching a predetermined portion to form a fuse link to have a thin thickness, it can be applied to any part of the metal wiring, without affecting other processes, everywhere in the multilayer wiring layer Application is possible.
또한, 금속배선 형성시 알루미늄막 사이에 내열성 금속을 형성함으로써 퓨즈링크를 배선에 형성하기 위한 식각공정이 용이하며 퓨즈링크의 두께를 정확한 두께로 형성시킬 수 있다.In addition, by forming a heat-resistant metal between the aluminum film when forming the metal wiring, the etching process for forming the fuse link on the wiring is easy, and the thickness of the fuse link can be formed to an accurate thickness.
그리고, 금속배선에 전류를 인가할 때 단선이 발생하는 퓨즈링크 부위를 제외한 다른 부분은 상,하 알루미늄막의 사이에 내열성 금속막이 개재하므로 금속배선의 일렉트로마이그레이션 및 스트레이스마이그레이션 특성이 향상되며, 퓨즈링크 부분의 금속배선 선폭을 다른 부분보다 좁게 형성시킴으로서 더욱더 단선 전류펄스를 낮출 수 있다.In addition, since the heat-resistant metal film is interposed between the upper and lower aluminum films in the other parts except for the fuse link portion where the disconnection occurs when applying current to the metal wiring, the electromigration and trace migration characteristics of the metal wiring are improved. By forming the metal wiring line width of the portion narrower than other portions, the disconnection current pulse can be further lowered.
Claims (9)
Priority Applications (1)
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|---|---|---|---|
| KR1019940007693A KR0146264B1 (en) | 1994-04-13 | 1994-04-13 | Method for forming fuze link of metal wiring |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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| KR0146264B1 true KR0146264B1 (en) | 1998-11-02 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7785936B2 (en) | 2008-07-29 | 2010-08-31 | Hynix Semiconductor Inc. | Method for repair of semiconductor device |
-
1994
- 1994-04-13 KR KR1019940007693A patent/KR0146264B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7785936B2 (en) | 2008-07-29 | 2010-08-31 | Hynix Semiconductor Inc. | Method for repair of semiconductor device |
| KR101024763B1 (en) * | 2008-07-29 | 2011-03-24 | 주식회사 하이닉스반도체 | Method for repair of semiconductor device |
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