KR0145891B1 - The integrated circuit for color signal process with system director - Google Patents
The integrated circuit for color signal process with system directorInfo
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Abstract
이 발명은 시스템 디텍터를 내장한 색신호 처리 집적회로에 관한 것으로, 마이컴을 사용하지 않으며 지역에 따른 시스템 조정이 필요없고, 마이컴의 제어신호 없이 색신호 처리 집적회로 자체적으로 시스템 제어가 가능하게 되어 텔레비젼 세트상에서 마이컴까지의 라인이 필요없는 것을 동작상의 특징으로 하는 시스템 디텍터를 내장한 색신호 처리 집적회로에 관한 것이다.The present invention relates to a color signal processing integrated circuit with a built-in system detector, which does not use a microcomputer, does not require system adjustment according to a region, and enables a system control by the color signal processing integrated circuit itself without a control signal of a microcomputer. The present invention relates to a color signal processing integrated circuit incorporating a system detector which is characterized in that no line to the microcomputer is required.
Description
제1도는 종래의 텔레비젼 수신 시스템의 블럭 구성도1 is a block diagram of a conventional television receiving system
제2도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 블럭 구성도2 is a block diagram of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
제3도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 상세 회로도3 is a detailed circuit diagram of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 상세 회로의 각부 파형도이다4 is a waveform diagram of each part of a detailed circuit of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11:인코더 12:분주기11: Encoder 12: Divider
13:래치부 1:카운터13: Latch part 1: Counter
15:제어부 140∼143:플립플롭15: control unit 140 to 143: flip flop
이 발명은 시스템 디텍터를 내장한 색신호 처리 집적회로에 관한 것으로 더욱 상세하게 말하자면, 마이컴을 사용하지 않고 시스템 디텍터를 색신호 처리 집적회로에 내장시켜 모든 텔레비젼의 수신방식에 의한 영상신호를 수신할 수 있도록 회로를 구성한 시스템 디텍터를 내장한 색신호 처리 집적회로에 관한 것이다.The present invention relates to a color signal processing integrated circuit incorporating a system detector. More specifically, the present invention relates to a color signal processing integrated circuit, in which a system detector is incorporated into a color signal processing integrated circuit without using a microcomputer to receive a video signal of all television reception methods. The present invention relates to a color signal processing integrated circuit having a system detector configured therein.
일반적으로 텔레비젼 방송의 전송형식은 씨씨아이알(CCIR) 규격에 따라 두가지로 나뉘는데, 그 두가지는 동기 신호 방식(M, B/G, D/K, I, L)과 칼라 방식(NTSC, PAL, SECAM)이다.In general, there are two types of TV broadcast transmissions according to CCIR standards, two of which are synchronization signal (M, B / G, D / K, I, L) and color (NTSC, PAL, SECAM). )to be.
상기한 바와 같은 다양한 텔레비젼 전송방식에 의한 영상신호를 한 텔레비젼 시스템에서 모두 수신하기는 어렵다.It is difficult to receive all of the video signals by various television transmission systems as described above in one television system.
종래의 멀티 시스템은 모든 수신방식 중에서 일부만 수신 가능하며 지역에 따라서 텔레비젼 시스템의 조정이 필요하다.The conventional multi-system can receive only a part of all reception methods and requires adjustment of the television system according to the region.
이하, 첨부된 도면을 참조로 하여 종래의 텔레비젼 시스템에 관해 설명하기로 한다.Hereinafter, a conventional television system will be described with reference to the accompanying drawings.
제1도는 종래의 텔레비젼 수신 시스템의 블럭 구성도이다.1 is a block diagram of a conventional television reception system.
제1도에 도시되어 있듯이, 종래의 텔레비젼 수신 시스템의 구성은, 마이컴(1)의 출력은 제1크리스탈 스위치(2)와 제2크리스탈 스위치(3)에 연결되고, 제1크리스탈 스위치(2)와 제2크리스탈 스위치(3)는 병렬로 색신호 처리 집적회로(4)에 연결되며, 색신호 처리 집적회로(4)는 마이컴에 신호를 출력하는 구조로 이루어진다.As shown in FIG. 1, in the configuration of the conventional television reception system, the output of the microcomputer 1 is connected to the first crystal switch 2 and the second crystal switch 3, and the first crystal switch 2 And the second crystal switch 3 are connected to the color signal processing integrated circuit 4 in parallel, and the color signal processing integrated circuit 4 has a structure for outputting a signal to the microcomputer.
상기 구성에 의한 종래의 텔레비젼 수신 시스템의 동작은 다음과 같다.The operation of the conventional television reception system by the above configuration is as follows.
사용자에 의해 전원이 인가되면 종래의 텔레비젼 수신 시스템의 동작이 시작된다.When power is applied by the user, the operation of the conventional television receiving system is started.
동작이 시작되면, 마이컴(1)에서 시스템을 디텍션(Detection)하기 위해 색신호 처리 집적회로(4)로 부터 시스템 디텍션 정보를 받는다.When the operation starts, the system detection information is received from the color signal processing integrated circuit 4 in order to detect the system in the microcomputer 1.
다음, 마이컴(1)은 디텍션 정보에 따라 적절하게 그에 맞는 크리스탈 스위치(2, 3)를 선택하여, 색신호를 처리하게 된다.Next, the microcomputer 1 selects the appropriate crystal switches 2 and 3 according to the detection information to process the color signal.
그러나 종래의 텔레비젼 수신 시스템은 모든 수신방식을 수신하기 위해서는 지역에 따라서 색신호 처리 집적회로의 크리스탈을 일부 교체해야 하는 경우가 발생하는 단점이 있다.However, the conventional television reception system has a disadvantage in that some crystals of the color signal processing integrated circuit need to be replaced in some regions in order to receive all reception methods.
또한, 종래의 텔레비젼 수신 시스템은 색신호 처리 집적회로 자체적으로 시스템을 제어할 수 있는 것이 아니라 마이컴의 제어를 받아야 하므로 추가로 텔레비젼 세트(Set)상에서 마이컴까지의 전송라인이 필요하게 되는 단점이 있다.In addition, the conventional television reception system is not capable of controlling the system by the color signal processing integrated circuit itself, but under the control of the microcomputer, there is a disadvantage in that a transmission line from the television set to the microcomputer is additionally required.
그러므로 본 발명의 목적은 종래의 단점을 해결하기 위한 것으로, 시스템 디텍터를 내장하여 지역에 따른 시스템 조정이 필요없고, 마이컴의 제어신호 없이 색신호 처리 집적회로 자체적으로 시스템 제어가 가능하게 되어 텔레비젼 세트상에서 마이컴까지의 전송라인이 필요없는 시스템 디텍터를 내장한 색신호 처리 집적회로를 제공하고자 하는 것이다.Therefore, an object of the present invention is to solve the disadvantages of the prior art, the built-in system detector does not need to adjust the system according to the region, the micro signal processing integrated circuit itself can be controlled by the system without the control signal of the microcomputer microcomputer on the TV set It is an object of the present invention to provide a color signal processing integrated circuit incorporating a system detector that does not require a transmission line.
상기 목적을 달성하고자 하는 이 발명의 구성은,The configuration of the present invention to achieve the above object,
시스템에 관한 정보들을 조합하여 그에 따른 제어신호를 출력하기 위한 인코더와;An encoder for combining information about the system and outputting a control signal accordingly;
시스템의 디텍션하는 시간적 여유를 위해 분주신호를 출력하기 위한 분주기와; 상기 인코더의 출력에 따라 상기 분주기의 출력을 래치시키기 위한 래치부와; 상기 래치부로부터 출력되는 신호를 입력받아 시스템을 탐색하기 위한 카운팅을 하기 위한 카운터와; 상기 카운터의 출력값을 입력받아 시스템을 제어할 수 있는 제어신호를 출력하며, 버스 제어신호를 입력받아 강제적으로 시스템중 하나를 선택하는 기능을 하기 위한 제어부로 이루어진다.A divider for outputting a divided signal for a time margin for detecting the system; A latch unit for latching the output of the divider in accordance with the output of the encoder; A counter for counting to search for a system by receiving a signal output from the latch unit; The control unit may be configured to receive a counter value and output a control signal for controlling the system, and to receive a bus control signal and forcibly select one of the systems.
상기 구성에 의해 이 발명을 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.Referring to the accompanying drawings, the most preferred embodiment which can implement this invention by the above configuration is as follows.
제2도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 블럭 구성도이고,2 is a block diagram of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
제3도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 상세 회로도이고,3 is a detailed circuit diagram of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 상세 회로의 각부 파형도이다.4 is a waveform diagram of each part of a detailed circuit of a color signal processing integrated circuit incorporating a system detector according to an embodiment of the present invention.
제2도 또는 제3도에 도시되어 있듯이, 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 구성은,As shown in FIG. 2 or FIG. 3, the configuration of the color signal processing integrated circuit incorporating the system detector according to the embodiment of the present invention,
인코더(11)와 분주기(12)의 출력단이 래치부(13)로 입력되고, 상기 래치부(13)의 출력신호는 카운터(14)에 입력되며, 상기 카운터(14)의 출력신호는 버스 제어신호와 함께 제어부(15)에 입력되어 제어신호를 출력하는 구조로 이루어진다.The output terminal of the encoder 11 and the divider 12 is input to the latch unit 13, the output signal of the latch unit 13 is input to the counter 14, the output signal of the counter 14 is bus The control signal is input to the controller 15 together with the control signal to output a control signal.
상기한 인코더(11)의 구성은, 스캠 검출신호(SECAM_GATE)와 제어부(15)에서 출력되는 순차신호를 입력되는 앤드 게이트(110)와; 칼라의 레퍼런스 신호(Burst, VCO)의 잠김 여부 검출신호(Ckill_in)와 제어부(15)에서 출력되는 순차신호를 입력받는 앤드 게이트(112)와; 싱크(H sync)신호의 50/60Hz 판별신호(IN50/60)가 연결되는 인버터(113)와; 상기 인버터(113)에 연결되는 인버터(114)와; 상기 인버터(114)에 연결되는 앤드 게이트(115)와; 상기 인버터(113)의 출력신호와 제어부(15)에서 출력되는 순차신호를 입력받는 앤드 게이트(117)와; 상기 인버터(113)의 출력신호와 제어부(15)에서 출력되는 순차신호를 입력받는 앤드 게이트(118)와; 상기 인버터(114)의 출력신호와 제어부(15)에서 출력되는 순차신호를 입력받는 앤드 게이트(119)와; 상기 인버터(114)의 출력신호와 제어부(15)에서 출력되는 순차신호를 입력받는 앤드 게이트(120)와; 상기 앤드 게이트(110, 112)의 출력신호를 입력받는 오아 게이트(111)와; 상기 앤드 게이트(115, 117)의 출력신호를 입력받는 오아 게이트(116)와; 상기 앤드 게이트(118, 118, 120)의 출력신호를 입력받는 오아 게이트(121)와; 상기 오아 게이트(116, 121)의 출력신호를 입력받는 오아 게이트(122)로 이루어지는 것을 특징으로 한다.The encoder 11 includes: an AND gate 110 for inputting a scam detection signal SECAM_GATE and a sequential signal output from the control unit 15; An AND gate 112 for receiving a lock detection signal Ckill_in of the color reference signals Burst and VCO and a sequential signal output from the controller 15; An inverter 113 to which a 50/60 Hz discrimination signal IN50 / 60 of a H sync signal is connected; An inverter 114 connected to the inverter 113; An end gate 115 connected to the inverter 114; An AND gate 117 which receives an output signal of the inverter 113 and a sequential signal output from the controller 15; An AND gate 118 that receives an output signal of the inverter 113 and a sequential signal output from the controller 15; An AND gate 119 which receives an output signal of the inverter 114 and a sequential signal output from the controller 15; An AND gate 120 for receiving an output signal of the inverter 114 and a sequential signal output from the controller 15; An ora gate (111) receiving the output signals of the AND gates (110, 112); An OR gate 116 receiving the output signals of the AND gates 115 and 117; An ora gate 121 for receiving the output signals of the AND gates 118, 118, and 120; The ora gate 122 may receive an output signal of the ora gates 116 and 121.
상기한 카운터(14)의 구성은, 래치부(13)의 출력이 클럭단자로 입력되고 제어부(15)로부터 리셋신호(PIORESET)가 입력되는 플립플롭(140)과; 상기 플립플롭(140)의 출력이 클럭단자로 입력되고 제어부(15)로부터 리셋신호가 입력되는 플립플롭(141)과; 상기 플립플롭(141)의 출력이 클럭단자로 입력되고 제어부(15)로부터 리셋신호가 입력되는 플립플롭(142)과; 상기 플립플롭(142)의 출력이 클럭단자로 입력되고 제어부(15)로부터 리셋신호가 입력되는 플립플롭(143)으로 이루어지는 것을 특징으로 한다.The counter 14 includes a flip-flop 140 through which the output of the latch unit 13 is input to the clock terminal and a reset signal PIORESET is input from the control unit 15; A flip-flop 141 to which an output of the flip-flop 140 is input as a clock terminal and a reset signal is input from the controller 15; A flip-flop 142 for outputting the flip-flop 141 to a clock terminal and a reset signal from the controller 15; The flip-flop 142 is characterized in that the output is made of a flip-flop 143 is input to the clock terminal and the reset signal from the control unit 15.
상기한 제어부(150)의 구성은, 상기 플립플롭(140, 141, 142, 143)의 출력신호를 입력받는 앤드 게이트(151)와; 상기 플립플롭(140)의 반전출력신호와 상기 플립플롭(141, 142, 143)의 출력신호를 입력받는 앤드 게이트(152)와; 상기 플립플롭(140, 142, 143)의 출력신호와 상기 플립플롭(141)의 반전출력신호를 입력받는 앤드 게이트(153)와; 상기 플립플롭(140, 141)의 반전출력신호와 상기 플립플롭(142, 143)의 출력신호를 입력받는 앤드 게이트(154)와; 상기 플립플롭(142)의 반전출력신호와 상기 플립플롭(140, 141, 143)의 출력신호를 입력받는 앤드 게이트(155)와; 상기 플립플롭(140, 142)의 반전출력신호와 상기 플립플롭(141, 143)의 출력신호를 입력받는 앤드 게이트(156)와; 상기 플립플롭(141, 142)의 반전출력신호와 상기 플립플롭(140, 143)의 출력신호를 입력받는 앤드 게이트(157)와; 상기 플립플롭(140, 141, 142)의 반전출력신호와 상기 플립플롭(143)의 출력신호를 입력받는 앤드 게이트(158)와; 상기 플립플롭(143)의 반전출력신호와 상기 플립플롭(140, 141, 142)의 출력신호를 입력받는 앤드 게이트(159)와; 상기 앤드 게이트(152, 155, 157)의 출력을 입력받는 노아 게이트(162)와; 상기 앤드 게이트(151, 152)의 출력을 입력받는 오아 게이트(162)와; 상기 앤드 게이트(154, 155)의 출력을 입력받는 오아 게이트(163)와; 상기 앤드 게이트(156, 157)의 출력을 입력받는 오아 게이트(164)와; 버스 제어신호에 연결된 인버터(B)와; 상기 인버터(B)와 오아 게이트(162)의 출력신호를 입력받는 앤드 게이트(165)와; 버스제어신호를 입력받는 앤드 게이트(167, 171, 175, 180, 183)와; 상기 인버터(B)와 앤드 게이트(153)의 출력신호를 입력받는 앤드 게이트(169)와; 상기 인버터(B)와 오아 게이트(163)의 출력신호를 입력받는 앤드 게이트(173)와; 상기 인버터(B)와 오아 게이트(164)의 출력신호를 입력받는 앤드 게이트(178)와;상기 인버터(B)와 앤드 게이트(158)의 출력신호를 입력받는 앤드 게이트(182)와; 상기 앤드 게이트(165, 167)의 출력신호를 입력받는 노아 게이트(166)와; 상기 앤드 게이트(169, 171)의 출력신호를 입력받는 노아 게이트(170)와; 상기 앤드 게이트(173, 175)의 출력신호를 입력받는 노아 게이트(174)와; 상기 앤드 게이트(178, 180)의 출력신호를 입력받는 노아 게이트(179)와; 상기 앤드 게이트(182, 183)의 출력신호를 입력받는 노아 게이트(184)와; 상기 노아 게이트(166)에 연결된 인버터(168)와;상기 노아 게이트(170)에 연결된 인버터(172)와; 상기 노아 게이트(174)에 연결된 인버터(176)와; 상기 노아 게이트(179)에 연결된 인버터(181)와; 상기 노아 게이트(184)에 연결된 인버터(185)와; 상기 인버터(168)에 연결된 인버터(186)와; 상기 인버터(186)에 연결된 인버터(187)와; 상기 인버터(168, 195)에 연결되 오아 게이트(188)와; 상기 인버터(168, 176, 181)에 연결된 오아 게이트(177)로 이루어지는 것을 특징으로 한다.The controller 150 may include an AND gate 151 for receiving an output signal of the flip-flops 140, 141, 142, and 143; An AND gate 152 that receives an inverted output signal of the flip-flop 140 and an output signal of the flip-flop 141, 142, 143; An AND gate 153 which receives the output signal of the flip-flop 140, 142, and 143 and the inverted output signal of the flip-flop 141; An AND gate 154 that receives the inverted output signals of the flip-flops 140 and 141 and the output signals of the flip-flops 142 and 143; An AND gate 155 for receiving an inverted output signal of the flip-flop 142 and an output signal of the flip-flop 140, 141, and 143; An AND gate 156 which receives the inverted output signals of the flip-flops 140 and 142 and the output signals of the flip-flops 141 and 143; An AND gate 157 which receives an inverted output signal of the flip-flops 141 and 142 and an output signal of the flip-flops 140 and 143; An AND gate 158 which receives the inverted output signal of the flip-flop 140, 141 and 142 and the output signal of the flip-flop 143; An AND gate 159 which receives an inverted output signal of the flip-flop 143 and an output signal of the flip-flop 140, 141, 142; A noah gate (162) for receiving the outputs of the AND gates (152, 155, 157); An ora gate 162 which receives the outputs of the AND gates 151 and 152; An ora gate 163 that receives the outputs of the AND gates 154 and 155; An ora gate 164 receiving the outputs of the AND gates 156 and 157; An inverter B connected to the bus control signal; An AND gate 165 which receives the output signals of the inverter B and the OR gate 162; And gates 167, 171, 175, 180, and 183 which receive bus control signals; An AND gate 169 which receives an output signal of the inverter B and the AND gate 153; An AND gate 173 for receiving output signals of the inverter B and the OR gate 163; An AND gate 178 for receiving the output signals of the inverter B and the OR gate 164; an AND gate 182 for receiving the output signals of the inverter B and the AND gate 158; A NOR gate 166 receiving the output signals of the AND gates 165 and 167; A noah gate 170 receiving the output signals of the AND gates 169 and 171; A NOR gate 174 which receives the output signals of the AND gates 173 and 175; A noah gate 179 for receiving the output signals of the AND gates 178 and 180; A noah gate 184 receiving the output signals of the AND gates 182 and 183; An inverter 168 connected to the noah gate 166; an inverter 172 connected to the noah gate 170; An inverter 176 connected to the noah gate 174; An inverter 181 connected to the noah gate 179; An inverter 185 connected to the noah gate 184; An inverter 186 connected to the inverter 168; An inverter 187 connected to the inverter 186; A gate (188) connected to the inverters (168, 195); An oar gate 177 connected to the inverters 168, 176, and 181 may be used.
상기 구성에 의한 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 작용은 다음과 같다.The operation of the color signal processing integrated circuit incorporating the system detector according to the embodiment of the present invention by the above configuration is as follows.
사용자에 의해 전원이 인가되면 이 발명의 실시예에 따른 시스템 디텍터를 내장한 색신호 처리 집적회로의 동작이 시작된다.When power is applied by the user, the operation of the color signal processing integrated circuit including the system detector according to the embodiment of the present invention is started.
동작이 시작되면, 인코더(11)는 기존의 시스템으로부터 공급되는 신호(Secam_Gate, Ckill_in, IN50/60)와 제어부(15)에서 출력되는 순차신호들을 조합하여 래치부(13)를 제어하는 게이트 신호를 만들어낸다.When the operation is started, the encoder 11 combines the signals Secam_Gate, Ckill_in, IN50 / 60 supplied from the existing system and the sequential signals output from the controller 15 to control the gate signal for controlling the latch unit 13. Create
인코더(11)의 게이트 신호는 입력신호(Secam_Gate, Ckill_in, IN50/60)가 제어부(15)의 순차신호와 일치하지 않으면 로우로 되어 래치부(13)의 게이트로 입력된다.The gate signal of the encoder 11 becomes low when the input signals Secam_Gate, Ckill_in, and IN50 / 60 do not coincide with the sequential signals of the controller 15, and are input to the gate of the latch unit 13.
그러면, 분주기(12)의 출력이 카운터(14)의 클럭으로 계속 전달되어 카운터(14)는 카운팅을 계속 수행하고, 시스템을 탐색하기 위한 제어신호(PAL_X, NTSC_X, PALM_X, PALN_X)가 순차적으로 계속 발생한다.Then, the output of the divider 12 is continuously transmitted to the clock of the counter 14 so that the counter 14 continues counting, and the control signals PAL_X, NTSC_X, PALM_X, and PALN_X for searching the system are sequentially It keeps happening.
다음, 카운터(14)가 카운팅을 계속 수행하면서 시스템을 탐색하는 동안 3개의 입력신호(Secam_Gate, Ckill_in, IN50/60)와 제어부(15)의 순차적인 신호가 서로 일치하면 래치부(13)의 게이트 입력신호가 하이로 되어 카운터(14)로 가는 클럭을 래치시켜 카운터(14)의 수행을 정지시킨다.Next, if the three input signals Secam_Gate, Ckill_in, IN50 / 60 and the sequential signals of the controller 15 coincide with each other while the counter 14 continues to count, the gate of the latch unit 13 The input signal goes high to latch the clock going to the counter 14 to stop the execution of the counter 14.
그러면, 카운터(14)의 잠김(LOCK)이 이루어지면서 수신되는 신호(PAL_X, NTSC_X, PALM_X, PALN_X)중 방송형식에 맞는 신호 하나만이 하이를 계속 유지한다.Then, only one of the signals PAL_X, NTSC_X, PALM_X, and PALN_X that is received while the counter 14 is locked is kept high.
또한, 본 발명은 버스 제어신호를 이용하여 시스템을 강제적으로 선택할 수 있게끔 하기 위해 입력단자(IIC_SYS0:5)를 만들었다.In addition, the present invention has made the input terminal (IIC_SYS0: 5) to be able to forcibly select the system by using the bus control signal.
IIC_SYS0과 하이이면, 버스 제어신호의 IIC_SYS1:5의 값에 의해 신호(PAL_X, NTSC_X, PALM_X, PALN_X)들 중의 하나가 강제적으로 선택될 수 있다.If IIC_SYS0 is high, one of the signals PAL_X, NTSC_X, PALM_X, PALN_X may be forcibly selected by the value of IIC_SYS1: 5 of the bus control signal.
IIC_SYS0과 로우이면, 버스 제어신호의 IIC_SYS1:5값은 무시되고, 시스템은 탐색 모드로 들어간다.If IIC_SYS0 is low, the IIC_SYS1: 5 value of the bus control signal is ignored and the system enters the search mode.
제4도에 도시되어 있듯이, 포인트(A)는 엔티에스씨(NTSC) 방식으 시스템을 디텍션한 포인트로서, 입력조건이 엔티에씨(NTSC) 방식의 순차신호 발생기간이면서 IN_50/60이 로우(Sync 60Hz임을 나타냄)이고, Ckill_in이 하이(color의 burst 위상과 vco위상이 일치함을 나타냄)이고, SECAM_GATE가 로우일때 래치부(13)가 하이가 된다.As shown in FIG. 4, the point A is a point in which the NTSC system detects the system. The input condition is an NTSC system sequential signal generation period, and IN_50 / 60 is low. Sync 60Hz), Ckill_in is high (indicating that the burst phase and the vco phase of the color coincide), and the latch unit 13 becomes high when SECAM_GATE is low.
즉, 이 말은 엔티에스씨 방식을 디텍션 했다는 의미이며, 제어신호 중에서 STSC_X만 하이로 된다.In other words, this means that the NTS method is detected, and only STSC_X goes high among the control signals.
래치부(13)의 출력 결과를 보면 시스템을 탐색하는 동안 3개의 입력조건과 제어신호들의 순차적인 신호가 서로 일치하면 하이로 올라가는 것을 볼수가 있다.Looking at the output result of the latch unit 13, it can be seen that if the three input conditions and the sequential signals of the control signals coincide with each other during the system search, the output goes up high.
이와 같은 방법으로 모든 시스템에 대해서 디텍션이 가능하며 디텍션된 출력을 가지고 시스템을 제어할 수 있다.In this way, all systems can be detected and the system can be controlled with the detected outputs.
이상에서와 같이 이 발명의 실시예에서 시스템 디텍터를 내장하여 지역에 따른 시스템 조정이 필요없고, 마이컹의 제어신호 없이 색신호 처리 집적회로 자체적으로 시스템 제어가 가능하게 되어 텔레비젼 세트상에서 마이컴까지의 라인이 필요없는 시스템 디텍터를 내장한 색신호 처리 집적회로를 제공할 수 있다.As described above, in the embodiment of the present invention, the system detector is built-in, so that the system adjustment is not necessary according to the region, and the color signal processing integrated circuit itself can be controlled by the system without the control signal of the microphone. It is possible to provide a color signal processing integrated circuit incorporating an unnecessary system detector.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007105A KR0145891B1 (en) | 1995-03-30 | 1995-03-30 | The integrated circuit for color signal process with system director |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950007105A KR0145891B1 (en) | 1995-03-30 | 1995-03-30 | The integrated circuit for color signal process with system director |
Publications (2)
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| KR960036808A KR960036808A (en) | 1996-10-28 |
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Family Applications (1)
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| KR1019950007105A KR0145891B1 (en) | 1995-03-30 | 1995-03-30 | The integrated circuit for color signal process with system director |
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Families Citing this family (1)
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|---|---|---|---|---|
| KR20000004314A (en) * | 1998-06-30 | 2000-01-25 | 전주범 | Method of controlling a control bus at a digital television |
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- 1995-03-30 KR KR1019950007105A patent/KR0145891B1/en not_active IP Right Cessation
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|---|---|
| KR960036808A (en) | 1996-10-28 |
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