KR0145403B1 - 디지탈 시스템의 클럭신호 전송장치 - Google Patents
디지탈 시스템의 클럭신호 전송장치Info
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Abstract
본 발명은 디지탈 시스템에 관한 것으로, 주파수가 높으면서 시스템의 데이타를 송수신에 가장 중요한 메인클럭신호를 1/N의 주파수로 분주시켜 전송하여 데이타 송수신의 품질을 향상시키도록 한 것이다.
본 발명은 제어장치에서 발생되어 각 부가장치측으로 전송되는 메인클럭신호를 1/N로 분주하여 전송한후 본래의 메인클럭신호로 복원하므로 선로의 제약을 받지않아 왜곡이 발생하지 않으며 클럭의 지터 및 잡음이 발생하지 않아 데이타 전송효율이 향상되어 시스템의 신뢰성이 향상된다.
Description
제 1 도는 종래의 디지탈 시스템에서 클럭신호 전송장치 구성 블럭도.
제 2 도는 본 발명에 따른 디지탈 시스템에서 2분주하는 클럭신호 전송장치 구성 블럭도.
제 3 도는 제 2 도에 도시된 클럭신호 전송장치의 전송출력 파형도.
제 4 도는 본 발명에 따른 디지탈 시스템에서 4분주하는 클럭신호 전송장치 구성 블럭도.
제 5 도는 제 4 도에 도시된 클럭신호 전송 장치의 전송 클럭 파형도.
*도면의 주요부분에 대한 부호의 설명
10 : 제어장치 20A∼20N : 부가장치
30 : 종단저항 11 : 제 1 플립플롭
12 : 제 2 플립플롭 13 : 제 3 플립플롭
14 : 제 4 플립플롭 15 : 제 5 플립플롭
16 : 제 6 플립플롭 21A∼21N, 21a, 21b : 익스클루시브 오아게이트
21c : 오아게이트
본 발명은 디지탈 시스템에 관한 것으로, 특히 주파수가 높으면서 시스템의 데이타 송수신에 가장 중요한 메인클럭신호를 1/N의 주파수로 분주시켜 전송하여 데이타 송수신의 품질를 향상시키도록 하는 디지탈 시스템의 클럭신호 전송장치에 관한 것이다.
일반적으로, 디지탈 시스템은 첨부된 도면 제 1 도에서 알 수 있는 바와같이 전체의 시스템을 제어하는 제어장치(10)와, 이 제어장치(10)와 PCM(Pulse Code Modulation)데이타를 송수신하는 다수의 부가장치(20A∼20N)로 이루어지며, 제어장치(10)와 부가장치(20A∼20N)는 PCM 데이타 송수신을 위한 메인클럭(Main Clock)과 프레임 신호 전송선로 및 PCM 하이웨이(Highway)로 연결되고, 이들 신호들은 종단저항(30)에 접속된다.
이와같이 연결되는 디지탈 시스템에서 종래에는 제어장치(10)측에서 PCM 데이타 송수신을 수행하기 위해 프레임 신호와 메인클럭 신호를 발생시켜 부가장치(20A∼20N)간에 송수신되는 PCM 데이타는 이 메인클럭신호와 프레임 신호에 동기가 일치된다.
즉, 제어장치(10)에서 제 1 부가장치(20A)측에 PCM 데이타를 하이웨이를 통해 전송하려면 전송되는 PCM 데이타는 프레임 신호에 의해 멀티플렉싱(Multiplexing)되고, 각 데이타 비트(Date bit)는 메인 클럭신호에 동기시켜 출력하고, 제 1 부가장치(20A)는 인가되는 각 데이타 비트를 수신되는 메인 클럭신호에 따라 수신하고, 멀티플렉싱된 PCM 데이타는 인가되는 프레임 신호에 의해 수신한다.
이때, 메인클럭신호와 프레임 신호 및 데이타 비트의 동기가 서로 일치하지 않으면 정확한 데이타 송수신이 일어나지 않는다.
통상적으로 디지탈 시스템에서는 프레임 신호는 8KHZ의 저주파이지만 메인클럭신호는 PCM 하이웨이의 데이타 전송속도 2배 내지 4배 정도를 사용하므로 PCM 하이웨이의 데이타 전송속도가 1MHZ 이라면 메인클럭신호는 2MHZ 또는 4MHZ가 필요하게 된다.
따라서, 메인클럭신호의 주파수를 높게하려면 신호 선로상 한계가 발생하는데, 클럭의 주파수가 높아지면 XL= 2πfL, Xc = 1/2πfc로 인하여 등가회로의 코일은 높은 저항값을 갖게되고, 콘덴서는 낮은 저항값을 갖게되어 결국 송신된 클럭신호는 감쇄 및 찌그러져서 수신단에 나타난다. 또한 딜레이(Delay)의 발생으로 EMI(Electro-Magnectic Interference) 특성이 저하된다.
이상에서 설명한 바와같이 종래의 디지탈 시스템은 메인클럭 신호 전송에 있어 파형의 심한 왜곡과 딜레이 발생으로 인하여 전송되는 데이타의 손실율이 높으며, EMI 특성이 저하되는 문제점이 있었다.
본 발명은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 전송신호의 한계를 고려하여 제어장치로부터 출력되는 메인클럭 신호를 1/N로 분주시켜 저주파로 형성한후 전송하여 메인클럭의 왜곡 및 딜레이 발생을 최소화시켜 EMI 특성 향상과 데이타 전송의 품질을 향상시키도록 하는데 있다. 이와 같은 목적을 달성하기 위한 본 발명의 특징은, 제어장치가 다수의 부가 장치측으로 데이타를 전송하는 경우에 소정의 메인클럭신호를 함께 전송하되;상기 제어장치에서 발생되는 메인클럭신호의 상승에지에서 인에이블 되어 상기 메인클럭신호를 2분주하는 제 1 분주수단과, 상기 메인클럭신호의 하강에지에서 인에이블되어 상기 메인클럭 신호를 2분주하는 제 2 분주수단을 상기 제어장치에 구비하는 디지탈 시스템이 클럭신호 전송장치에 있어서, 상기 제어장치는, 상기 제 1 분주수단을 통해 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 3 분주수단과, 상기 제 1 분주수단으로 부터 반전되어 출력되는 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 4 분주수단과, 상기 제 2 분주수단을 통해 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 5 분주수단과, 상기 제 2 분주수단으로부터 반전되어 출력되는 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 6 분주수단을 구비하며; 상기 부가장치의 각각은, 상기 제 3 분주수단과 상기 제 5 분주수단의 4분주된 메인클럭신호를 배타적 논리합 연산하는 제 1 연산수단과, 상기 제 4 분주수단과 상기 제 6 분주수단의 4분주된 메인클럭신호를 배타적 논리합 연산하는 제 2 연산수단과, 상기 제 1 연산수단과 상기 제 2 연산수단의 신호를 논리합 연산하여 메인클럭신호로 복원하는 제 3 연산수단을 구비하는데 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제 2 도는 본 발명에 따른 디지탈 시스템에서 2분주하는 클럭신호 전송장치 구성 블럭도이고, 제 3 도는 제 2 도에 도시된 클럭신호 전송장치의 전송클럭 파형도이다.
또한, 제 4 도는 본 발명에 따른 디지탈 시스템에서 4분주 하는 클럭신호 전송장치 구성 블럭도이고, 제 5 도는 제 4 도에 도시된 클럭신호 전송장치의 전송클럭 파형도이다.
제 2 도에서 알 수 있는 바와같이, 2분주하는 클럭신호 전송장치는 제어장치(10)에 제 1 플립플롭(11)과 제 2 플립플롭(12)를 구비하고, 부가장치(20A∼20N)에 익스클루시브 오아게이트(21A∼21N)를 구비하는데, 제 1 플립플롭(11)은 메인클럭신호와 0°의 위상차를 갖도록 1/2 분주하며 메인클럭신호 A를 출력한다. 제 2 플립플롭(12)은 메인클럭신호와 90°의 위상차를 갖도록 1/2 분주하여 메인클럭신호 B를 출력한다. 부가장치(20A∼20N)의 익스클루시브 오아게이트(21A∼21N)는 90°의 위상차가 있는 제 1 플립플롭(11)의 메인클럭신호 A와 제 2 플립플롭(12)의 메인클럭신호 B를 논리연산한다.
이와같은 기능으로 이루어지는 2분주하는 클럭신호 전송장치의 전송동작을 제 3 도를 참조하여 설명하면 다음과 같다.
제 1 플립플롭(11)은 제 3 도의 (가)와 (나)에서 알 수 있는 바와 같이, 메인 클럭신호(가)의 상승에지(Edge)에서 인에이블되어 메인 클럭신호와 위상차가 0°인 1/2 분주된 메인클럭신호 A(나)를 출력하고, 제 2 플립플롭(12)은 제 3 도의 (가)와 (다)에서 알 수 있는 바와같이 메인클럭신호(가)의 하강에지에서 인에이블되어 메인 클럭 신호가 위상차가 90°인 1/2 분주된 메인클럭신호 B(다)를 출력하여 전송선로를 통해 부가장치(20A∼20N)의 익스클루시브 오아게이트(21A∼21N)에 입력한다. 이때 메인클럭신호 A와 메인클럭신호 B는 90°의 위상차를 갖는다. 부가장치(20A∼20N)의 익스클루시브 오아게이트(21A∼21N)는 90°의 위상차를 갖는 메인클럭신호 A(나)와 메인클럭신호 B(다)를 논리연산하여 제어장치(10)에서 전송하고자 하였던 원래의 메인클럭신호(라)를 형성시켜 데이타 전송에 사용한다.
또한, 제 4 도에서 알 수 있는 바와같이 4분주하는 클럭신호 전송장치의 제어장치(10)는 제 1 플립플롭(11)과, 제 2 플립플롭(12), 제 3 플립플롭(13), 제 4 플립플롭(14), 제 5 플립플롭(15), 제 6 플립플롭(16)을 구비하며, 부가장치(20A∼20N)의 각각은 제 1 익스클루시브 오아게이트(21A∼21N)와 제 2 익스클루시브 오아게이트(21A∼21N) 및 오아게이트(20c)를 구비한다.
제 1 플립플롭(11)과 제 2 플립플롭(12)은 전술한 2분주하는 클럭신호 전송장치와 동일하게 동작된다. 제 3 플립플롭(13)은 제 1 플립플롭(11)의 출력신호를 클럭으로 하여 제 1 플립플롭(11)의 2분주된 메인클럭신호 A를 2분주함으로써 4분주된 메인출력신호 C를 출력한다.
이때, 메인클럭신호와 4분주된 메인클럭신호 C는 0°의 위상차를 갖는다. 제 4 플립플롭(14)은 제 1 플립플롭(11)의 반전된 출력신호를 클럭으로 하여 제 1 플립플롭(11)의 반전된 2분주 메인클럭 신호 A를 2분주함으로써 4분주된 메인클럭신호 D를 출력한다. 이때, 메인클럭신호 D는 메인클럭신호 C와 45°의 위상차를 갖으며 메인클럭 신호와는 45°의 위상차를 갖는다. 제 5 플립플롭(15)은 제 2 플립플롭(12)의 출력신호를 클럭으로 하여 제 2 플립플롭(12)의 2분주된 메인클럭신호 B를 2분주함으로써 4분주된 메인클럭신호 E를 출력한다. 이때 메인클럭신호 E는 메인클럭신호와 90°의 위상차를 가지며 메인클럭신호 D와는 45°의 위상차를 갖는다. 또한, 제 6 플립플롭(16)은 제 2 플립플롭(12)의 반전된 출력신호를 클럭으로 하여 제 2 플립플롭(12)의 반전된 2분주 메인클럭신호 B를 2분주함으로써 4분주된 메인클럭신호 F를 출력한다. 이때 메인클럭신호 F는 메인클럭신호와 135°의 위상차를 가지며 메인클럭신호 E와는 45°의 위상차를 갖는다.
또한, 각 부가장치(20A∼20N)의 제 1 익스클루시브 오아게이트(21a)는 제 3 플립플롭(13)의 출력신호인 메인클럭신호 C와 제 5 플립플롭(15)의 출력신호인 메인클럭신호 E를 배타적 논리합 연산한다. 제 2 익스클루시브 오아게이트(21b)는 제 4 플립플롭(14)의 출력신호인 메인클럭신호 D와 제 6 플립플롭(16)의 출력신호인 메인클럭신호 F를 배타적 논리합 연산한다. 오아게이트(21c)는 제 1 익스클루시브 오아게이트(21a)와 제 2 익스클루시브 오아게이트(21b)의 출력신호를 논리합 연산하여 본래의 메인클럭신호를 출력한다.
전술한 바와같은 기능으로 이루어지는 4분주하는 클럭신호 전송장치의 클럭 신호 분주동작을 제 5 도를 참조하여 설명한다.
제 3 플립플롭(13)은 제 1 플립플롭(11)의 출력신호를 2분주하여 첨부된도면 제 5 도의 (마)와 같이 메인클럭신호 0°의 위상차가 있는 메인클럭신호 C를 출력하여 제 1 익스클루시브 오아게이트(21a)의 일측에 인가하고, 제 5 플립플롭(15)은 제 2 플립플롭(12)의 출력신호를 2분주하여 첨부된 도면 제 5 도의 (사)와 같이 메인클럭신호와 90°의 위상차가 있는 메인클럭신호 E를 출력하여 제 1 익스클루시브 오아게이트(21a)의 다른 일측에 인가한다. 또한, 제 4 플립플롭(14)은 제 1 플립플롭(11)의 반전된 출력신호를 2분주하여 첨부된 도면 제 5 도의 (바)와 같이 메인클럭신호와 45°의 위상차가 있는 메인클럭신호 D를 출력하여 제 2 익스클루시브 오아게이트(21b)의 일측에 인가하고, 제 6 플립플롭(16)은 제 2 플립플롭(12)의 반전된 출력신호를 2분주하여 첨부된 도면 제 5 도의 (아)와 같이 메인클럭신호와 135°의 위상차가 있는 메인클럭신호 F를 출력하여 제 2 익스클루시브 오아게이트(21b)의 다른 일측에 인가한다. 제 1 익스클루시브 오아게이트(21a)와 제 2 익스클루시브 오아게이트(21b)는 4분주되어 인가되는 메인클럭신호 C,D,E,F를 논리연산한 후 오아게이트(21c)를 통해 전송하고자 하는 본래의 클럭으로 형성한다.
이상에서 설명한 바와 같이, 본 발명은 제어장치에서 발생되어 각 부가장치측으로 전송되는 메인클럭신호를 1/N로 분주하여 전송하므로 선로의 제약을 받지 않아 왜곡의 발생이 적게되고 클럭의 지터 및 잡음이 없어 데이타 전송효율이 향상되며 송수신되는 데이타의 손실을 배제할 수 있어 시스템의 신뢰성이 향상된다.
Claims (1)
- 제어장치가 다수의 부가장치측으로 데이타를 전송하는 경우에 소정의 메인클럭신호를 함께 전송하되; 상기 제어장치에서 발생되는 메인클럭신호의 상승에지에서 인에이블 되어 상기 메인클럭신호를 2분주하는 제 1 분주수단과, 상기 메인클럭신호의 하강에지에서 인에이블되어 상기 메인클럭 신호를 2분주하는 제 2 분주수단을 상기 제어장치에 구비하는 디지탈 시스템의 클럭신호 전송장치에 있어서, 상기 제어장치는, 상기 제 1 분주수단을 통해 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 3 분주수단과, 상기 제 1 분주수단으로 부터 반전되어 출력되는 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 4 분주수단과, 상기 제 2 분주수단을 통해 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 5 분주수단과, 상기 제 2 분주수단으로부터 반전되어 출력되는 2분주된 메인클럭신호를 2분주함으로써 4분주된 메인클럭신호를 출력하는 제 6 분주수단을 구비하며; 상기 부가장치의 각각은, 상기 제 3 분주수단과 상기 제 5 분주수단의 4분주된 메인클럭신호를 배타적 논리합 연산하는 제 1 연산수단과, 상기 제 4 분주수단과 제 6 분주수단의 4분주된 메인클럭신호를 배타적 논리합 연산하는 제 2 연산수단과, 상기 제 1 연산수단과 상기 제 2 연산수단의 신호를 논리합 연산하여 메인클럭신호로 복원하는 제 3 연산수단을 구비하는 것을 특징으로 하는 디지탈 시스템의 클럭신호 전송장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035275A KR0145403B1 (ko) | 1994-12-20 | 1994-12-20 | 디지탈 시스템의 클럭신호 전송장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035275A KR0145403B1 (ko) | 1994-12-20 | 1994-12-20 | 디지탈 시스템의 클럭신호 전송장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960027644A KR960027644A (ko) | 1996-07-22 |
| KR0145403B1 true KR0145403B1 (ko) | 1998-08-01 |
Family
ID=19402388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035275A KR0145403B1 (ko) | 1994-12-20 | 1994-12-20 | 디지탈 시스템의 클럭신호 전송장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0145403B1 (ko) |
-
1994
- 1994-12-20 KR KR1019940035275A patent/KR0145403B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960027644A (ko) | 1996-07-22 |
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