KR0144922B1 - Manufacturing method of high density semiconductor memory device - Google Patents

Abstract

고밀도 반도체메모리 장치에 적합한 소오스/드레인의 접촉장을 형성하는 반도체 장치에 관한 것으로, 주변회로부의 도전층의 식각에 의한 잔류물 또는 스트링거의 발생을 억제하는 식각될 도전층 하부에 형성되는 절연막의 제조방법을 개시한다. 이러한 반도체장치의 절연막의 제조방법은 하부도전층의 측벽에 스페이서를 형성하고 그 위에 절연층을 도포한 후 식각될 상부도전층을 형성하는 단계를 구비한다. 따라서 하부도전층을 덮는 절연막은 상기 하부도전층의 측벽에서 수직의 모서리를 갖지 않아 추후의 상부도전층의 식각시에 생길 수 있는 잔류물 또는 스트링거를 억제할 수 있다.A semiconductor device for forming a contact field of a source / drain suitable for a high density semiconductor memory device, the method comprising: manufacturing an insulating film formed under a conductive layer to be etched to suppress generation of residues or stringers due to etching of the conductive layer in the peripheral circuit portion The method is disclosed. The method for manufacturing an insulating film of the semiconductor device includes forming a spacer on a sidewall of the lower conductive layer, applying an insulating layer thereon, and then forming an upper conductive layer to be etched. Accordingly, the insulating layer covering the lower conductive layer does not have a vertical edge at the sidewall of the lower conductive layer, thereby suppressing residues or stringers that may be generated during the subsequent etching of the upper conductive layer.

Description

고밀도 반도체 메모리 장치의 제조방법Manufacturing method of high density semiconductor memory device

제1a도 내지 제1f도는 종래의 방법에 따른 반도체장치의 제조방법을 나타내는 단면도이다.1A to 1F are cross-sectional views showing a method for manufacturing a semiconductor device according to a conventional method.

제2a도 내지 제2f도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 나타내는 단면도이다.2A to 2F are cross-sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 나타내는 단면도이다.3A through 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 도전층을 전기적으로 절연시키는 절연막의 제조방법에 관한 것이다. 반도체 메모리장치가 고집적화 될 수록 단위셀이 차지하는 면적이 감소하게 된다. 특히 하나의 트랜지스터와 하나의 캐패시터를 디램(DRAM)에서 소오스와 드레인의 면적이 작아짐으로 인해 타소자와의 접촉을 위한 접촉창의 형성공정이 한계를 갖게 되었다. 즉, 트랜지스터의 게이트 간에 접촉창을 형성하는데 접촉창이 형성될 영역이 좁으므로 접촉창과 게이트가 붙어버리는 쇼트현상이 일어난다. 이러한 문제는 폴리실리콘패드(poly-silicon pad)공정에 의해 해결된다. 폴리실리콘패드공정이란, 자기정합 방식으로 소오스와 드레인에 폴리실리콘층(폴리실콘패드)을 연결하고 폴리실리콘층 위에 접촉창을 형성하는 것이다. 이는 소오스/드레인과 게이트적극간의 간격이 확장되는 결과를 가져와 공정여유도를 증가시킨다. 이러한 폴리실리콘패드공정을 적용한 예는 신 이찌로 기무라(Shin Ichiro Kimura)등이 1988년 IEDM에 개시한 “A New Stacked Capacitor DRAM cell Characterized by Storage Capacitor on a bit -line Structure”와 1993년 11월 25일자의 마쯔시다전기산업주식회사가 출원(발명자:나이또야스시외 5인, 국내출원번호93-23257호, 공개공보 제1309호의 공개번호(94-16810호)한 “고밀도 DRAM의 제조방법 및 고밀도 DRAM”을 들 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing an insulating film for electrically insulating a conductive layer. As semiconductor memory devices become more integrated, the area occupied by unit cells decreases. In particular, the process of forming a contact window for contact with other devices has a limitation due to the small area of the source and the drain of one transistor and one capacitor in the DRAM. That is, in forming the contact window between the gates of the transistor, a short phenomenon in which the contact window and the gate are stuck occurs because the area where the contact window is formed is narrow. This problem is solved by a poly-silicon pad process. In the polysilicon pad process, a polysilicon layer (polysilicon pad) is connected to a source and a drain by a self-aligning method, and a contact window is formed on the polysilicon layer. This results in an increase in the distance between the source / drain and the gate active, increasing the process margin. An example of such a polysilicon pad process is “A New Stacked Capacitor DRAM cell Characterized by Storage Capacitor on a bit-line Structure” published by IE Ichiro Kimura et al in 1988 and published on November 25, 1993. Matsushita Electric Industry Co., Ltd. has filed a "Method of Manufacturing High Density DRAM and High Density DRAM" filed by five applicants, including Naitoyasu City, National Publication No. 93-23257, and Publication No. 94-16810 of Publication No. 1309. Can be mentioned.

제1a도 내지 제1f도는 종래기술(출원번호:93-23257)에 따른 DRAM의 제조방법을 나타낸다. 반도체 메모리장치를 메모리셀부와 주변트렌지스터부로 나누어 설명한다. 제1a도는 게이트전극을 형성하는 것을 나타낸다. 소자분리산화막(2)에 의해 한정되는 반도체기판(1)의 활성영역에 소오스/드레인(6)이 형성된다. 활성영역 전면에 게이트절연막(3)을 형성한다. 게이트절연막위에 다결정실리콘층과 산화물질을 순차적으로 도포한 뒤 패턴하여 게이트전극을 구성하는 워드라인(4)과 산화막(5)을 형성한다. 제1b도는 제1절연층을 형성하는 단계를 나타낸다. 메모리셀부와 주변트렌지스터부의 결과물 전면에 제1절연층(7)과 포토레지스트를 도포한다. 메모리셀부의 포토레지스트는 패턴화되어 소오스/드레인과 접촉하는 제1절연층을 제거한다. 제1c도는 기판전면에 다결정실리콘층을 도포하는 단계를 나타낸다. 전 단계의 포토레지스트를 제거한 뒤 메모리셀부와 주변트렌지스터부의 기판 전면에 다결정실리콘을 증착한다. 제1d도는 접촉창과 실리콘 인출전극을 형성하는 단계를 나타낸다. 메모리셀부에서는, 상기 다결정실리콘층 위에 포토레지스트를 도포하고 패턴화하고 이를 마스크로 상기 다결정실리콘을 식각하여 접촉창을 형성한다. 그후 포토레지스트를 제거한다. 주변트렌지스터부에서는, 상기 다결정실리콘을 전부 식각한다. 제1e도는 제2절연막을 형성하는 단계를 나타낸다. 메모리셀부와 주변 트렌지스터부의 결과물 전면에 제2절연막을 도포한다. 상기 접촉창 및 주변회로부의 기판전면에는 제1 및 제2절연막이 순차적으로 형성되어 있다. 제1f도는 제1절연막 및 제2절연막을 에치백하여 스페이서를 형성하고 주변회로부의 소오스/드레인에 이온을 주입하는 단계를 나타낸다. 이상에서, 상기 다결정실리콘패드공정은 메모리셀내에 인출전극을 형성하는 공정으로 사용된 것이나 주변회로에도 이 공정이 도입되어 접촉창을 여유있게 형성할 수 있다. 그러나 주변회로부에 있어서, 제1절연막(7)이 게이트전극(4) 측벽을 따라 형성되므로 제1d도의 참조번호 18로 표시되는 영역에 식각잔류물이 남게 된다. 즉 게이트전극(4)의 측벽을 감싸고 잇는 제1절연막 모서리에 도전층 찌꺼기나 스트링거(stringer)가 남게된다. 이는 후속 공정시 유동성을 갖게되고 칩 주위를 부유하면서 쇼트현상이 발생시키는 등 디바이스의 불량을 유발시킨다. 따라서 본 발명의 제1목적은, 반도체기판 상에 형성된 제1도전층과 상기 제1도전층 위에 형성된 절연막을 가지는 반도체장치에 있어서, 상기 절연막 상에 형성된 제2도전층을 완전히 제거하는 절연막의 제조방법을 제공하고자 한다. 본 발명의 목적을 달성하기 위해, 메모리셀부분가 주변회로를 가지는 반도체장치의 제조방법은, 상기 반도체장치의 기판에 제1절연층, 제1도전층 및 제2절연층을 도포하고 패턴하는 단계, 상기 패턴화된 제2절연층 및 반도체기판에 제3절연층을 형성하는 단계, 상기 주변회로부에 형성된 제3절연층만을 식각하여 주변회로부의 제1도전층의 측벽에 스페이서를 형성하는 단계, 상기 주변회로부의 결과물과 상기 메모리셀부의 기판 전면에 제4절연층을 형성하는 단계, 상기 메모리셀부의 상기 제3 및 제4절연층의 소정부분을 식각하여 반도체기판을 노출시키는 접촉창을 형성하는 단계, 상기 메모리셀부 및 상기 주변회로부의 결과물 전면에 제2도전층을 형성하는 단계, 및 상기 주변회로부의 제2도전층은 제거하고, 상기 메모리셀부의 제2도전층은 상기 접촉창을 채우도록 패턴화하는 단계를 구비한다. 따라서, 패터닝된 제1도전층을 덮는 절연막이 제1도전층의 측벽에서 수직으로 배열되지 않고 완만한 경사를 가지므로 상기 절연막 위에 형성된 제2도전층을 제거할 때 제2도전층의 잔류물이 생기는 것을 최대한 억제할 수 있으므로, 반도체 메모리장치의 특성이 향상된다. 이하, 본 발명을 제2a도 내지 제2f도와 제3a도 내지 제3c도를 참고로 상세히 설명한다. 제2a도 내지 제2f도는 본 발명의 제1실시예의 절연막형성단계를 나타낸다. 제2도전층이 패터닝되는 부분과 제2도전층이 모두 식각되는 부분으로 나누어 설명하며, 이들은 각각 선행 발명의 메모리셀부분(제1부분)과 주변트렌지스터부분(제2부분)에 해당된다. 또한 제1부분과 제2부분이 형성되는 영역은 활성영역일 수도 있으며 비활성영영일 수도 있다. 제2a도와 제2b도는 제1도전층과 제1절연층을 형성하는 단계를 나타낸다. 제1 및 제2부분의 반도체 기판(20) 전면에 도전층(22)을 도포한다. 상기 제1도전층을 패턴하여 게이트전극(22)을 형성한다. 상기 게이트전극(22)은 패턴화된 제1도전층(22)이며 도핑된 다결정실리콘층이나 금속층등을 이용한다. 다음, 제1도전층(22)을 덮으며 반도체기판 전면을 도포하는 제1절연층(24)을 형성한다. 제2c도는 제2부분에 스페이서를 형성하는 단계를 나타낸다. 제1부분이 제1절연층 전면에 포토레지스트(26)를 형성하고 제2부분에는 포토레지스트가 형성되지 않도록 한다. 제2부분은 등방성식각을 받아 제1도전층(22)의 측벽에 스페이서(24)를 형성한다. 제2d도는 제2절연층을 형성하는 단계를 나타낸다. 제1부분의 포토레지스트(26)를 제거하고, 제1부분 및 제2부분의 결과물 전면에 제2절연층을 도포한다. 상기 제2절연막은 상기 제1절연막과 같은 종류의 것이다. 제2부분의 제1도전층(22)을 덮는 절연층이 스페이서(24)와 제2절연막(28)으로 제1도전층(22)의 측벽 모서리는 직각이 아니다. 제2e도는 제2도전층을 형성하는 단계를 나타낸다. 제1부분의 제1 및 제2절연층의 소정부분을 식각하여 접촉창을 형성한다. 상기 접촉창을 채우며 제1부분 및 제2부분의 제2절연층 위에 제2도전층을 형성한다. 제2도전층도 제1도전층과 같은 종류의 것을 사용한다. 결과적으로 상기 스페이서와 상기 제2절연층에 의해 상기 제1도전층과 상기 제2도전층이 절연된다. 제2f도는 제2도전층을 패턴하는 단계를 나타낸다. 제1부분의 제2도전층은 일부가 제거되어 패턴화된 제2도전층(30)을 형성한다. 제2부분의 제2도전층은 제거된다. 그런데, 제2부분의 절연막(24,28)이 제1도전층의 측벽에서 직각으로 형성되지 아니하였으므로 제2도전층의 식각 후 잔류물이 남거나 스트링거가 생기는 것을 막을 수 있다. 물론, 제1부분은 접촉창을 가지므로 제1도전층 측벽에 직각의 모서리를 갖는 절연층을 포함하나, 접촉창을 채우는 도전물질은 제거되지 않으므로 식각후의 잔류문제는 발생하지 않는다. 제3A도 내지 제3C도는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도이다. 제1실시예는 제2도전층이 식각되는 부분과 그렇지 않은 부분으로 나뉘는 경우를 설명한 반면 제2실시예에서는 이러한 구분없이 제2도전층을 패터닝하는 경우를 나타낸다. 제3a도는 제1 및 제2절연층 및 제1도전층을 형성하는 단계를 나타낸다. 소자분리산화막(34)에 의해 활성영영과 비활성영역으로 구분되는 반도체 기판(32)과 소자분리산화막 전면에 제1도전층과 제1절연층을 순차적으로 형성하고 패턴한다. 패턴화된 제1도전층과 제1절연층 상면, 소자분리산화막의 상면 및 활성영역의 기판 상에 제2절연층(40)을 도포한다. 제3B도는 스페이서와 제3절연층을 형성하는 단계를 나타낸다. 제2절연층 전면은 등방성식각을 받아 제1도전층과 제2절연층의 측벽에 스페이서(40)를 형성한다. 다음 결과물 전면에 제3절연층(42)을 도포한다. 결과적으로, 상기 제1 및 제3절연층 및 상기 스페이서에 의해 상기 제1도전층과 제2도전층이 절연된다. 제3c도는 제2도전층을 형성하는 단계를 나타낸다. 제3절연층(42)의 전면에 도전층을 도포하고 패턴하여 제2도전층(44)을 형성한다. 이상에서, 제1도전층과 제1절연층을 덮는 절연층이 스페이서(40)오 제3절연층(42)으로 이루어져 직각의 모서리를 갖지 않는다. 따라서, 제2도전층의 식각에 의한 잔류물의 발생이나 스트링거의 발생을 억제할 수 있다. 본 발명의 제1 및 제2실시예에 의한 제조방법을 사용하면 도전층의 식각단계의 오류가 발생하지 않아 반도체 장치의 신뢰도를 증가시킬 수 있다. 지금까지 본 발명을 구체적인 실시예를 들어 설명하였으나 본원 발명은 이에 한정되지 않고 당해 기술분야의 통상의 지식을 가진 자에게는 본원 발명의 사상범위 내의 각종 변형이 가능함은 자명하다.1A to 1F show a method of manufacturing a DRAM according to the prior art (application number: 93-23257). The semiconductor memory device will be divided into a memory cell portion and a peripheral transistor portion. 1A shows forming a gate electrode. The source / drain 6 is formed in the active region of the semiconductor substrate 1 defined by the element isolation oxide film 2. A gate insulating film 3 is formed over the active region. A polysilicon layer and an oxide material are sequentially coated on the gate insulating film and then patterned to form a word line 4 and an oxide film 5 constituting the gate electrode. 1B illustrates a step of forming a first insulating layer. The first insulating layer 7 and the photoresist are coated on the entire surface of the resultant memory cell portion and the peripheral transistor portion. The photoresist of the memory cell portion is patterned to remove the first insulating layer in contact with the source / drain. Figure 1c shows the step of applying a polysilicon layer on the front of the substrate. After removing the photoresist of the previous step, polysilicon is deposited on the entire surface of the substrate of the memory cell unit and the peripheral transistor unit. FIG. 1d illustrates a step of forming a contact window and a silicon lead-out electrode. In the memory cell unit, a photoresist is coated and patterned on the polysilicon layer, and the polysilicon is etched using a mask to form a contact window. The photoresist is then removed. In the peripheral transistor section, all of the polysilicon is etched. 1E illustrates a step of forming a second insulating film. The second insulating film is coated on the entire surface of the memory cell portion and the resulting transistor portion. First and second insulating layers are sequentially formed on the front surface of the substrate of the contact window and the peripheral circuit unit. FIG. 1F illustrates a step of etching back the first insulating film and the second insulating film to form a spacer and implanting ions into the source / drain of the peripheral circuit portion. In the above description, the polysilicon pad process is used as a process of forming the lead electrode in the memory cell, but the process may be introduced into a peripheral circuit to form a contact window in a relaxed manner. However, in the peripheral circuit part, since the first insulating layer 7 is formed along the sidewall of the gate electrode 4, the etch residue remains in the region indicated by reference numeral 18 of FIG. 1d. That is, conductive layer residue or stringer is left at the edge of the first insulating layer surrounding the sidewall of the gate electrode 4. This results in device defects such as fluidity in subsequent processes and short phenomena while floating around the chip. Accordingly, a first object of the present invention is to provide a semiconductor device having a first conductive layer formed on a semiconductor substrate and an insulating film formed on the first conductive layer, wherein the insulating film is completely removed from the second conductive layer formed on the insulating film. To provide a method. In order to achieve the object of the present invention, a method of manufacturing a semiconductor device having a memory cell portion has a peripheral circuit, the step of applying and patterning a first insulating layer, a first conductive layer and a second insulating layer on a substrate of the semiconductor device, Forming a third insulating layer on the patterned second insulating layer and the semiconductor substrate, etching only the third insulating layer formed on the peripheral circuit portion to form spacers on sidewalls of the first conductive layer of the peripheral circuit portion, Forming a fourth insulating layer on the resultant of the peripheral circuit portion and the front surface of the substrate of the memory cell portion, and forming a contact window exposing the semiconductor substrate by etching a predetermined portion of the third and fourth insulating layers of the memory cell portion; Forming a second conductive layer on the entire surface of the product of the memory cell unit and the peripheral circuit unit, and removing the second conductive layer of the peripheral circuit unit, and the second conductive layer of the memory cell unit And a step of patterning so as to fill the window. Therefore, since the insulating film covering the patterned first conductive layer is not vertically arranged on the sidewall of the first conductive layer and has a gentle inclination, the residue of the second conductive layer is removed when the second conductive layer formed on the insulating film is removed. Since generation can be suppressed as much as possible, the characteristics of the semiconductor memory device are improved. Hereinafter, the present invention will be described in detail with reference to FIGS. 2A to 2F and 3A to 3C. 2A to 2F show an insulating film forming step of the first embodiment of the present invention. The second conductive layer is patterned and the second conductive layer is both etched and described, respectively, these correspond to the memory cell portion (first portion) and the peripheral transistor portion (second portion) of the prior invention, respectively. In addition, the region where the first portion and the second portion are formed may be an active region or an inactive region. 2A and 2B illustrate forming a first conductive layer and a first insulating layer. The conductive layer 22 is coated on the entire surface of the semiconductor substrate 20 of the first and second portions. The first conductive layer is patterned to form a gate electrode 22. The gate electrode 22 is a patterned first conductive layer 22 and uses a doped polysilicon layer or a metal layer. Next, a first insulating layer 24 covering the first conductive layer 22 and coating the entire surface of the semiconductor substrate is formed. Figure 2c shows the step of forming a spacer in the second portion. The first portion forms the photoresist 26 on the entire surface of the first insulating layer, and the photoresist is not formed on the second portion. The second portion isotropically etched to form spacers 24 on the sidewalls of the first conductive layer 22. 2d illustrates a step of forming a second insulating layer. The photoresist 26 of the first part is removed, and a second insulating layer is applied to the entire surface of the resultant part of the first part and the second part. The second insulating film is of the same type as the first insulating film. The insulating layer covering the first conductive layer 22 of the second portion is the spacer 24 and the second insulating layer 28, and the sidewall edges of the first conductive layer 22 are not perpendicular to each other. 2e illustrates a step of forming a second conductive layer. Predetermined portions of the first and second insulating layers of the first portion are etched to form a contact window. The second conductive layer is formed on the first and second portions of the second insulating layer by filling the contact window. The second conductive layer is also the same kind as the first conductive layer. As a result, the first conductive layer and the second conductive layer are insulated by the spacer and the second insulating layer. 2f illustrates a step of patterning the second conductive layer. A portion of the second conductive layer of the first portion is removed to form the patterned second conductive layer 30. The second conductive layer of the second portion is removed. However, since the insulating layers 24 and 28 of the second portion are not formed at right angles on the sidewalls of the first conductive layer, residues or stringers may be prevented after etching of the second conductive layer. Of course, since the first part has a contact window, the first conductive layer includes an insulating layer having a corner at right angles to the sidewall of the first conductive layer, but the conductive material filling the contact window is not removed, and thus no residual problem after etching occurs. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention. The first embodiment has described a case where the second conductive layer is divided into an etched portion and a non-etched portion, whereas the second embodiment shows a case of patterning the second conductive layer without such division. 3A illustrates forming the first and second insulating layers and the first conductive layer. The first conductive layer and the first insulating layer are sequentially formed and patterned on the entire surface of the semiconductor substrate 32 and the device isolation oxide film, which are divided into active and inactive regions by the device isolation oxide film 34. The second insulating layer 40 is coated on the patterned first conductive layer and the first insulating layer, the top surface of the device isolation oxide film, and the substrate in the active region. 3B illustrates a step of forming a spacer and a third insulating layer. The front surface of the second insulating layer is isotropically etched to form spacers 40 on sidewalls of the first conductive layer and the second insulating layer. Next, a third insulating layer 42 is coated on the entire surface of the resultant product. As a result, the first conductive layer and the second conductive layer are insulated by the first and third insulating layers and the spacers. 3C illustrates forming a second conductive layer. The conductive layer is coated on the entire surface of the third insulating layer 42 and patterned to form the second conductive layer 44. In the above, the insulating layer covering the first conductive layer and the first insulating layer is composed of the spacer 40 and the third insulating layer 42 and does not have a right angle edge. Therefore, it is possible to suppress generation of residues and generation of stringers due to etching of the second conductive layer. By using the manufacturing method according to the first and second embodiments of the present invention, the error of the etching step of the conductive layer does not occur, thereby increasing the reliability of the semiconductor device. The present invention has been described with reference to specific examples, but the present invention is not limited thereto, and it is obvious to those skilled in the art that various modifications are possible within the spirit of the present invention.

Claims (6)

메모리셀부와 주변회로부를 가지는 반도체장치의 기판에 형성된 절연층을 가지는 상기 반도체 장치에 있어서, 상기 반도체장치의 기판에 제1도전층을 도포하고 패턴하는 단계; 상기 패턴화된 제1도전층과 상기 반도체 기판 전면에 제 1절연층을 형성하는 단계; 상기 주변회로부에 형성된 제1절연층만을 식각하여 주변회로부의 제1도전층의 측벽에 스페이서를 형성하는 단계; 상기 메모리셀부의 상기 제1 및 제2절연층의 소정부분을 식각하여 반도체 기판을 노출시키는 접촉창을 형성하는 단계; 상기 메모리셀부 및 상기 주변회로부의 결과물 전면에 제2도전층을 형성하는 단계; 및 상기 주변회로부의 제2도전층은 제거하고, 상기 메모리셀부의 제2도전층은 상기 접촉창을 패턴화하는 단계를 구비함을 특징으로 하는 반도체 메모리장치의 제조방법.A semiconductor device having an insulating layer formed on a substrate of a semiconductor device having a memory cell portion and a peripheral circuit portion, comprising: applying and patterning a first conductive layer on a substrate of the semiconductor device; Forming a first insulating layer over the patterned first conductive layer and the semiconductor substrate; Etching only the first insulating layer formed on the peripheral circuit part to form a spacer on a sidewall of the first conductive layer of the peripheral circuit part; Etching a predetermined portion of the first and second insulating layers of the memory cell part to form a contact window exposing a semiconductor substrate; Forming a second conductive layer on the entire surface of the product of the memory cell unit and the peripheral circuit unit; And removing the second conductive layer of the peripheral circuit portion and patterning the contact window of the second conductive layer of the memory cell portion. 제1항에 있어서, 상기 제1 및 제2절연층은 고온산화막 또는 저온산화막임을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 1, wherein the first and second insulating layers are a high temperature oxide film or a low temperature oxide film. 제1항에 있어서, 상기 제1 또는 제2도전층이 금속층 또는 도핑된 다결정실리콘층임을 특징으로 하는 반도체장치의 제조방법.The method of claim 1, wherein the first or second conductive layer is a metal layer or a doped polycrystalline silicon layer. 소자분리산화막에 의해 활성영역과 비활성영역으로 구분되는 반도체기판을 가지는 반도체장치에 있어서, 상기 활성영역의 반도체 기판과 상기 소자분리산화막 전면에 순차적으로 제1도전층과 제1절연층을 도포하고 패턴하는 단계; 상기 패턴화된 제1도전층과 제1절연층, 상기 반도체기판 및 상기 소자분리산화막 상에 제2절연층을 형성하는 단계; 상기 제2절연층을 식각하여 상기 제1도전층의 측벽에 스페이서를 형성하는 단계; 결과물 전면에 제3절연층을 형성하는 단계; 및 상기 제3절연층 전면에 제2도전층을 형성하고 패턴하는 단계를 구비함을 특징으로 하는 반도체장치의 제조방법.A semiconductor device having a semiconductor substrate divided into an active region and an inactive region by an element isolation oxide film, wherein the first conductive layer and the first insulating layer are sequentially coated on the semiconductor substrate of the active region and the entire surface of the element isolation oxide film. Doing; Forming a second insulating layer on the patterned first conductive layer, the first insulating layer, the semiconductor substrate, and the device isolation oxide film; Etching the second insulating layer to form spacers on sidewalls of the first conductive layer; Forming a third insulating layer on the entire surface of the resultant material; And forming and patterning a second conductive layer over the entire surface of the third insulating layer. 제4항에 있어서, 상기 제1 내지 제3절연층이 산화막임을 특징으로 하는 반도체장치의 제조방법.The method of claim 4, wherein the first to third insulating layers are oxide films. 제4항에 있어서, 상기 제1 또는 제2도전층이 금속층 또는 도핑된 다결정실리콘층임을 특징으로 하는 반도체장치의 제조방법.The method of claim 4, wherein the first or second conductive layer is a metal layer or a doped polycrystalline silicon layer.