KR0143317B1 - Bidirectional access possible memory - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
메모리를 양방향에서 액세스하는 기술Technology to access memory in both directions
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
단방향 액세스하는 대용량의 메모리를 양방향에서 액세스하도록 한다.Allow large amounts of memory for unidirectional access in both directions.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은 단방향의 대용량 메모리를 사용하고 대용량 메모리를 양방향 액세스 제어가능토록 하는 메모리제어장치를 이용하여 양방향 액세스하므로 충분한 데이타를 저장하고 전송하도록 한다.The present invention uses a unidirectional large-capacity memory and bidirectionally accesses the large-capacity memory to enable bidirectional access control, thereby storing and transmitting sufficient data.
4. 발명의 중요한 용도4. Important uses of the invention
양방향에서 한 메모리를 액세스하는 장치Devices that access one memory in both directions
Description
제1도는 종래의 양방향액세스 전용메모리 및 그 제어장치의 블럭도1 is a block diagram of a conventional bidirectional access dedicated memory and its control apparatus.
제2도는 본 발명에 따른 대용량 메모리 및 대용량 메모리의 양방향 액세스를 가능하도록 제어하는 제어장치를 보여주는 블럭도2 is a block diagram showing a control device for controlling bidirectional access to a large memory and a large memory according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
CPUWR : 국부기록인에이블 제어신호 CPUAS : 국부어드레스 스트로브신호CPUWR: Local write enable control signal CPUAS: Local address strobe signal
DPRAMS : 국부칩선택제어신호 LBEN : 국부어드레스 래치신호DPRAMS: Local chip select control signal LBEN: Local address latch signal
LOEN : 국부버퍼 인에이블신호 LDIR : 국부데이타 방향제어신호LOEN: Local buffer enable signal LDIR: Local data direction control signal
TWRP : 외부기록인에이블 제어신호 TRDP : 외부독출인에이블 제어신호TWRP: External write enable control signal TRDP: External read enable control signal
TDPRAMS : 외부칩선택제어신호 TMBG : 외부어드레스 래치신호TDPRAMS: External chip select control signal TMBG: External address latch signal
TDEN : 외부버퍼 인에이블신호 TDIR : 외부데이타 방향제어신호TDEN: External buffer enable signal TDIR: External data direction control signal
본 발명은 메모리장치에 관한 것으로, 특히 대용량의 메모리를 양방향에서 액세스 가능하게 제어하는 메모리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly, to a memory device for controlling a large amount of memory to be accessible in both directions.
제1도는 종래의 양방향액세스 전용메모리 제어장치의 블럭도로서 양방향액세스 전용 메모리(2)와 버스중재 및 선택로직부(4)로 구성한다. 상기 양방향액세스 전용 메모리(2)는 2킬로 바이트의 용량을 가지는 듀얼포트 램이고, 상기 버스중재 및 선택로직부(4)는 듀얼포트 램(2)을 양방향에서 공통으로 액세스 가능하도록 듀얼포트 램(2)의 양방향에 각각 위치하고 있는 프로세서로부터 인가되는 칩 선택제어신호 DPRAMS 또는 TDPRAMS에 응답하여 칩선택 제어 및 버스 중재를 수행한다. 상기 듀얼포트 램(2)을 보면, 로컬어드레스단 AOL~A10L과 로컬데이타단 DOL~D7L은 로컬버스인터페이스부의 어드레스라인 LA0~LA10과 데이타 라인 LD0~LD7과 연결된다. 그리고 외부어드레스단 A0R~A10R과 외부데이타단 D0R~D7R은 외부버스인터페이스부의 어드레스라인 TA0~TA10과 데이타 라인 TD0~TD7과 연결된다.FIG. 1 is a block diagram of a conventional bidirectional access dedicated memory control device, which is composed of a bidirectional access dedicated memory 2, a bus arbitration and a selection logic unit 4. As shown in FIG. The bidirectional access dedicated memory 2 is a dual-port RAM having a capacity of 2 kilobytes, and the bus arbitration and selection logic unit 4 is a dual-port RAM to make the dual-port RAM 2 accessible in common in both directions. Chip selection control and bus arbitration are performed in response to the chip select control signals DPRAMS or TDPRAMS applied from the processors located in both directions of 2). In the dual port RAM 2, the local address stages AOL to A10L and the local data stages DOL to D7L are connected to the address lines LA0 to LA10 and the data lines LD0 to LD7 of the local bus interface unit. The external address terminals A0R to A10R and the external data terminals D0R to D7R are connected to the address lines TA0 to TA10 and the data lines TD0 to TD7 of the external bus interface.
로컬버스인터페이스의 프로세서 또는 상기 외부버스인터페이스부의 프로세서는 듀얼포트 램(2)을 사용하기 위하여 사용하기 위하여 칩선택제어신호 DPRAMS 또는 TDPRAMS를 버스중재 및 선택로직부(4)로 인가하면, 버스중재 및 선택로직부(4)는 LBEN단 또는 TBEN단을 통하여 듀얼포트 램(2)의 인에이블단 CEL 또는 CER으로 인에이블신호를 출력한다. 따라서 상기 듀얼포트 램(2)은 상기 인에이블단 CEL 또는 CER으로 인가되는 하나의 인에이블신호에 응답하여 그 신호의 방향의 칩으로 액세스되도록 동작된다. 즉 듀얼포트 램(2)은 어느 한쪽의 프로세서에서 제공하는 독출기록신호 W/R, TWRP 및 출력인에이블신호 RD, TRDP에 응답하여 동작되고 어드레스에 응답하여 데이타버스로 데이타들 독출 및 기록한다, 그러나 만약 버스중재 및 선택로직부(4)의 LBEN단 또는 TBEN단을 통하여 인에이블신호가 출력될때 양방향액세스 전용 메모리(2)가 사용중에 있으면, 듀얼포트 램(2)은 BUSYL 및 BUSYR단을 통하여 비지상태의 신호를 버스중재 및 선택로직부(4)에 출력하므로 버스중재 및 선택로직부(4)는 데이타 충돌이 생기지 않도록 버스중재를 제어한다.When the processor of the local bus interface or the processor of the external bus interface unit applies the chip selection control signal DPRAMS or TDPRAMS to the bus arbitration and the selection logic unit 4 for use in order to use the dual port RAM 2, the bus arbitration and The select logic section 4 outputs an enable signal to the enable end CEL or CER of the dual port RAM 2 through the LBEN end or the TBEN end. Accordingly, the dual port RAM 2 is operated to be accessed by a chip in the direction of the signal in response to one enable signal applied to the enable end CEL or CER. That is, the dual port RAM 2 operates in response to the read write signals W / R, TWRP and the output enable signals RD and TRDP provided by either processor, and reads and writes data to the data bus in response to the address. However, if the bidirectional access dedicated memory 2 is in use when the enable signal is output through the LBEN stage or the TBEN stage of the bus arbitration and selection logic section 4, the dual port RAM 2 is connected via the BUSYL and BUSYR stages. Since the busy signal is output to the bus arbitration and selection logic section 4, the bus arbitration and selection logic section 4 controls bus arbitration so that data collision does not occur.
상기 제1도의 듀얼포트 램(2)은 일반적으로 1, 2, 4, 8K바이트의 용량으로 양산되고 사용되고 있고, 주변의 제어로직이 별로 없이 간단하게 구현된다는 큰 장점이 있다. 그러나 4K 내지 8K바이트 용량보다 더 크게 설계할 경우에는 같은 용량의 다른 메모리들보다 가격이 월등이 높아지는 단점이 있다. 그러므로 8K바이트 이상의 대용량 메모리가 요구되는 프로세서들에는 상기 제1도와 같은 기술을 사용할수 없다. 만약 사용자가 제1도와 같은 로직에 용량 중대된 메모리를 사용하면 용량증가시킬때마다 매번 버스중재 및 선택로직부(4)를 새롭게 추가 구현되어야 하는 단점이 있고 그에 따라 하드웨어의 공간이 점차 증가하는 문제점도 발생한다.The dual port RAM 2 of FIG. 1 is generally mass-produced and used in capacities of 1, 2, 4, and 8K bytes, and has a great advantage that the peripheral control logic is simply implemented without much. However, when designing larger than 4K to 8K bytes, the price is much higher than other memories of the same capacity. Therefore, such a technique as in FIG. 1 cannot be used for processors requiring large memory of 8K bytes or more. If the user uses the capacity-critical memory for the logic as shown in Fig. 1, there is a disadvantage in that the bus arbitration and the selection logic unit 4 must be newly added every time the capacity is increased, and the space of the hardware gradually increases accordingly. Also occurs.
따라서 본 발명의 목적은 대용량의 메모리를 양방향에서 액세스하도록 제어 하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for controlling access to a large memory in both directions.
본 발명의 다른 목적은 대용량의 메모리를 제어하는 메모리제어장치의 원칩화를 제공함에 있다.Another object of the present invention is to provide a one chip of a memory control device for controlling a large memory.
상기한 목적을 달성하기 위한 본 발명은, 메모리장치에 있어서, 단방향 액세스 가능한 메모리수단과, 상기 메모리수단에 데이타를 기록 및 독출토록 제어하는 제1, 제2 제어수단과, 제1, 제2 제어수단의 칩선택제어에 응답하여 미리 설정된 칩선택제어 우선권에 의거하여 상보적으로 어드레스 래치, 데이타 기록 독출 인에이블 및 데이타 방향을 제어하는 버스중재 및 선택수단과, 상기 버스 중재 및 선택수단의 상보적인 어드레스래치 제어에 응답하여 상기 제1, 제2 제어수단로부터 인가되는 제1, 제2 어드레스를 상보적으로 해치하는 제1, 제2 래치수단과, 상기 버스중재및 선택수단의 데이타 인에이블 제어에 의해 상보적으로 인에이블되고 상기 데이타 방향 제어에 의하여 제1, 제2 제어수단과 및 상기 메모리수단 간의 데이타 흐름 방향을 설정하는 데이타방향 설정수단과, 상기 버스중재 및 선택수단의 데이타 기록독출 인에이블 제어에 응답하여 상기 상보적으로 래치된 제1, 제2어드레스에 대응하는 상기 메모리수단의 소정 영역을 인에이블하는 메모리선택수단으로 구성함을 특징으로 한다.According to an aspect of the present invention, there is provided a memory device comprising: a unidirectionally accessible memory means, first and second control means for controlling data to be written to and read from the memory means, and first and second controls. Bus arbitration and selection means for complementarily controlling address latching, data write read enable and data direction based on a chip selection control priority set in advance in response to the chip selection control of the means, and complementary of the bus arbitration and selection means First and second latch means for complementarily hatching the first and second addresses applied from the first and second control means in response to address latch control, and for data enable control of the bus arbitration and selection means. Is complementarily enabled by the data direction control and sets the data flow direction between the first and second control means and the memory means by the data direction control. Memory selection means for enabling the other direction setting means and a predetermined area of the memory means corresponding to the complementary latched first and second addresses in response to data write / read enable control of the bus arbitration and selection means; Characterized in that the configuration.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 대용량 메모리와 상기 메모리를 제어하기 위한 제어장치를 보여주고 있다.2 shows a mass memory according to the present invention and a control device for controlling the memory.
참조번호 10은 단방향 액세스만 가능한 메모리로서 64K 바이트 용량의 스테틱 램이다. 메모리 제어장치는 상기 스태택 메모리(10)를 양방향에서 액세스 가능하도록 제어하는 장치로서, 버스 중재 및 선택로직부(12)와 메모리선택부(14)와 국부어드레스 래치부(16)와 외부어드레스 래치부(18)와 국부데이타버퍼(20)와 외부데이타 버퍼(22)로 구성하며, 바람직하게는 원칩화된다.Reference numeral 10 is a unidirectional access memory, which is a static RAM of 64K bytes. The memory controller is a device that controls the stack memory 10 to be accessible in both directions, and includes a bus arbitration and selection logic unit 12, a memory selection unit 14, a local address latch unit 16, and an external address latch. The part 18, the local data buffer 20, and the external data buffer 22 are comprised, Preferably it is one chip.
상기 메모리제어장치에서, 버스중재 및 선택로직부(12)는 국부마이크로 프로세러(28)와 외부 디비이스 정합부(24)가 스테틱 램(10)을 동시에 액세스할 수 있도록 어드레스 및 데이타 버스를 중재함과 동시에 버스선택 우선순위를 결정하여주므로 스테틱 램(10)에서 버스 충돌이 없이 양방향 액세스 하도록 각종 제어를 수행한다. 메모리 선택부(14)는 버스 중재 및 선택로직부(20)에서 결정한 버스 선택에 응답하여 스테틱 램(10)을 인에이블한다. 국부어드레스 래치부(16)는 버스중재 및 선택로직부(12)에서 결정한 국부어드레스 래치신호에 따라 스테틱 램(10)의 유효영역을 선택하기 위한 국부선택어드레스를 래치한다. 외부어드레스래치부(18)는 버스중재 및 선택로직부(12)에서 결정한 외부어드레스 래치신호에 스테틱램(10)의 유효영역을 선택하기 위한 외부선택어드레스를 래치한다. 국부데이타 버퍼부(20)는 버스중재 및 선택로직부(12)에서 결정한 국부버퍼 제어신호에 따라 스테틱메모리(10)의 데이타를 읽고 쓰기 위한 국부데이타를 래치하고 데이타의 방향을 설정한다, 외부 데이타 버퍼부(22)는 버스중재 및 선택로직부(12)에서 결정한 외부 버퍼 제어신호에 따라 스테틱메모리(10)의 데이타를 읽고 쓰기 위한 외부데이타를 래치하고 데이타의 방향을 결정한다.In the above memory control device, the bus arbitration and selection logic section 12 uses an address and data bus so that the local microprocessor 28 and the external device matching section 24 can access the static RAM 10 simultaneously. Since the arbitration and the bus selection priority are determined at the same time, various controls are performed in the static RAM 10 for bidirectional access without bus collision. The memory selector 14 enables the static RAM 10 in response to the bus selection determined by the bus arbitration and selection logic unit 20. The local address latch section 16 latches a local selection address for selecting an effective area of the static RAM 10 in accordance with the local address latch signal determined by the bus arbitration and selection logic section 12. The external address latch 18 latches the external selection address for selecting the effective area of the static RAM 10 in the external address latch signal determined by the bus arbitration and selection logic unit 12. The local data buffer unit 20 latches local data for reading and writing data in the static memory 10 according to the local buffer control signal determined by the bus arbitration and selection logic unit 12 and sets the direction of the data. The data buffer unit 22 latches external data for reading and writing data in the static memory 10 according to the external buffer control signal determined by the bus arbitration and selection logic unit 12 and determines the direction of the data.
그리고 제2도에 도시된 외부디바이스 정합부(24)는 직렬전송데이타를 병렬데이타로 변환 및 병력데이타를 직렬로 변환하고, 스테틱램(10)을 외부에서 액세스하도록 외부선택신호를 생성한다. 국부어드레스 디코더(26)는 국부마이크로프로세서(28)에서 스테틱램(10)을 액세스하도록 스테틱램 선택신호를 생성한다. 국부마이크로프로세서(28)는 국부에서 스테틱램(10)의 데이타를 읽고 쓰기위해 전반적인 제어를 수행한다.In addition, the external device matching unit 24 shown in FIG. 2 converts the serial transmission data into parallel data and the serial data in series, and generates an external selection signal to externally access the static RAM 10. The local address decoder 26 generates a static ram select signal to access the static ram 10 in the local microprocessor 28. The local microprocessor 28 performs overall control to read and write the data of the stealm 10 locally.
제2도의 구성을 참조하여 본 발명의 동작을 더욱 상세히 설명한다.The operation of the present invention will be described in more detail with reference to the configuration of FIG.
이하 본 발명의 동작은 국부마이크로프로세서(16)에서 스테틱램(10)을 액세스할경우와 외부디바이스 정합부(24)에서 스테틱램(10)을 액세스할 경우로 구분하여 설명될 것이다.Hereinafter, the operation of the present invention will be divided into a case in which the local microprocessor 16 accesses the static ram 10 and an external device matching unit 24 accesses the static ram 10.
지금 국부마이크로프로세서(28)에서 스테틱램(10)을 액세스할 경우에는, 국부 마이크로프로세서(28)에서는 액세스할 어드레스 A0~A31를 국부어드레스 래치부(16)와 국부어드레스 디코더(26)로 출력한다. 또한 버스 중재 및 선택로직부(12)로 어드레스 스트로브 신호 CPUAS 및 기록인에이블 제어신호 CPUWR를 출력한다.When the local microprocessor 28 is accessing the static ram 10 at this time, the local microprocessor 28 outputs the addresses A0 to A31 to be accessed to the local address latch unit 16 and the local address decoder 26. . The bus arbitration and selection logic section 12 also outputs an address strobe signal CPUAS and a write enable control signal CPUWR.
국부어드레스래치부(16)는 어드레스버스들 A0~A31 중 A1~A15와 연결되어 있고 국부어드레스 디코더(26)는 어드레스버스들 A0~A31 중 A14~A23과 연결되어 있다, 따라서 국부어드레스 디코더(26)는 상기 어드레스버스들 A14~A23을 통하여 입력되는 어드레스를 디코딩하여 버스중재 및 선택로직부(12)로 국부 칩선택제어신호 DPRAMS를 출력한다. 상기 버스중재 및 선택로직부(12)는 국부마이크로 프로세서(28)로부터 출력되는 어드레스 스트로브신호 CPUAS에 응답하여 액티브되고 국부어드레스디코더(26)로부터 출력되는 국부칩선택제어신호 DPRAMS에 응답하여 신호가 안가되었음을 체크한다. 또한 이때 버스중재 및 선택로직부(12)는 외부디바이스 정합부(24)로부터 외부 칩선택제어신호 TDPRAMS가 인가되는지를 체크한다.The local address latch unit 16 is connected to A1 to A15 of the address buses A0 to A31 and the local address decoder 26 is connected to A14 to A23 of the address buses A0 to A31, so that the local address decoder 26 is connected. ) Decodes an address input through the address buses A14 to A23 and outputs a local chip selection control signal DPRAMS to the bus arbitration and selection logic section 12. The bus arbitration and selection logic section 12 is activated in response to the address strobe signal CPUAS output from the local microprocessor 28, and the signal is not responding to the local chip selection control signal DPRAMS output from the local address decoder 26. Check it. At this time, the bus arbitration and selection logic section 12 checks whether the external chip selection control signal TDPRAMS is applied from the external device matching section 24.
버스중재 및 선택로직부(12)는 상기 국부칩선택제어신호 DPRAMS와 외부칩선택제어신호 TDPRAMS가 동시에 인가될 경우에는 외부칩선택제어신호 TDPRAMS에 우선순위를 두고, 두가지의칩선택제어신호가 동시에 인가되지 않을 경우에는 먼저인가되는 칩선택제어신호에 우선순위를 두어 동작을 실행한다.The bus arbitration and selection logic unit 12 gives priority to the external chip selection control signal TDPRAMS when the local chip selection control signal DPRAMS and the external chip selection control signal TDPRAMS are simultaneously applied, and the two chip selection control signals are simultaneously applied. If not, the priority is given to the chip select control signal applied first to execute the operation.
그러므로 국부마이크로프로세서(28)의 액세스일 경우, 버스 중재 및 선택로직부(12)는 로컬 인에이블단 LBEN을 통하여 국부어드레스 래치부(16)에 국부어드레스래치신호 LBEN를 출력한다. 그러나 외부어드레스래치신호 TMBG, 외부버스인 에이블신호 TDEN 및 외부데이타 방향제어신호 TDIR는 출력시키지 않는다. 따라서 국부어드레스래치부(16)는 상기 국부어드레스 래치신호 LBEN에 응답하여 어드레스를 래치하여 스테틱 램(10)을 액세스한다.Therefore, in the case of access of the local microprocessor 28, the bus arbitration and selection logic section 12 outputs the local address latch signal LBEN to the local address latch section 16 via the local enable end LBEN. However, external address signal TMBG, external bus enable signal TDEN, and external data direction control signal TDIR are not output. Therefore, the local address latch unit 16 latches an address in response to the local address latch signal LBEN to access the static RAM 10.
한편 버스 중재 및 선택로직부(12)는 국부마이크로프로세서(28)로부터 출력되는 국부기록인에이블제어신호 CPUWR에 의거하여 국부데이타버퍼(20)에 국부버퍼인에이블 신호 LOEN과 데이타 방향제어신호 LDIR을 출력한다. 따라서 국부어드레스디코더(20)는 상기 국부버퍼인에이블신호 LOEN에 응답하여 동작하고 국부데이타 방향제어신호 LDIR에 응답하여 방향을 결정한다, 만약 국부마이크로프로세서(28)가 국부기록인에이블 제어신호 CPUWR을 기록인에이블신호로 출력하면 국부 데이터 버퍼(20)는 국부마이크로프로세서(28)에서 스테틱 램(10)으로 데이타의 방향을 결정하고 독출인에이블신호로 출력하면 그 반대의 방향으로 결정한다.On the other hand, the bus arbitration and selection logic section 12 sends the local buffer enable signal LOEN and the data direction control signal LDIR to the local data buffer 20 based on the local write enable control signal CPUWR output from the local microprocessor 28. Output Therefore, the local address decoder 20 operates in response to the local buffer enable signal LOEN and determines the direction in response to the local data direction control signal LDIR. If the local microprocessor 28 receives the local write enable control signal CPUWR, The local data buffer 20 determines the direction of data from the local microprocessor 28 to the static RAM 10 when outputting the signal as the write enable signal and in the opposite direction when outputting the signal as the read enable signal.
한편 메모리선택부(14)는 버스중재 및 선택로직부(12)로부터 출력되는 국부버퍼인에이블신호 LBEN, 국부데이타 방향제어신호 LDIR 및 국부마이크로프로세서(28)로부터 출력되는 국부기록인에이블제어신호 CPUWR, 국부어드레스 스트로브신호 CPUAS을 입력으로 스테틱 램(10)으로 칩선택 및 기록독출 제어를 수행한다.칩선택신호는 CS이고, 기록인에이블신호 WE이며, 독출인에이블신호는 OE이다.On the other hand, the memory selector 14 has a local buffer enable signal LBEN output from the bus arbitration and selection logic section 12, a local data direction control signal LDIR, and a local write enable control signal CPUWR output from the local microprocessor 28. The chip select signal is the CS, the write enable signal WE, and the read enable signal is OE.
따라서 스테틱 램(10)은 칩선택신호 CS에 의하여 인에이블되고 기록인에이블 또는 독출인에이블신호 OE에 응답하여 국부어드레스래치부(16)에 래치된 어드레스로 데이타를 기록하거나 또는 독출한다.Therefore, the static RAM 10 writes or reads data to an address latched by the local address latch 16 in response to the write enable or read enable signal OE, which is enabled by the chip select signal CS.
다음으로 외부디바이스 정합부(24)에서 스테틱햄(10)을 액세스할 경우는 전술한 국부마이크로프로세서(28)에서 스테틱램(10)을 액세스할 경우롸 유사하게 동작한다. 제2도에서, 국부어드레스 디코더(26)는 국부마이크로프로세서(28)와 함께 별도로 도시되어 있으나 외부디바이스 정합부(24)의 외부어드레스 디코더를 제2도상에는 도시하고 있지 않고 있다. 그러나 상기 외부디바이스 정합부(24)가 상기 외부어드레스 디코더를 포함하고 있음을 유의하여야 한다.Next, when the external device matching unit 24 accesses the stealham 10, the above-described local microprocessor 28 operates similarly when accessing the static ram 10. In FIG. 2, the local address decoder 26 is shown separately with the local microprocessor 28, but the external address decoder of the external device matching section 24 is not shown in FIG. However, it should be noted that the external device matching unit 24 includes the external address decoder.
개략적으로 외부디바이스 정합부(24)의 동작을 설명하면, 외부 디바이스정합부(24)는 전송된 데이타 TXD를 스테틱램(10)에 저장하기 위해 액세스할 어드레스 TA0~TA15를 국부어드레스 래치부(16)로 출력하고, 버스 중재 및 선택로직부(12)로 외부칩선택제어신호 TDPRAMS, 외부독출/기록인에이블 제어신호 TRDP 및 TWRP를 출력한다. 버스중재 및 선택로직부(12)는 국부마이크로 프로세서(28)로부터 출력되는 외부칩선택제어신호 TDPRAMS을 체크하면 국부버퍼 마이크로프로세서(28)의 국부칩선택제어신호 DPRAMS의 동시에 인가되어도 스테틱램(10) 액세스하는 우선권을 가지고 (국부칩선택제어신호 DPRAMS가 인가되지 않으면 당연히 우선권을 가진다) 어드레스 및 데이타 버스에 할당에 대한 제어를 수행한다.Referring to the operation of the external device matching section 24 schematically, the external device matching section 24 stores the address TA0 to TA15 to be accessed in order to store the transmitted data TXD in the static RAM 10. And the external chip selection control signal TDPRAMS, the external read / write enable control signals TRDP and TWRP to the bus arbitration and selection logic section 12. When the bus arbitration and selection logic section 12 checks the external chip selection control signal TDPRAMS output from the local microprocessor 28, even if the local chip selection control signal DPRAMS of the local buffer microprocessor 28 is applied simultaneously, It has priority to access (it has priority if the local chip select control signal DPRAMS is not applied) and performs control over allocation to address and data bus.
외부디바이스 정합부(24)의 외부어드레스 래치부(18), 외부데이타버퍼(22) 및 메모리선택부(14)에 대한 동작제어는 국부마이크로프로세서(28)의 대응구성들의 동작제어와 유사하므로 그에 대한 설명을 생략한다.Operation control of the external address latch unit 18, the external data buffer 22, and the memory selector 14 of the external device matching unit 24 is similar to that of the corresponding configurations of the local microprocessor 28, Omit the description.
상술한 바와 같이 본 발명은 단방향의 대용량 메모리를 사용하고 대용량 메모리를 메모리제어장치를 이용하여 양방향 액세스하므로 충분한 데이타를 저장하고 전송할수 있는 장점이 있다. 또한 메모리 제어장치를 원칩화하므로 메모리 용량 확산에도 상관없이 하드웨어의 공간이 증가되지 않는 이점이 있다.As described above, the present invention uses an unidirectional large-capacity memory and bi-directionally accesses the large-capacity memory using a memory control device, thereby providing sufficient data to be stored and transmitted. In addition, since the memory controller is one-chip, there is an advantage that the space of hardware is not increased regardless of the expansion of memory capacity.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009964A KR0143317B1 (en) | 1995-04-26 | 1995-04-26 | Bidirectional access possible memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009964A KR0143317B1 (en) | 1995-04-26 | 1995-04-26 | Bidirectional access possible memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960038617A KR960038617A (en) | 1996-11-21 |
| KR0143317B1 true KR0143317B1 (en) | 1998-08-17 |
Family
ID=19413015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950009964A KR0143317B1 (en) | 1995-04-26 | 1995-04-26 | Bidirectional access possible memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0143317B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457478B1 (en) * | 1996-06-06 | 2005-04-06 | 프리스케일 세미컨덕터, 인크. | Memory access method and data processing system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472962B1 (en) * | 1996-10-10 | 2005-06-07 | 조진영 | Information exchange method using virtual port (DataTransmissionMethodusingVirtualPort) |
-
1995
- 1995-04-26 KR KR1019950009964A patent/KR0143317B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457478B1 (en) * | 1996-06-06 | 2005-04-06 | 프리스케일 세미컨덕터, 인크. | Memory access method and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960038617A (en) | 1996-11-21 |
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