KR0142191B1 - 헤테로에피택셜 구조물 및 이의 형성 방법 - Google Patents

헤테로에피택셜 구조물 및 이의 형성 방법

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앤. 라이드 머레트
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Abstract

내용 없음

Description

헤테로에피택셜 구조물 및 이의 형성 방법
제1도는 제1의 양호한 실시예 구조물의 정면도.
제2도는 제1의 양호한 실시예 방법의 시간-온도 그래프도.
제3a도 내지 제3d도는 제1의 양호한 실시예 방법의 스텝을 도시한 정면도
제4도는 제1의 양호한 실시예 구조물의 전도 전자 현미 구조도.
제5a도 내지 제5b도는 제2의 양호한 실시예 방법의 스텝의 정면도.
제6a도 내지 제6b도는 제3의 양호한 실시예 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
100:헤테로에피택셜 구조물 102:실리콘 기판
104:버퍼층 106:A1xGa1-xAs 층
108:A1As층 110:GaAs층
206:포토레지스트
본 발명은 반도체 물질의 성장 및 디바이스들에 관한 것으로, 더욱 상세히 말하면, 실리콘상의 갈륨 비소 같은 헤테로에피텍결 성장과 이러한 헤테로 구조물 (heterostructure) 내의 디바이스에 관한 것이다.
여러 연구원들은 실리콘 웨이퍼상에 반도체 디바이스 특성 (quality)의 비소화 갈륨(GaAs)의 성장을 연구하였고, GaAs 내에 능동 디바이스를 제조하였다. 이러한 디바이스들은 실리콘 기판에 보다 큰 기계적 강도 및 열 전도도를 갖고 있는 GaAs의 높은 캐리어 이동도를 조합한 것이다. 예를 들어, 알.피쳐 (R.Fischer) 저, IEDM Tech. Digest(1985), 332 페이지, GaAs/A1GaAs Heterojunction Bipolar Transistor on Si Substrates 라는 논문에는 GaAs/A1GaAs 헤테로접합 바이폴라 트랜스지스터가 실리콘 기판상에 성장되어, 0.2 ㎛베이스 두께에 대해 β=13의 전류 이득을 갖고 있다는 것이 밝혀졌다. 이와 마찬가지로, 지 튜너(G. Tuner) 저, IEDM Tech. Digest (1985), 468 페이지, Picosecond Photodetector Fabricated in GaAs Layers Grown on Silicon and Silicon on Sapphire Substrates에는 실리콘 상의 GaAs 내에 제조된 광전도 검출기에서 응답시간이 60 Psec인 것이 밝혀졌다. 실리콘 상의 GaAs 내에 제조된 MESFET와 같은 다수의 캐리어 디바이스가 호모에피택셜 디바이스의 성능과 유사한 성능을 갖고 있고, 이것은 와이어 상호 접속의 수를 감소시키기 위한 고-데이타-비율(high-data-rate)
광학 상호 접속을 용이하게 하는 동일 웨이퍼상에 GaAs/A1GaAs 광학 전기(optoelectric)이고 고주파수인 디바이스 및 실리콘 디바이스를 집적시키기 위한 노력을 촉진시켰다는 것을 주지한다. 비결정성(amorphous) GaAs의 선택적인 재결정화는 비결정성(noncrysta-lline) GaAs의 고 저항율을 사응할 수 있다. 예를 들어, 에이. 크리스토(4.Christou)저, 48 Appl. Phys. Lett. 1516 (1986)의 레이저 재결정화에 의한(100) 실리콘상의(100) GaAs의 형성을 참조하라.
실리콘 상의 헤테로에피택셜 GaAs에 기초를 두고 있는 디바이스 구조물의 주입시에 중요 제한 조건들 중 한가지 제한 조건은 2가지 물질들사이의 격자 파라미터에 4.1%의 차가 있었다. 이 격자 오정합은 헤테로인터페이스 (heterointerface) 에서 미스피트 전위부(misfit dislocation: 격자 정수 차이로 생기는 전위) 회로망을 형성하는데, 전형적인 에피택셜 성장 상태하에서. 이 미스피트 전위부의 유효 부분에는 인터페이스로 부터 떨어져 있고, 디바이스가 후속적으로 제조되는 GaAs 영역내에 나사형(thread) 전위 결함이 있다. GaAs의 주입을 실리콘 기술로 행하는데 매우 제한되는 (재조합부 및 스케터링 중심부로서 작응할 수 있는) 나사형 (threading) 전위부가 존재하게 된다.
여러가지 구조가 실리콘상에 GaAs 같은 격자 오정합 반도체내의 나사형 전위부의 전파를 소멸시키거나 지연시키는 것이 공포되었다. 이들 중 특히 주목할 만한 것은 결함을 감소시키기 위한 후성장 (post-growth) 열 어닐링 방법이다. 제 이. 더블유.리 (J,W.Lee)저, 50 Appl, Phys. Lett. 31 (1987), 최(Choi)저, 50 APPI. Phys, Lett. 992 (1987), 및 엔 챈드(N. Chand)저, 49 APPI. Phys. Lett 815 (1986)을 참조하라. 후성장 어닐링은 실리콘 기판상의 GaAs 층의 전체 결함을 효과적으로 감소시킬 수 있다. 그러나, 나사형 전위부를 감소시켜 디바이스의 밀도를 낮출때의 효과를 결정하기 위한 데이타가 불층분하다. 이와 마찬가지로, 팬 (Fan)저. 미합중국 특허 출원 제4,632.712호에는 나사형 전위부를 트랩 (trap)하기 위해 GaAs 성장을 중단한다. 선택적으로, 여러 기술자들은 전위부 제어를 위한 성장 처리 공정중에 조성물 또는 열 주기 초격자( cycled superlattice)의 용도를 연구하였다. 제이.더블유.이(J. W. Lee)저, 1986 Int'1 Symp. on GaAs and Related Compounds 111 (1987),티. 소가(T. Soga)저, 26 Japan. J. Appl Phys,L 536 (1987), 알 디, 듀푸이스(R.D. Dupuis)저, 50 Appl. Phys. Lett. 407 (1987)을 참조하라. 중간 초격자의 주요 효과는 헤테로인터페이스에 대해 비스듬하게 진행하는 것이 아니라 평행하게 진행하게 하는 방식과 같은 변형장 (strA1n field)의 부과 (열 주기층의 경우의 열 효과 또는 화학 초격자의 경우의 격자 팽창)에 의해 나사형 전위부를 편향시키는 것이 이 문헌에 기재되어 있다. 스지라지(Szilagyi)저, 4 J. Vac. Sci, Tech. 4 2200(1986)을 참조하라.
그러나, 공지된 방법은 실리콘상에 GaAs 에피택셜 성장을 위해 높은 나사형 전위부 밀도를 받아들 일 수 없었다.
여러 연구원들은 GaAs 및 AlxGa1-xAs의 MBE 성장 및 고온 처리중에 갈륨 및 알루미늄의 손실을 연구하였다. 티.코지마(T Kojima)저, Layer-by-layer Sublimation Observed by Reflection High-energy) Electron Diffraction Intensity Oscillation in a Molecular Beam Epitaxy System, 47 Appl Phys,Lett. 286 (1985), 제이. 반 호브(J. Van Hove)저, Mass-action Control of A1GaAs and GaAs growth in Molecular Beam Epitaxy, 47 Appl. Phys. Lett. 726 (1985), 엠, 가와베 (M.Kawabe)저, Preferential Desorption of Ga from AlxGal-xAs Grown by Molecular Beam Epitaxy, 23 Jpn. J. Appl. Phys. L35l(1984). 에이치. 다나까 (H. Tanaka)저, Single-Longitudinal-Mode Selfaligned( Al Ga )As Doubl e-Heterostructure Lasers Fabri coted by Mol ecular Beam Epj taxy,24 Jpn. J. Appl. Phys, L89 (1985), 및 알. 헥킹버틈 (R. Heckingottom)저,Thermodynamic Aspects of Molecular Beam Epi taxy:High Temperature Growth in the GaAs/Gal-xAlxAs System, 3J. Vac. Sci. Tech. B572 (1985)를 참조하라. 본 연구는 갈륨이 알루미늄보다 상당히 빠른 속도로 손실되어 AlxGa1-xAs가 A1As 표면층을 실제로 형성하므로서 갈륨의 손실 속도를 더욱 지연시키는 것을 보인다.
에미터-업(emitter-up) HBT 기술에 있어서, 아연이 주입된 베이스 상에 과성장된 에미터를 증착하기 위해 MOCVD를 사용하는 것이 최근에 증명되었다 제이.더블유. 듈리(J.W Tully)저, A Fully Planar Heterojunction Bipolar Transistor, 7 IEEE Elec. Dev. Lett., 203 (1986) 및 제이. 더블유 듈리, 더블유. 헌트 (W. Hant), 및 비.비. 오브리엔 (B.B. 0'Brien)저, Heterojunction Bipolar Transistors with ion-Implanted Bases, 7 IEEE Elec. .Dev, Lett ,615(1986)을 참조하라. 이러한 주입후에, 주입된 도펀트 (dopant)가 달성되고, 주입 손상이 제거되므로, 표면이 능동 베이스/에미터 인터페이스이기 때문에 표면의 완성 상태가 유지된다. 그러나, 공지된 방법은 어닐캡에 의해 유도된 어닐 또는 스트레스(stress) 중에 비소 손실의 문제가 생긴다.
본 발명은 헤테로에피택셜 성장과 주입 활성을 위해 반도체충에 대해 격자로 정합된 어닐링 캡 (cap), 및 어닐된 반도체로 제조된 디바이스를 제공한다. 양호한 실시예는 AlxGa1-xAs 캡핑층을 갖는 실리콘상에 헤테로에피택셜 성장된 GaAs, 및 나아가 어닐후에 캡핑층상에 더 성장된 GaAs를 포함하는데, 디바이스는 후에 더 성장된 GaAs 층 내에 제조된다. 다른 양호한 실시예는 AlxGa1-xAs를 통해 도펀트의 주입, 및 나아가 MESSFET 및 헤테로접합 바이폴라 트랜지스터와 같은 디바이스 제조를 위한 활성 어닐에 의해 발생된 GaAs의 AlxGa1-xAs 캠핑을 포함한다
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하겠다.
제1도에 개략적으로 도시된 제1의 양호한 실시예 헤테로에피택셜 구조물(100)은 실리콘 기판 (102), 1.5 ㎛ 두께의 GaAs 버퍼층 (104), 0.1 ㎛ 두께의 AlxGa1-xAs 층 (106), 소수의 원자(atomic)층 두께인 A1As 층 (108), 및 2.5 미크론 두께의 GaAs 층 (110)을 포함한다. MESFET (112) 및 JFET와 같은 능동 디바이스는 GaAs층 (110)내에 제조될 수 있고, 또한 층 (110)은 GaAs와 AlxGa1-xAs 층을 포함하도록 성장될 수 있으며, 헤테로 접합 바이폴라 트랜지스터는 층(110)내에 제조된다.
제1의 양호한 실시예 구조물의 제1의 양호한 실시예의 제조 방법은 제2도에 도시된 시간-온도 성장 스텝을 포함하고, 제3a도 내지 제3d도에 단면도로 도시된 스텝은 다음과 같다.
(a) [직경이 약 7.62 cm(3 인치)이고, 두께가 약 0.064 cm(25 밀)이며, 100 방향으로 배향된] 실리콘 기판(102)를 분자 비임 에피택시(MBE) 기계내에 삽입하고, 초고(ultrahigh) 진공 상태에서 10 내지 15분 동안 950℃에서 구움으로써 청결해진다. 이것은 기판(102)로 부터 천연(native) 산화물과 같은 표면 오염 물질을 제거한다(제2도의 950℃ 온도를 도시한 자측 부분).
(b) 기판 (102)의 온도를 450℃로 낮추고 약 0.2 ㎛의 두께로 GaAs 층이 천천히 (시간당 0.3 ㎛) 성장한다. 이 저온 성장은 실리콘과 GaAs 사이의 4.1 % 격자 오정합으로 인한 미스피트 전위부를 제한하는데 도움을 주는 초기 버퍼층을 제공한다. 저온 GaAs 성장이 정지한다. 2개의 GaAs 성장을 도시한 제2도의 좌측 중앙 및 제3a도에 단면도로 도시된, 기판(102)의 온도를 550℃로 올리고 버퍼층 (104)를 완성하기 위해 시간당 약 0.9 ㎛의 비율로 1.3 ㎛의 GaAs를 성장시킨다. 교호 방법은 기판 온도가 450에서 550℃로 상승될 때까지 계속해서 GaAs를 성장시킬 수 있다.
(C) GaAs의 성장으로부터 AlxGa1-xAs의 성장까지 변하는 550℃ 기판 온도를 유지하는 동안, AlxGa1-xAs(x = 0.35임)의 0.1 ㎛두께층(106)을 성장시킨다(제2도의 중앙 및 제3b도).
(d) AlxGa1-xAs의 성장이 정지하고, 버퍼층(104)[및 AlxGa1-xAs층(106)]내의 트윈(twin), 적층 실패, 및 대부분의 나사형 전위부를 어닐 아웃시키기 위해 5 내지 15분동안 기판(102)의 온도를 850℃로 올린다. 이 어닐 중에, 비소 분위기 (약 10-5 토르)는 표면 비소를 안정하게 유지하게된다. 갈륨은 하부에 알루미늄이 남아있는 표면으로부터 흡수된 물질을 우선 제거하므로, 소수의 A1As 단층 (monolayer)(층 108)이 표면상에 형성되고, 이 A1As는 갈륨을 더욱 외부로 확산 및 탈착 (desorption)되지 못하게 한다. 표면에서의 열 역학적 평형 상태는 다음식과 같다.
Figure kpo00001
(제2도의 중앙 및 제3c도 참조) 캡핍층(106)이 없고, 동일한 비소 분위기 (약 10-5토르)하에서, 원 위치에 어닐하는데 사용될 수 있는 가장 높은 온도는 약 700 C인데, 그 이유는 GaAs 숭화(sublimation)에 대해 적합한 온도가 약 640℃이고, 약 50℃ 이상의 적합한 온도는 실제로 제한되기 때문이다. (GaAs 승화에 대한 적합한 온도는 Ga와 As2의 중기 압력이 동일한 온도이다.) 대조적으로, A1As 승화에 대해 적합한 온도는 약 800℃이고, AlxGa1-xAs/Gas 인터페이스는 900℃ 까지 안정하다.
(e) 기판(102)의 온도를 550℃로 감소시키고, 층(110)을 2.5㎛의 두께로 형성하기 위해 GaAs를 다시 성장시킨다. A1As 층 (108) 및 AlxGa1-xAs층 (106)은 GaAs 버퍼층(104)에 원래 정합된 격자이다[GaAs 및 AlxGa1-xAs의 As의 격자 오정합은 단지 0.l5x % 이고, 층 (106 플러스 108)은 매우 얇으므로, 이 정합이 스트레인에 의해 보상될 수 있다.] 그러므로, GaAs 층(110)은 저온에서 저 전위부 밀도를 갖고 있는 격자 정합 물질상에 성장되므로, 층 (110)은 트윈 및 적층 실패 플러스 저 전위부 밀도를 전혀 갖고 있지않다(제2도의 우측 부분 및 제3d도 참조). 제4도에는 제3d도의 구조와 동일하지만 층의 두께가 상이한 전도 전자 현미 (TDM) 구조가 도시되어 있다. GaAs 층(110)은 원 위칭가 아닌 어닐의 필요성은 없는데, 이러한 어닐은 더옥 개량할 수 없다는 것이 실험으로 입증되었다.
(f) 층으로 된 기판 (102)를 MBE 기계로 제거하고, 표준 처리 공정에 의해GaAS층 (110)내에 MESFET (112) (또는 다른 디바이스)를 형성한다. 예를 들어, 채널 영역 플러스 소오스 및 드레인 영역을 이온 주입시키고, 리프트오프 (liftoff)에 의해 Ti/Pt/Au 게이트 및 Ge/Hi/Au 옴(ohmic) 소오스 및 드레인 접촉부를 피착시킨다. 이것은 제1도의 구조물을 발생시킨다. 표면 안정화 (passivation), 상호 접속, 및 팩케징은 집적 회로의 일부로서 구조물을 완성하지만, 명확하게 하기 위해 도시하지 않았다.
GaAs 및 실리콘은 전혀 다른 열 팽창 계수를 갖고 있으므로, 저온 성장은 열응력이 낮은 합성 구조물을 발생시킨다. 그러므로, 저온 MBE 성장은 실리큰상에 GaAs의 더 높은 MOCVD 성장에 적합하다. 더욱이, MBE 성장은 다량의 탄소가 MOCVD시에 사용된 금속 유기 화합물로부터 존재하기 때문에 MOCVD 성장시보다 청결하다.
주입된 GaAs의 활성 어닐을 위해 AlxGal-xAs 캡핑층을 사용하는 제2의 양호한 실시예 방법은 제5a도 내지 제5b도에 단면도로 도시된 바와 같이 다음과 같은 스텝들을 포함한다.
(a) [제3b도에 도시된 구조물의 GaAs층 (110)에 대응할 수 있는] GaAs (202)는 두께가 0.05 ㎛(500 Å)로 성장된 AlxGa1-xAs 캡핑층 (204), 및 회전, 노출 및 현상된 포토레지스트(206)을 갖고 있다. 이때, 실리콘과 같은 도펀트는 AlxGa1-xAs층 (204)에 의해 손상된 결정 격자도 갖고 있는 불순물 영역 (210)을 형성하기 위한 주입 마스크로서 패턴된 포토레지스트 (206)을 갖고 있는 GaAs (202) 내에 이온 주입된다. 전형적으로, n+ 영역 (210)을 형성하기 위해 100 KeV 의 에너지에서 1 × 1013/cm2의 도우즈(dose)를 갖고 있는 실리콘 이온으로 주입이 행해진다(제5a도 참조), 영역(210)은 최종 헤테로접할 p-n-p 바이폴라 트랜지스터의 베이스이다.
(b) 포토레지스트(206)은 스트립된다음, 비소 분위기내에서 캡으로서AlxGa1-xAs(204)로 주입 어닐된다. 제1의 양호한 실시예 내에서와 같이, 갈륨은 캡으로부터 흡수되고, 다른 칼륨의 외부 확산을 방지하는 소수의 A1As 단층(208)이 남는다(제5b도 참조).
(c) 어닐 후에, A1As(208)및 나머지 AlxGa1-xAs(204)는 GaAs에 관련하여AlxGa1-xAs를 선택적으로 에칭시키는 HF에 의해 GaAs(202)로부터 제거된다. 종래 의 방법은 질화 실리콘 캡을 사용하지만, 질화 실리콘은 비결정성[GaAs(202)에 대해 비격자-정합, GaAs층의 균열을 발생시킬 수 있는 인터페이스의 GaAs에 웅력을 가한다. 격자 정합 캡(204)의 용도는 이 응력을 방지하기 위한 것이다.
제3의 양호한 실시예 방법은 어닐 캡과 주입 공간(spacer)으로서의 에픽택셜Al0.5Ga0.5As 캡을 사용한다. 제6a도 내지 제6b도에는 제6a도 내의 개시 제1 에 피택시와 제6b도 내의 베이스 주입 프로필(profile)을 도시한 에미터-업(emitter-up) 과성장 헤테로접합 바이폴라 트랜지스터의 베이스 형성 공정이 도시되어 있다. 과성장 공정에 있어서, 에피택셜 Alo 5Gao.5Ins(308) 또는 질화 실리콘과 같은 공간층은 베이스 주입 깊이를 조정하기 위한 공간으로 작용하기 위해 베이스 영역상에 피착될 수 있다. 전자 전달 시간이 최소가 되도록 베이스내의 전계를 최대화시키기 위해, 베이스 도핑 농도의 최대치는 에미터-베이스 접합부에서 발생 한다. 공간 두께는 주입 최대치가 소정의 주입 에너지 및 플루언스(fluence)에 대해 에미터/베이스 인터페이스에서 발생하도록 조정될 수 있다. AlxGa1-xAs 공간층(308) 내의 고(50%) 알루미늄 농도는 베이스 주입의 활성 어닐후에 하부 GaAs 베이스 표면으로 부터 용이하게 제거할 수 있다. 질화 실리콘 또는 다른 이러한 물질대신에 공간층으로서의 AlxGa1-xAs(308)을 사용하는 또 다른 이점은 어닐링시에, AlxGa1-xAs가 베이스 표면 영역을 분해하지 않도록 비소 풍부 캡으로서 작용 하는 것이다. 신속 열 어닐링은 단일 웨이퍼 처리시에 처리 공정의 복잡성으로 인해 비소 과압(over-pressure)을 사용하지 못한다. 그러나, 비소 풍부 캡, 즉 AlxGa1-xAs(308)은 GaAs 표면의 완전한 상태를 유지하는데 도움을 준다. 공간층을 제거한후에, GaAs 콜렉터층은 베이스층 상에서 성장될 수 있다.
제4의 양호한 실시예 방법은 베이스가 AlxGa1-xAs 공간층을 통해 에미터-업 HBT를 제조하기 위해 콜랙터층내에 주입되는 것을 제외하고는 제3의 양호한 실시예와 유사하다. 또한, 전형적인 신속 열 어닐링인 어닐후에, AlxGa1-xAs 캡이 제거되고, 에미터가 성장된다.
제5의 양호한 실시예 방법은 제3 및 제4의 양호한 실시예와 유사하다. 평탄화 HBT의 모든층이 완전히 성장된후에, 구조물 상부의 AlxGa1-xAs(여기서, x=0 5)의 공간층은 개량된 주입 찰성화 및 최적한 옴 접촉을 위해 사용된다. HBT 제조시에, 베이스는 공간층을 통해 P+주입에 의해 접촉되고, 콜렉터는 공간층을 통해N+주입에 의해 달성된다. 이 주입은 비소 과압을 사용하지 못하는 활성 어닐, 전형적으로 신속 열 어닐링을 필요로 한다. AlxGa1-xAs 공간층은 표면 비소 풍부상태를 유지하고, 이것은 HF내에서 제거된후에, 양호한 비소 풍부 GaAs 상에 옴 접촉 형성이 최적하다.
[변형 및 장점]
양호한 실시예의 여러가지 변형은 관련-물질 어닐 캡의 특징을 유지하는 동안 행해질 수 있고, 디바이스가 이러한 어닐로 제조된다. 예를 들어, AlxGa1-xAs/GaAs 초격자는 MBE 내의 A1GaAs의 어닐 캡으로 사용될 수 있다 이 상황에 있어서, (전위부 전파를 차단하는) 혼합물 플러스 열주기 초격자와 AlxGa1-xAs 어닐캡의 이익을 얻기 위해 고온(예를 들어, 600℃)에서 및 저온(예를 들어, 550 ℃)에서 GaAs가 성장된다. 더욱이, 제1의 양호한 실시예 내에서, 버퍼층 및 상부층은 상이한 x를 갖고 있는 AlxGa1-xAs와 같은 상이한 물질일 수 있고, 각각의 층은 상이한 x를 갖고 있는 부층(sublayer)을 포함할 수 있다. 필요한 경우에, A1GaAs 가 아니라, ll-Vl 족 (system)인 GaAsP, InGaAs, InA1GaAsP 등과 같은 물질족은 캡핑 층으로서 사용된 낮은 증기 압력 혼합물로 사용할 수 있다. 부수적으로, 여러가지 성장 온도 및 온도 주기는 여러가지 물질족내에 사용될 수 있다. 캡을 어닐층에 격자 정합시키는 것은 결함을 층분히 방지하기 위해서만 필요하므로, 박막 강화층 캡도 사용될 수 있다.
제2의 양호한 실시예내에서, 어닐링 처리 공정은 로 (furnace) 어닐, 신속열 어닐, 또는 다른 형태의 어닐 또는 어닐의 조합일 수 있고, 다른 물질족으로 사용될 수 있다. 실제로, 양호한 실시예 및 변형을 위한 개시 기판은 유전체 상에 실리콘 (silicon-on-insulator) 형태와 같이 복잡하고, 또한 실리콘상에 이산화실리콘 패턴과 같은 리세스 및 분위기 물질 패턴을 포함한다. 그리고, 제3, 제4 및 제5의 양호 실시예내에서, HBT가 아닌 (MESFET 및 JFET와 같은) 디바이스는 주입 및 캡 어닐에 의해 제조될 수 있고, 여러가지 디바이스의 집적 회로가 제조될 수 있다. 관련- 물질 캡 어닐에 있어서, 에미터/베이스 및 옴/반도체와 같은 대응 인터페이스는 표면 상태 밀도 및 낮은 특정 저항성이 개량되었다.

Claims (16)

  1. 헤테로에피택셜 구조물을 형성하는 방법에 있어서, (a) 제1 물질의 층상에 제2물질의 헤테로에피택셜층을 형성하는 스텝, (b) 상기 헤테로에피택셜층 상에 있고, 상기 제2 물질에 실질적으로 격자 정합된 캡핑층을 형성하는 스텝, (c) 상기 헤테로에피택셜 및 캡핑층을 어닐하는 스텝, 및 (d) 상기 캡핑층 상에 있고, 상기 캡핑층에 실질적으로 격자 정합된 제3 물질의 상부층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,(a) 상기 제1 물질이 실리콘이고,(b) 상기 제2 물질과 제3 물질이 양쪽 모두 GaAs이며,(c) 상기 캡핑 층이 AlxGa1-xAs(여기서, 0 x ≤ 1.0)로 제조되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, (a) 상기 어닐링 스텝이 약 850℃에서 비소 분위기내에서 행해지는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, (a) 상기 형성 스텝이 분자 비임 에피택결 성장에 의해 행해지고, 상기 어닐링 스텝이 원 위치(in situ)에서 행해지는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, (a) 상기 캡핑층이 초격자인 것을 특징으로 하는 방법.
  6. 제5항에 있어서, (a) 상기 초격자가 온도 주기로 성장되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, (a) 상기 헤테로에피택셜 층이 제1 온도에서의 성장 다음에 상기 제1 온도 보다 높은 제2 온도에서의 성장에 의해 형성되는 것을 특징으로 하는 방법.
  8. (a) 반도체층 상에 실질적으로 격자 정합된 캡을 형성하는 스텝 (b) 상기 반도체층 플러스 캡을 가열하는 스텝, 및 (c) 상기 가열 후에는 상기 캡을 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체충을 어닐하는 방법.
  9. 제8항에 있어서, (a) 싱기 가열 전에 상기 캡을 통해 상기 반도체 층내에 도펀트를 주입시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, (a) 상기 반도체층이 GaAs 층이고, (b) 상기 캡이 AlxGa1-xAs(여기서, 0 x f 1.0)인 것을 특징으로 하는 방법.
  11. 제9항에 있어서, (a) 상기 반도체 층이 GaAs 이고, (b) 상기 캡이 AlxGal-xAs(여기서, x=0.5)인 것을 특징으로 하는 방법.
  12. 제8항에 있어서, (a) 상기 반도체충이 GaAs이고, (b) 상기 캡이 AlxGa1-xAs(여기서, 0 x≤ 1.0)이며, (c) 상기 형성 스텝이 에피택결 성장에 의해 행해지고, (d) 상기 가열 스텝이 신속 열 어닐링 스텝인 것을 특징으로 하는 방법.
  13. (a) 저부 실리콘층, 상기 실리콘층 상의 헤테로에피택셜 버퍼층 상기 버퍼층에 및 이 층상에 실질적으로 격자 정합된 캡층 및 상기 버퍼층의 물질보다 낮은 휘발성인 물질로 제조된 캡층에 및 이 층상에 실질적으로 격자 정합된 디바이스층을 포함하는 복합 기판, (b) 상기 디바이스 층 내의 디바이스, 및 (c) 상기 디바이스들 사이의 상호 접속부를 포함하는 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서, (a) 상기 캡층이 AlxGa1-xAs(여기서,0 x11.0)로 제조되고, (b) 상기버퍼와 디바이스층이 양쪽 모두 GaAs로 제조되는 것을 특징으로 하는 방법.
  15. (a) 제1 복합 반도체 층, (b) 표면 및 상기층내에 최소한 한번 도프된 영역, (c) 상기 최소한 한번 도프된 영역 상의 금속 접촉부를 포함하고, 상기 금속 접촉부와 상기 도프된 영역 사이의 인테페이스는 금속 접촉부를 형성하기 전에 제2 복합 반도체층으로 제조된 캡을 갖고 있는 상기 도프된 영역의 어닐에 의해 특징지워지며, 상기 제2 복합 반도체는 상기 제1 복합 반도체와 관련되지만 상이한것을 특징으로 하는 반도체 디바이스1
  16. 제15항에 있어서, (a) 상기 층이 AlxGa1-xAs로 제조되고, (b) 상기 캡이 A1KGal-iAs(여기서, y x)로 제조되는 것을 특징으로 하는 디바이스.
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